CN101246742A - 电子装置与其数据传输方法 - Google Patents

Abstract

本发明提供一种电子装置与其数据传输方法，特别涉及一种电子装置，包括快闪存储器、存储器控制器、缓冲单元与错误检查与校正电路，其中存储器控制器将未经过错误检查与校正的一第一数据平行写入缓冲单元与错误检查与校正电路，并且错误检查与校正电路对第一数据进行错误检查与校正，以便输出一结果信号至缓冲单元，并且缓冲单元根据结果信号，校正第一数据，作为一第一有效数据。本发明所述的电子装置与其数据传输方法，可提高电子系统的数据传输性能。

Description

电子装置与其数据传输方法

技术领域

本发明有关于数据传输，特别有关于快闪存储器的数据传输。

背景技术

一般的随机存取存储器(Dynamic Random Access Memory，DRAM)运作原理，使用类似电容的充放电来决定储存位的0或1，也必须间隔地对DRAM做重新充放电的动作，以确保储存数据的存在。然而，快闪存储器(Flash Memory)，其储存的单位称为一个基本位(Cell)，其内部金属氧化物半导体元件(Metal-Oxide Semiconductor，MOS)的栅极(Gate)和沟道(Channel)间，比传统的只有一层氧化绝缘层(gate oxide)，又多增加了一层浮栅(floating gate)。也因为有这一层浮栅，使得快闪存储器可以运作三种模式：写入、读出、抹除。当负电子被注入浮栅时，此一cell就从数字1被写为0，当负电子被移走后，此一cell相当于从0变为1，相当于抹除的动作。

再者，相较于传统的储存设备，快闪存储器由于其低功耗、高可靠度以及不怕振动等特性与制造成本的下降，已经逐渐成为传统储存设备的替代品。然而，由于快闪存储器通常会带来比较高的错误率，所以为了能够满足高可靠性的要求，都需要采用一特定的演算法来对数据进行错误检查与校正。

发明内容

本发明提供一种电子装置，包括快闪存储器、存储器控制器、缓冲单元与错误检查与校正电路，其中快闪存储器用以储存一第一数据，存储器控制器将未经过错误检查与校正的第一数据平行写入缓冲单元与错误检查与校正电路，并且错误检查与校正电路对第一数据进行错误检查与校正，以便输出一结果信号至缓冲单元，并且缓冲单元根据结果信号，校正第一数据，以便作为一第一有效数据。

本发明亦提供一种电子装置，包括一缓冲单元；一快闪存储器，用以储存多笔数据；一存储器控制器，用以依序输出未经过错误检查与校正的多笔数据；一错误检查与校正电路用以对多笔数据进行错误检查与校正，以便产生对应的多个结果信号；以及一仲裁单元，用以将存储器控制器所输出的多笔数据依序传输至缓冲单元，并且于接收至多个结果信号其中之一时，中断目前的数据传输，将该结果信号传输至缓冲单元中；其中缓冲单元根据该结果信号，校正多笔数据中对应的一笔数据，以便作为一有效数据。

本发明亦提供一种数据传输方法，包括由一快闪存储器中读取出接收一第一数据；将未经过错误检查与校正的第一数据平行写入一缓冲单元；将第一数据写入一缓冲单元的同时，对第一数据进行错误检查与校正，以便产生一结果信号；以及通过结果信号校正第一数据，以便作为一有效数据。

本发明亦提供一种数据传输方法，包括接收多笔数据；将多笔数据依序输出至一缓冲单元的同时，依序对多笔数据进行错误检查与校正，以便产生对应的多个结果信号；于接收到多个结果信号其中之一，中断目前的数据传输并将结果信号传输至缓冲单元中；以及通过缓冲单元，根据结果信号，校正多笔数据中对应的一笔数据，以便作为一有效数据。

本发明所述的电子装置与其数据传输方法，可提高电子系统的数据传输性能。

附图说明

图1显示一电子装置的一实施例。

图2为电子装置的一数据传输流程图。

图3显示一电子装置的另一实施例。

图4显示一电子装置的另一实施例。

具体实施方式

为了让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下。

本发明为提高整个电子系统的数据传输性能，由电子系统中的快闪存储器中读取的原始数据会通过存储器控制器直接送入到一数据缓冲区中，无论数据是否有错误。如本领域技术人员所了解的，本发明的数据缓冲区是广义的，而并不限于本地的小容量存储单元，例如，可以是计算机系统的主存储器。虽然原始数据已经保存到数据缓冲区中，但是此时数据并不能直接发送给后端设备，只有检错纠错完成以后才允许数据发送至后端设备。若错误检查与校正电路检测到数据错误，则可在数据缓冲区中进行数据的纠错。在纠错的同时，后面的原始数据可以继续不间断的送入到数据缓冲区中，这样快闪存储器的总线就不会因为纠错的进行而停滞下来。

图1显示一电子装置的一示意图。如图所示，电子装置100A包括一快闪存储器10、一存储器控制器20、错误检查与校正(Error Check and Correct；ECC)电路30、缓冲单元40以及一接口单元50。举例而言，电子装置200可为一计算机系统，而电子装置100A可为一储存装置，例如一随身硬盘、一固态硬盘(SolidState Disk；SSD)，但不限定于此。

快闪存储器10用以为一非易失性存储器，用以储存数据。存储器控制器20用以读取出快闪存储器10中所储存的数据，并输出至错误检查与校正电路30与缓冲单元40。缓冲单元40可为一先进先出缓冲器(first in first out；FIFO)，但不限定于此。缓冲单元40包括一储存队列42用以储存数据以及一控制逻辑电路44用以控制缓冲单元40的动作，并且储存队列42由多个缓冲区421～423所组成。接口单元50可通过通用串行总线(UniversalSerial Bus；USB)、整合电子式驱动技术(Integrated DeviceElectronic；IDE)或串行先进配置技术(Serial AdvancedTechnology Attachment；SATA)与电子装置200进行数据传输，但不限定于此。

在本发明的实施例中，存储器控制器20直接将从快闪存储器10所读出的原始数据OD(即未经过错误检查与校正的数据)写入缓冲单元40中，而不需等待错误检查与校正电路30对原始数据OD进行错误检查与校正。缓冲单元40则会根据错误检查与校正电路30对原始数据OD进行错误检查与校正所产生的结果信号RS，校正原始数据OD并作为一有效数据VS，再通过接口单元50将有效数据VS传送到电子装置200。因此，快闪存储器10与存储器控制器20间的数据传输将不会因为错误检查与校正而中断，故可避免系统的效能下降。

电子装置100A的细部动作配合图2说明如下。如图中所示，S1代表由存储器控制器20写入至缓冲单元40的一数据流，S2代表错误检查与校正周期，S3代表错误检查与校正电路30输出的结果信号RS的数据流，而S4代表由缓冲单元40传送至电子装置200的有效数据的数据流。

存储器控制器20将由快闪存储器10所读出的原始数据OD1～OD3(即未经过错误检查与校正的数据)依序写入缓冲单元40中，并且存储器控制器20亦将原始数据OD1～OD3依序传送给错误检查与校正电路30进行错误检查与校正。举例而言，存储器控制器20会将原始数据OD1～OD3依序写入缓冲单元40中的缓冲区421～423中。

于错误检查与校正周期ECC1中，错误检查与校正电路30则对原始数据OD1进行错误检查与校正，以便产生一对应的结果信号RS1，并输出至缓冲单元40。缓冲单元40则根据结果信号RS1校正储存于缓冲区421的原始数据OD1，以作为一有效数据VS1。此时，缓冲单元40才可通过接口单元50将有效数据VS1传送到电子装置200。

于错误检查与校正周期ECC2中，错误检查与校正电路30则对原始数据OD2进行错误检查与校正，以便产生一对应的结果信号RS2，并输出至缓冲单元40。缓冲单元40则根据结果信号RS2校正储存于缓冲区422的原始数据OD2，以作为一有效数据VS2。此时，缓冲单元40才可通过接口单元50将有效数据VS2传送到电子装置200，依此类推。此外，在某些实施例中，亦可使用多个错误检查与校正电路30用以同时对多笔原始数据进行错误检查与校正。

图3为本发明的电子装置的另一实施例。如图所示，电子装置100B与图1中所示相似，其差异在于设置一仲裁单元60于存储器控制器20和错误检查与校正电路30与缓冲单元40之间。仲裁单元60用以选择性地输出来自存储器控制器20的原始数据或来自错误检查与校正电路30的结果信号。

在此实施例中，存储器控制器20则会将由快闪存储器10所读出的原始数据OD1(即未经过错误检查与校正的数据)输出至仲裁单元60，与此同时存储器控制器20亦将原始数据OD1传送给错误检查与校正电路30进行错误检查与校正。此时，由于原始数据OD1的错误检查与校正尚未完成，因此，仲裁单元60则会将所接收到的原始数据OD1写入缓冲单元40的缓冲区421中。接着，存储器控制器20则会由快闪存储器10依序读出原始数据OD2与OD3，并依序输出至仲裁单元60，而仲裁单元60则将所接到的原始数据OD2与OD3依序写入缓冲单元40的缓冲区422与423中。当完成原始数据OD1的错误检查与校正时，错误检查与校正电路30会产生一对应的结果信号RS1，输出至仲裁单元60。当仲裁单元60接收结果信号RS1时，中断目前的数据传输，将结果信号RS1传输至缓冲单元40中，然后再恢复数据传输。此外，缓冲单元40根据结果信号RS1，校正原始数据OD1，以便作为一有效数据VS1。此时，缓冲单元40才可通过接口单元50，将有效数据VS1传输至电子装置200，依此类推。

图4为电子装置的另一实施例。如图所示，电子装置100C与图1中所示的电子装置100A相似，其差异在于还包括中央处理单元70以及总线80。中央处理单元70通过总线80耦接至存储器控制器20、错误检查与校正电路30、缓冲单元40与接口单元50。存储器控制器20、错误检查与校正电路30、缓冲单元40与接口单元50的动作与图1、图2中所示的相同，于此不再累述。要注意的是，当错误检查与校正电路30检查出原始数据OD1～OD3其中之一无法校正时，则会产生一信号SI通知中央处理单元70，以便致能存储器控制器20由快闪存储器中重新读取该笔数据或进行其它处理。此外，当侦测到储存队列42已经额满时，缓冲单元40中的控制逻辑电路44会输出一信号SF通知存储器控制器20，以便暂时停止数据传输。再者，当侦测到储存队列42已经清空时，缓冲单元40中的控制逻辑电路44会输出一信号SE通知接口单元50，以便暂时停止将数据传输至电子装置200。

总而言之，在本发明中，在原始数据OD1被进行错误检查与校正时，存储器控制器20会继续将后续的原始数据(例如OD2、OD3...)送入缓冲单元40中，所以快闪存储器10与存储器控制器20间的数据传输将不会因为错误检查与校正而中断。再者，缓冲单元40根据错误检查与校正电路30所产生的结果信号将所接收到的数据校正后，再通过接口单元50传输至电子装置200。

以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (10)

1.一种电子装置，其特征在于，包括：

一快闪存储器，用以储存一第一数据；

一缓冲单元；

一错误检查与校正电路；

一存储器控制器，将上述第一数据平行写入上述缓冲单元与上述错误检查与校正电路，并且上述错误检查与校正电路对上述第一数据进行错误检查与校正，以便输出一结果信号至上述缓冲单元，并且上述缓冲单元根据上述结果信号，校正上述第一数据，以便作为一第一有效数据。

2.根据权利要求1所述的电子装置，其特征在于，上述存储器控制器于上述错误检查与校正电路对上述第一数据进行错误检查与校正时，输出一第二数据至上述缓冲单元。

3.根据权利要求2所述的电子装置，其特征在于，还包括：一仲裁单元，用以接收上述存储器控制器所输出的上述第一数据、上述第二数据以及错误检查与校正电路所输出的上述结果信号，并输出上述第二数据与上述结果信号其中之一至上述缓冲单元。

4.根据权利要求3所述的电子装置，其特征在于，上述仲裁单元于接到上述结果信号时，中断上述第二数据的传输，以将所接收到的上述结果信号传输至上述缓冲单元中。

5.根据权利要求1所述的电子装置，其特征在于，上述缓冲单元包括：

缓冲器，用以储存上述第一数据；以及

一控制逻辑电路，用以根据上述结果信号，校正储存于上述缓冲器中的上述第一数据，以得到上述第一有效数据。

6.一种电子装置，其特征在于，包括：

一缓冲单元；

一快闪存储器，用以储存多笔数据；

一存储器控制器，用以依序输出未经过错误检查与校正的上述多笔数据；

一错误检查与校正电路，用以对上述多笔数据进行错误检查与校正，以便产生对应的多个结果信号；以及

一仲裁单元，用以将上述存储器控制器所输出的上述多笔数据依序传输至上述缓冲单元，并且于接收至上述多个结果信号其中之一时，中断目前的数据传输，将所接收到的上述结果信号传输至上述缓冲单元中；其中上述缓冲单元根据上述结果信号，校正上述多笔数据中对应的一笔数据，以便作为一有效数据。

7.一种数据传输方法，其特征在于，包括：

将一第一数据写入一缓冲单元的同时，对上述第一数据进行一错误检查与校正，以便产生一结果信号；以及

通过上述结果信号校正上述第一数据，以便作为一第一有效数据。

8.根据权利要求7所述的数据传输方法，其特征在于，还包括：

接收一第二数据；以及

若同时接收到上述第二数据以及上述结果信号，则输出上述第二数据与上述结果信号其中之一至上述缓冲单元。

9.根据权利要求8所述的数据传输方法，其特征在于，还包括于接收到上述结果信号时，暂停传输上述第二数据至上述缓冲单元。

10.一种数据传输方法，其特征在于，包括：

接收多笔数据；

将上述多笔数据依序输出至一缓冲单元的同时，依序对上述多笔数据进行错误检查与校正，以便产生对应的多个结果信号；

于接收到上述多个结果信号其中之一时，中断目前的数据传输，并将所接收到的上述结果信号传输至上述缓冲单元中；以及

根据所接收到的上述结果信号，校正上述多笔数据中对应的一笔数据，以便作为一有效数据。

Images