CN101237583B - 一种实现多分屏的编解码方法和装置 - Google Patents
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Abstract
本发明提供了一种实现多分屏编解码的方法和装置，中央处理器(CPU)将接收到的n路高清画面(HD)码流中的每一路拆分成m路HD/m大小的码流，送入数字信号处理器(DSP)阵列；由DSP阵列对接收到的每一路HD/m大小的码流进行解码，并将解码得到的图像压缩为HD/mn大小的图像，将该HD/mn大小的图像编码后得到的HD/mn大小的码流发送给CPU；CPU将属于同一路HD码流的HD/mn大小的码流合成一路HD/n大小的码流，从而得到n路HD/n大小的码流；将该n路HD/n大小的码流合成一路HD码流。即由CPU和DSP配合实现多分屏的编解码，而不需现场可编程门阵列，从而降低了设计的复杂性和成本。
Description
技术领域
本发明涉及图像处理技术，特别涉及一种实现多分屏的编解码方法和装置。
背景技术
随着媒体技术的不断发展，多媒体终端交互已经逐渐应用于各个领域，例如视频会议系统、IP可视电话系统、以及基于IP的视频监控等通信系统的广泛应用，随之而来的是对实时转码、多分屏处理等技术的需求，视频服务器就需要对来自各视频终端的视频图像进行处理，其中，对图像进行多分屏处理是视频终端在视频会议系统中常用的视频图像处理技术，例如，将多个视频终端发送来的图像解码后，进行压缩拼接成一副大图像，再编成适合不同视频终端的压缩码流分发出去，这样，在一个视频终端上就可以同时显示多个视频终端发送来的视频图像。
在视频图像处理的实际应用中，由于单个数字信号处理器(DSP，DigitalSignal Processor)的处理性能往往不能达到高清画面(HD，High Definition)图像的处理需求，所以，在处理诸如1080P的HD图像时，往往需要多个DSP进行配合，共同完成图像的编解码。现有技术中实现多分屏的编解码装置可以如图1所示，实现方法为：中央处理器(CPU，Central Processing Unit)接收到n个视频终端发送来的HD码流后，将该n路HD码流送入多个DSP组成的DSP陈列进行解码，DSP阵列将解码后的HD码流传送给FPGA，由现场可编程门阵列(FPGA)进行压缩和图像分割，将n路HD码流的图像拼接成一副大图像，即合成一路HD码流后送入DSP阵列进行编码，DSP阵列再将编码后的HD码流发送给CPU，从而实现多分屏的编解码。
由于上述现有技术中实现多分屏的编解码方法中，DSP仅仅完成HD码流的编码和解码，图像的压缩、图像分割和图像拼接技术都由FPGA这一逻辑器件来完成，由于FPGA由复杂的逻辑电路组成，因此，这必然需要进行复杂的逻辑电路设计，这必然增加了编解码装置设计的复杂性，设备成本较高。
发明内容
有鉴于此，本发明提供了一种实现多分屏的编解码方法和装置，以便于降低编解码装置设计的复杂性和成本。
一种实现多分屏的编解码方法，该方法包括：
中央处理器CPU接收到n路高清画面HD码流后，将该n路HD码流中的每一路拆分成m路HD/m大小的码流，送入数字信号处理器DSP阵列；
所述DSP阵列对接收到的每一路HD/m大小的码流进行解码，并将解码得到的图像压缩为HD/mn大小的图像，将该HD/mn大小的图像编码后得到的HD/mn大小的码流发送给所述CPU；
所述CPU将属于同一路HD码流的HD/mn大小的码流合成一路HD/n大小的码流，得到n路HD/n大小的码流；将该n路HD/n大小的码流合成一路HD码流；
其中，n和m为大于1的整数。
一种实现多分屏的编解码装置，该装置包括：CPU和DSP阵列；
所述CPU，用于接收到n路高清画面HD码流后，将该n路HD码流中的每一路拆分成m路HD/m大小的码流发送给所述DSP阵列；将所述DSP阵列发送的属于同一路HD码流的HD/mn大小的码流合成一路HD/n大小的码流，从而得到n路HD/n大小的码流，并将该n路HD/n大小的码流合成一路HD码流；
所述DSP阵列，用于对接收到的每一路HD/m大小的码流进行解码，并将解码得到的图像压缩为HD/mn大小的图像，将该HD/mn大小的图像编码后得到的HD/mn大小的码流发送给所述CPU；
其中，n和m为大于1的整数。
一种DSP，该DSP包括：第一接收模块、解码模块、压缩模块和编码模块；
所述第一接收模块，用于接收HD/m大小的码流，所述HD/m大小的码流是由CPU将接收到的n路高清画面HD码流中的每一路拆分而成的m路HD/m大小的码流中的其中一路；
所述解码模块，用于对接收到的所述HD/m大小的码流进行解码；
所述压缩模块，用于将所述解码模块解码得到的HD/m大小的图像压缩为HD/mn大小的图像；
所述编码模块，用于将所述HD/mn大小的图像进行编码得到HD/mn大小的码流，并输出该HD/mn大小的码流给所述CPU，以使所述CPU将属于同一路HD码流的HD/mn大小的码流合成一路HD/n大小的码流，得到n路HD/n大小的码流，将该n路HD/n大小的码流合成一路HD码流；
其中，n和m为大于1的整数。
一种CPU，该CPU包括：第二接收模块、拆分模块、第一合并模块和第二合并模块；
所述第二接收模块，用于接收n路高清画面HD码流；接收DSP阵列发送的HD/mn大小的码流；
所述拆分模块，用于将所述n路HD码流中的每一路拆分成m路HD/m大小的码流提供给所述DSP阵列；
所述第一合并模块，用于将所述第二接收模块接收到的HD/mn大小的码流中，属于同一路HD码流的HD/mn大小的码流合成一路HD/n大小的码流，从而得到n路HD/n大小的码流提供给所述第二合并模块；
所述第二合并模块，用于将所述n路HD/n大小的码流合并成一路HD码流；
其中，所述HD/mn大小的码流是所述DSP阵列将所述拆分模块提供的m路HD/m大小的码流进行解码，并将解码得到的图像压缩为HD/mn大小的图像后进行编码得到的；n和m为大于1的整数。
由以上技术方案可以看出，在本发明提供的方法和装置中，CPU将接收到的n路HD码流中的每一路拆分成m路HD/m大小的码流，送入DSP阵列；由DSP阵列对接收到的每一路HD/m大小的码流进行解码，并将解码得到的图像压缩为HD/mn大小的图像，将该HD/mn大小的图像编码后得到的HD/mn大小的码流发送给CPU；CPU将属于同一路HD码流的HD/mn大小的码流合成一路HD/n大小的码流，从而得到n路HD/n大小的码流；将该n路HD/n大小的码流合成一路HD码流。即由CPU和DSP配合实现多分屏的编解码，由DSP完成码流的编解码和缩放、由CPU完成码流的拆分和合并，而不需要FPGA这一逻辑器件来完成图像的压缩、分割和拼接，由于DSP和CPU所增加的功能可以由简单的程序设计进行实现，而FPGA则需要设计复杂的逻辑电路，因此，本发明提供的方法和装置降低了编解码装置设计的复杂性和成本。
附图说明
图1为现有技术中实现多分屏的编解码装置结构图；
图2为本发明实施例提供的编解码装置结构图；
图3为本发明实施例提供的编解码方法流程图；
图4为本发明实施例提供的具体实例的方法流程图；
图5为本发明实施例提供的编解码装置的具体结构图。
为了使本发明的目的、技术方案和优点更加清楚，下面结合附图和具体实施例对本发明进行详细描述。
具体实施方式
本发明提供的编解码装置可以如图2所示，图2为本发明实施例提供的编解码装置结构图。下面结合该编解码装置结构图，对本发明提供的编解码方法进行描述，如图3所示，本发明提供的方法主要包括以下步骤：
步骤301：CPU接收到n路HD码流后，将n路HD码流中的每一路拆分成m路HD/m大小的码流，送入DSP阵列。
该编解码装置所在的视频终端接收到来自其它n个视频终端发送来的HD码流，即共n路HD码流后，根据DSP阵列中DSP的个数，将每一路HD码流分成m路HD/m大小的码流，分别送至m个DSP，即针对同一路HD码流，每一个DSP分别接收其中一路HD/m码流，共接收n路HD/m码流。
需要说明的是：在本发明的描述中，HD/m大小的码流表示该码流中携带的视频图片大小为HD码流中携带的视频图片大小的1/m，同样，在下述的HD/mn大小的码流表示该码流中携带的视频图片大小为HD码流中携带的视频图片大小的1/mn。
另外，在本步骤中，CPU将n路HD码流中的每一路拆分成m路HD/m大小的码流后，将每一路HD/m大小的码流加上帧号来标识其所属的HD码流。
步骤302：DSP阵列对接收到的每一路HD/m大小的码流进行解码，并压缩为HD/mn大小的码流，编码后发送给CPU。
本步骤中，DSP阵列的m个DSP对接收到的HD/m大小的码流进行解码，得到HD/m大小的视频图像，将该HD/m大小的视频图像压缩为HD/mn大小的视频图像，再进行编码后发送给CPU。针对同一路HD码流，m个编码DSP均将HD/mn大小的码流发送给CPU，CPU就接收到属于同一路HD码流的m路HD/mn大小的码流。
每一个DSP对HD/mn大小的码流进行编码后，根据解码前HD/m大小的码流所携带的帧号，为HD/mn大小的码流加上帧号，该HD/mn大小的码流的帧号可以与其对应的解码前HD/m大小的码流所携带的帧号相同，用于标识该HD/mn大小的码流所属的HD码流。
步骤303：CPU将属于同一路HD码流的HD/mn大小的码流合成一路HD/n大小的码流，从而得到n路HD/n大小的码流；再将该n路HD/n大小的码流合成一路HD码流。
CPU根据各HD/mn大小的码流所携带的帧号，将接收到的属于同一路HD码流的m路HD/mn大小的码流合并为一路HD/n大小的码流，由于共存在n路HD码流，且对每一路HD码流均执行步骤301和302中的处理，因此CPU将每一路HD码流的m路HD/mn大小的码流分别进行合并，共可以得到n路HD/n大小的码流，此时，该n路码流已经从原来的HD大小分别变为了HD/n大小，再将该n路HD/n大小的码流合成一路HD码流，就可以在一路HD码流中包含n个HD/n大小的视频图像，即完成了n分屏的HD视频图像编解码。此时，接收到合成后的HD码流的视频终端便可以将n个HD/n大小的视频图像显示在同一个画面中。
下面具一个具体的实施例对上述方法进行详细的描述，假设编解码装置接收到4路1080p画面大小的码流，需要对该4路码流进行多分屏处理，DSP阵列中包含5个DSP，则实现多分屏的编解码过程如图4所示，图4为本发明实施例提供的具体实例的方法流程图，该方法可以包括以下步骤：
步骤401：CPU接收到4路1080p画面大小的码流，对其中的每一路进行预分析，将每一路1080p画面大小的码流拆分成5路1080p/5画面大小的码流，并在每路1080p/5画面大小的码流上加上标识所属1080p画面大小码流的帧号，将该5路1080p/5画面大小的码流分别送至5个DSP。
本步骤中，对每一路进行预分析是分析将一路1080p画面大小的码流拆分成5路1080p/5画面大小的码流时，如何对码流中的数据包进行划分。
步骤402：每一个DSP对接收到的1080p/5画面大小的码流进行解码得到1080p/4画面大小的视频图像，将压缩为1080p/20画面大小的图像。
步骤403：每一个DSP在对压缩后得到的1080p/20画面大小的图像进行编码形成1080p/20画面大小的码流，再加上与其压缩和解码前携带的帧号相同的帧号。将该1080p/20画面大小的码流送至CPU。
此时，5个DSP均将自身输出的1080p/20画面大小的码流送至CPU。
步骤404：CPU根据1080p/20画面大小的码流携带的帧号，将属于同一路1080p画面大小的码流的5路1080p/20画面大小的码流合并成一路1080p/4画面大小的码流。
由于对4路1080p画面大小的码流都执行步骤401-404的操作，因此，CPU在步骤404后可以得到4路1080p/4画面大小的码流，此时，将原来4路1080p画面大小的码流变为4路1080p/4画面大小的码流。
步骤405：CPU将4路1080p/4画面大小的码流合并成一路1080p画面大小的码流。
此时，便完成了4分屏的1080p画面大小的图像的编解码。此时，接收到合成后的1080p画面大小的码流的视频终端便可以将4个1080p/4画面大小的视频图像显示在同一个画面中。
以上是对本发明提供的方法的详细描述，下面对本发明提供的编解码装置进行详细描述，如图5所示，该编解码装置可以包括：CPU 500和DSP阵列510。
CPU 500，用于接收到n路HD码流后，将该n路HD码流中的每一路拆分成m路HD/m大小的码流发送给DSP阵列510；将DSP阵列510发送的属于同一路HD码流的HD/mn大小的码流合成一路HD/n大小的码流，从而得到n路HD/n大小的码流，并将该n路HD/n大小的码流合成一路HD码流。
DSP阵列510，用于对接收到的每一路HD/m大小的码流进行解码，并将解码得到的图像压缩为HD/mn大小的图像，将该HD/mn大小的图像编码后得到的HD/mn大小的码流发送给CPU 500。
其中，DSP阵列510至少包括m个DSP。
其中，每一个DSP包括：第一接收模块511、解码模块512、压缩模块513和编码模块514。
第一接收模块511，用于接收CPU 500发送的m路HD/m大小的码流中的一路。
解码模块512，用于对接收到的HD/m大小的码流进行解码。
压缩模块513，用于将解码模块512解码得到的HD/m大小的图像压缩为HD/mn大小的图像。
编码模块514，用于将HD/mn大小的图像进行编码得到HD/mn大小的码流提供给CPU 500。
其中，CPU 500可以包括：第二接收模块501、拆分模块502、第一合并模块503和第二合并模块504。
第二接收模块501，用于接收n路HD码流；接收DSP阵列510发送的HD/mn大小的码流。
拆分模块502，用于将n路HD码流中的每一路拆分成m路HD/m大小的码流提供给DSP阵列510。
第一合并模块503，用于将第二接收模块501接收到的HD/mn大小的码流中，属于同一路HD码流的HD/mn大小的码流合成一路HD/n大小的码流，从而得到n路HD/n大小的码流提供给第二合并模块504。
第二合并模块504，用于将n路HD/n大小的码流合并成一路HD码流。
另外，CPU 500还可以包括：第一帧号标识模块505，用于将拆分单元502拆分后得到的m路HD/m大小的码流分别加上标识属于同一路HD码流的帧号。
DSP 510还包括：第二帧号标识模块515，用于获取第一接收模块511接收到的HD/m大小的码流中携带的帧号，并在编码模块514编码得到的HD/mn大小的码流中加上该帧号。
第一合并模块503根据HD/mn大小的码流中携带的帧号，将属于同一路HD码流的HD/mn大小的码流合并成一路HD/n大小的码流。
由以上描述可以看出，在本发明提供的方法和装置中，CPU将接收到的n路HD码流中的每一路拆分成m路HD/m大小的码流，送入DSP阵列；由DSP阵列对接收到的每一路HD/m大小的码流进行解码，并将解码得到的图像压缩为HD/mn大小的图像，将该HD/mn大小的图像编码后得到的HD/mn大小的码流发送给CPU；CPU将属于同一路HD码流的HD/mn大小的码流合成一路HD/n大小的码流，从而得到n路HD/n大小的码流；将该n路HD/n大小的码流合成一路HD码流。即由CPU和DSP配合实现多分屏的编解码，由DSP完成码流的编解码和缩放、由CPU完成码流的拆分和合并，而不需要FPGA这一逻辑器件来完成图像的压缩、分割和拼接，由于DSP和CPU所增加的功能可以由简单的程序设计进行实现，而FPGA则需要设计复杂的逻辑电路，因此，本发明提供的方法和装置降低了编解码装置设计的复杂性和成本。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
Claims (9)
1.一种实现多分屏的编解码方法，其特征在于，该方法包括：
中央处理器CPU接收到n路高清画面HD码流后，将该n路HD码流中的每一路拆分成m路HD/m大小的码流，送入数字信号处理器DSP阵列；
所述DSP阵列对接收到的每一路HD/m大小的码流进行解码，并将解码得到的图像压缩为HD/mn大小的图像，将该HD/mn大小的图像编码后得到的HD/mn大小的码流发送给所述CPU；
所述CPU将属于同一路HD码流的HD/mn大小的码流合成一路HD/n大小的码流，得到n路HD/n大小的码流；将该n路HD/n大小的码流合成一路HD码流；
其中，n和m为大于1的整数。
2.根据权利要求1所述的方法，其特征在于，该方法还包括：所述CPU在拆分后得到的m路HD/m大小的码流中分别加上标识属于同一路HD码流的帧号；
所述DSP阵列对接收到的每一路HD/m大小的码流进行解码时，获取该HD/m大小的码流携带的帧号，并在所述HD/mn大小的码流中加上所述帧号；
所述CPU根据所述帧号执行所述将属于同一路HD码流的HD/mn大小的码流合成一路HD/n大小的码流。
3.一种实现多分屏的编解码装置，其特征在于，该装置包括：CPU和DSP阵列；
所述CPU，用于接收到n路高清画面HD码流后，将该n路HD码流中的每一路拆分成m路HD/m大小的码流发送给所述DSP阵列；将所述DSP阵列发送的属于同一路HD码流的HD/mn大小的码流合成一路HD/n大小的码流，从而得到n路HD/n大小的码流，并将该n路HD/n大小的码流合成一路HD码流；
所述DSP阵列，用于对接收到的每一路HD/m大小的码流进行解码，并将解码得到的图像压缩为HD/mn大小的图像，将该HD/mn大小的图像编码后得到的HD/mn大小的码流发送给所述CPU；
其中，n和m为大于1的整数。
4.根据权利要求3所述的编解码装置，其特征在于，所述DSP阵列至少包括m个DSP；
其中，每一个DSP包括：第一接收模块、解码模块、压缩模块和编码模块；
所述第一接收模块，用于接收所述m路HD/m大小的码流中的一路；
所述解码模块，用于对接收到的所述HD/m大小的码流进行解码；
所述压缩模块，用于将所述解码模块解码得到的HD/m大小的图像压缩为HD/mn大小的图像；
所述编码模块，用于将所述HD/mn大小的图像进行编码得到HD/mn大小的码流提供给所述CPU。
5.根据权利要求4所述的编解码装置，其特征在于，所述CPU包括：第二接收模块、拆分模块、第一合并模块和第二合并模块；
所述第二接收模块，用于接收n路HD码流；接收所述DSP阵列发送的HD/mn大小的码流；
所述拆分模块，用于将所述n路HD码流中的每一路拆分成m路HD/m大小的码流提供给所述DSP阵列；
所述第一合并模块，用于将所述第二接收模块接收到的HD/mn大小的码流中，属于同一路HD码流的HD/mn大小的码流合成一路HD/n大小的码流，从而得到n路HD/n大小的码流提供给所述第二合并模块；
所述第二合并模块，用于将所述n路HD/n大小的码流合并成一路HD码流。
6.根据权利要求5所述的编解码装置，其特征在于，所述CPU还包括：第一帧号标识模块，用于将所述拆分单元拆分后得到的m路HD/m大小的码流分别加上标识属于同一路HD码流的帧号；
所述DSP还包括：第二帧号标识模块，用于获取所述第一接收模块接收到的HD/m大小的码流中携带的帧号，并在所述编码模块编码得到的HD/mn大小的码流中加上所述帧号；
所述第一合并模块根据所述HD/mn大小的码流中携带的帧号，将属于同一路HD码流的HD/mn大小的码流合并成一路HD/n大小的码流。
7.一种DSP，其特征在于，该DSP包括：第一接收模块、解码模块、压缩模块和编码模块；
所述第一接收模块，用于接收HD/m大小的码流，所述HD/m大小的码流是由CPU将接收到的n路高清画面HD码流中的每一路拆分而成的m路HD/m大小的码流中的其中一路；
所述解码模块，用于对接收到的所述HD/m大小的码流进行解码；
所述压缩模块，用于将所述解码模块解码得到的HD/m大小的图像压缩为HD/mn大小的图像；
所述编码模块，用于将所述HD/mn大小的图像进行编码得到HD/mn大小的码流，并输出该HD/mn大小的码流给所述CPU，以使所述CPU将属于同一路HD码流的HD/mn大小的码流合成一路HD/n大小的码流，得到n路HD/n大小的码流，将该n路HD/n大小的码流合成一路HD码流；
其中，n和m为大于1的整数。
8.一种CPU，其特征在于，该CPU包括：第二接收模块、拆分模块、第一合并模块和第二合并模块；
所述第二接收模块，用于接收n路高清画面HD码流；接收DSP阵列发送的HD/mn大小的码流；
所述拆分模块，用于将所述n路HD码流中的每一路拆分成m路HD/m大小的码流提供给所述DSP阵列；
所述第一合并模块，用于将所述第二接收模块接收到的HD/mn大小的码流中，属于同一路HD码流的HD/mn大小的码流合成一路HD/n大小的码流，从而得到n路HD/n大小的码流提供给所述第二合并模块；
所述第二合并模块，用于将所述n路HD/n大小的码流合并成一路HD码流；
其中，所述HD/mn大小的码流是所述DSP阵列将所述拆分模块提供的m路HD/m大小的码流进行解码，并将解码得到的图像压缩为HD/mn大小的图像后进行编码得到的；n和m为大于1的整数。
9.根据权利要求8所述的CPU，其特征在于，该CPU还包括：第一帧号标识模块，用于将所述拆分单元拆分后得到的m路HD/m大小的码流分别加上标识属于同一路HD码流的帧号。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
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| CP03 | Change of name, title or address |
Address after: 310052 Binjiang District Changhe Road, Zhejiang, China, No. 466, No. Patentee after: Xinhua three Technology Co., Ltd. Address before: 310053 Hangzhou hi tech Industrial Development Zone, Zhejiang province science and Technology Industrial Park, No. 310 and No. six road, HUAWEI, Hangzhou production base Patentee before: Huasan Communication Technology Co., Ltd. |
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| CP03 | Change of name, title or address |