CN101211210A - 时序控制电路 - Google Patents
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Abstract
一种时序控制电路，控制一芯片的时序为先输入第一电压，后输入第二电压，其包括第一电压输入端、第二电压输入端、滞后电压输入端、第一控制电路及第二控制电路，该滞后电压输入端与第一控制电路相连，该第二控制电路与一电源信号端相连，第一控制电路与第二控制电路的输出端连接一共同端后与芯片相连，第一电压输入端连接于芯片，第二电压输入端连接于共同端，当滞后电压输入端输入高电平信号时，第一控制电路输出高电平信号，输入低电平信号时，第一控制电路输出低电平信号，当电源信号端输入高电平信号时，第二控制电路输出高电平信号，输入低电平信号时，第二控制电路输出低电平信号。该时序控制电路使主机板上的芯片正常运行。
Description
技术领域
本发明涉及一种时序控制电路，特别是指一种用于控制主机板上南桥芯片上电时序的电路。
背景技术
芯片组是主机板的重要组成部分，几乎决定着主机板的全部功能。主机板的芯片组通常包括南桥芯片和北桥芯片。其中，南桥芯片主要负责外围设备的数据处理与传输，一旦南桥芯片出现问题，则会导致外围设备无法使用。
在测试过程中，当主机板的电源或者输入输出控制芯片有误操作时，就会产生一个非正常的上电时序给南桥芯片，此时可能会导致南桥芯片的时序混乱，且再也无法正常运行。
如图1所示的现有技术中时序控制电路的电路图，其包括一南桥芯片30’、一输入该南桥芯片30’的第一电压输入端100’、一于该第一电压输入端100’之后输入至该南桥芯片30’的第二电压输入端300’及由电源或输入输出控制芯片输出的电源信号端600’。该第二电压输入端300’及该电源信号端600’分别通过一电阻R6及一电阻R7同时连接至该南桥芯片30’的输入端，该电源信号端600’在电源开启后，不是马上输入，而是经过一段时间(约100ms～500ms)延时后才输入的，在该南桥芯片30’正常工作的情况下，该电源信号端600’为延时400ms后输入的电源信号，待该电源信号端600’输入后，该第二电压输入端300’才能输入至该南桥芯片30’，因此该电源信号端600’的正常输入保证了该第二电压输入端300’在该第一电压输入端100’之后输入，此时该南桥芯片能够正常运行。若该电源信号端600’延时早于400ms输入，则无法控制该第二电压输入端300’晚于该第一电压输入端100’输入至该南桥芯片30’，使该南桥芯片30’的上电时序混乱。
发明内容
鉴于以上内容，有必要提供一种能够控制主机板上南桥芯片正常上电时序的电路。
一种时序控制电路，用于控制主机板上一芯片的上电时序为先输入一第一电压，后输入一第二电压，该时序控制电路包括一第一电压输入端、一第二电压输入端、一滞后于该第一电压的滞后电压输入端、一第一控制电路及一第二控制电路，该滞后电压输入端与该第一控制电路的输入端相连，该第二控制电路的输入端与一电源信号端相连，该第一控制电路与该第二控制电路的输出端连接于一共同端后与该芯片相连，该第一电压输入端连接于该芯片，该第二电压输入端连接于该共同端，当该滞后电压输入端输入高电平信号时，该第一控制电路的输出端输出高电平信号，当该滞后电压输入端输入低电平信号时，该第一控制电路的输出端输出低电平信号，当该电源信号端输入高电平信号时，该第二控制电路的输出端输出高电平信号，当该电源信号端输入低电平信号时，该第二控制电路的输出端输出低电平信号。
相对于现有技术，本发明时序控制电路中，无论电源或输入输出控制芯片有何误操作，即电源或输入输出控制芯片失效的情况下，都可以保证该南桥芯片的正常上电时序。
附图说明
图1是现有技术中时序控制电路的电路图。
图2是本发明时序控制电路较佳实施方式的电路图。
具体实施方式
请参阅图2，图2为本发明时序控制电路较佳实施方式的一电路图。该时序控制电路主要用于控制电脑主机板上一南桥芯片30的上电时序，该南桥芯片30的正常上电时序为先输入一第一电压，后输入一第二电压。该时序控制电路的较佳实施方式包括一第一电压输入端100、一第二电压输入端300、一滞后电压输入端700、一与该滞后电压输入端700相连的第一控制电路10、一由电源或输入输出控制芯片输出的电源信号端600及一与该电源信号端600相连的第二控制电路20，该第一控制电路10及该第二控制电路20的输出端连接于一共同端后与该南桥芯片30的输入端连接。该滞后电压输入端700为主机板上电时序晚于该第一电压的另一电压的接入端。该第一电压输入端100连接于该南桥芯片30，该第二电压输入端300连接于该共同端。
该第一控制电路10包括一分压电路11、一第一开关元件、一第二开关元件及一第一电阻R1。在本实施方式中，该第一开关元件为一三极管13，该第二开关元件为一场效应管15。该分压电路11由一第三电阻R3、一第四电阻R4及一电容C1组成，该第三电阻R3的一端分别与该第四电阻R4与该电容C1的一端相连，该第四电阻R4与该电容C1的另一端分别接地。该滞后电压输入端700与该分压电路11中的第三电阻R3的另一端相连，该分压电路11的输出端与该三极管13的基极相连，该三极管13的集电极通过该第一电阻R1连接一电源供电端500，其射极接地。该场效应管15的栅极与该三极管13的集电极相连，其漏极通过一第二电阻R2连接该第二电压输入端300，其源极接地。
该第二控制电路20包括一第三开关元件、一第四开关元件及一第五电阻R5。在本实施方式中，该第三开关元件为一场效应管21，该第四开关元件为一场效应管23。该电源信号端600与该场效应管21的栅极相连，该场效应管21的漏极通过该第五电阻R5连接该电源供电端500，其源极接地。该场效应管23的栅极与该场效应管21的漏极相连，其漏极与该第一控制电路10中的场效应管15的漏极相连，其源极接地。该第一控制电路10与该第二控制电路20的输出端，即该场效应管15与该场效应管23的漏极同时连接至该南桥芯片30的输入端。
下面详细介绍本发明时序控制电路的工作过程。
在本发明时序控制电路中，必须保证该第一控制电路10及该第二控制电路20的输入端同时为高电平输入，才能使该第二电压输入端300输入至该南桥芯片30，否则，该第二电压输入端300将无法输入至该南桥芯片30；由于该滞后电压输入端700输入的电压的时序晚于该第一电压输入端100，所以能够保证该第二电压输入端300晚于该第一电压输入端100输入至该南桥芯片30，从而保证南桥芯片30的正常运行。
当该滞后电压输入端700为一高电平，经过该分压电路11后，输入至该三极管13的基极，则该三极管13导通，其集电极输出低电平至该场效应管15的栅极，该场效应管15截止，其漏极输出高电平。此时，若该电源信号端600为一高电平输入至该场效应管21的栅极，该场效应管21导通，其漏极输出低电平至该场效应管23的栅极，该场效应管23截止，其漏极输出高电平至该南桥芯片30，则该第二电压输入端300可输入至该南桥芯片30。
当该滞后电压输入端700为一低电平，经过该分压电路11后，输入至该三极管13的基极，则该三极管13截止，其集电极输出高电平至该场效应管15的栅极，该场效应管15导通。此时，无论该电源信号端600的输入如何，该第二电压输入端300都无法输入至该南桥芯片30。
当该电源信号端600为低电平信号输入时，该场效应管21截止，该场效应管23导通，此时无论该滞后电压输入端700有无输入，该第二电压输入端300也无法输入至该南桥芯片30。
在测试过程中，难免对电源或输入输出控制芯片有误操作，即电源或输入输出控制芯片失效，此时会导致该电源信号端600的延时有误，例如当该电源信号端600为延时100ms后输出的电源信号时，则该场效应管23的漏极将提前输出高电平信号。若此时该滞后电压输入端700为低电平输入，该第二电压输入端300则无法输入南桥芯片30，只有该滞后电压输入端700输入高电平信号时，该第二电压输入端300才会输入南桥芯片30，因为该滞后电压输入端700晚于该第一电压输入端100输入至主机板，因此能够保证该第二电压输入端300在该第一电压输入端100之后输入至南桥芯片30，从而控制了该南桥芯片30的上电时序。
本发明时序控制电路中，无论电源或输入输出控制芯片有何误操作，即电源或输入输出控制芯片失效的情况下，都可以保证该南桥芯片30的正常上电时序。
Claims (8)
1.一种时序控制电路，用于控制主机板上一芯片的上电时序为先输入一第一电压，后输入一第二电压，其特征在于：该时序控制电路包括一第一电压输入端、一第二电压输入端、一滞后于该第一电压的滞后电压输入端、一第一控制电路及一第二控制电路，该滞后电压输入端与该第一控制电路的输入端相连，该第二控制电路的输入端与一电源信号端相连，该第一控制电路与该第二控制电路的输出端连接于一共同端后与该芯片相连，该第一电压输入端连接于该芯片，该第二电压输入端连接于该共同端，当该滞后电压输入端输入高电平信号时，该第一控制电路的输出端输出高电平信号，当该滞后电压输入端输入低电平信号时，该第一控制电路的输出端输出低电平信号，当该电源信号端输入高电平信号时，该第二控制电路的输出端输出高电平信号，当该电源信号端输入低电平信号时，该第二控制电路的输出端输出低电平信号。
2.如权利要求1所述的时序控制电路，其特征在于：所述第一控制电路包括一与所述滞后电压输入端相连的第一开关元件及一与该第一开关元件相连的第二开关元件，所述第二开关元件还连接于所述共同端。
3.如权利要求2所述的时序控制电路，其特征在于：所述第一开关元件为一三极管，所述第二开关元件为一场效应管。
4.如权利要求3所述的时序控制电路，其特征在于：所述第一开关元件的基极通过一分压电路与该滞后电压输入端相连，其集电极与该第二开关元件的栅极相连，该第二开关元件的漏极连接于该共同端。
5.如权利要求4所述的时序控制电路，其特征在于：所述第一控制电路的输出端为该第二开关元件的漏极，该第二开关元件的漏极与该第二电压输入端相连。
6.如权利要求1所述的时序控制电路，其特征在于：所述第二控制电路包括一与所述电源信号端相连的第三开关元件及一与该第三开关元件相连的第四开关元件，该第四开关元件还连接于该共同端。
7.如权利要求6所述的时序控制电路，其特征在于：所述第三开关元件与所述第四开关元件均为一场效应管。
8.如权利要求7所述的时序控制电路，其特征在于：所述第三开关元件的栅极与所述电源信号端相连，其漏极与所述第四开关元件的栅极相连，所述第二控制电路的输出端为所述第四开关元件的漏极，所述第四开关元件的漏极与该第二电压输入端相连。
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Cited By (2)
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|---|---|---|---|---|
| CN103365335A (zh) * | 2012-03-27 | 2013-10-23 | 鸿富锦精密工业(武汉)有限公司 | 信号处理电路 |
| WO2019029190A1 (zh) * | 2017-08-10 | 2019-02-14 | 深圳市道通智能航空技术有限公司 | 一种电池开关电路、电池管理系统和无人机 |
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2006
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| CN109390990B (zh) * | 2017-08-10 | 2022-03-04 | 深圳市道通智能航空技术股份有限公司 | 一种电池开关电路、电池管理系统和无人机 |
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| PB01 | Publication | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
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