CN101162479A - 基于软核cpu技术的电能质量监测专用集成电路的设计方法 - Google Patents

Abstract

本发明公开了一种基于软核CPU技术的电能质量监测专用集成电路的设计方法，该方法所设计的集成电路通过各个功能模块协同工作完成电能质量监测的主要功能，这些模块分别映射到专用集成电路的硬件和软件资源上完成。该专用集成电路被划分为用户逻辑区域和内嵌的CPU软核区域，其中用户逻辑区完成数据采集、数据处理等功能，这部分主要是通过用硬件描述语言VHDL编写功能模块来实现电能质量监测的；嵌入式软核CPU－NiosII处理器通过软件完成复杂人机交互功能和通讯功能。本发明设计的电能质量监测专用集成电路，最终通过了基于可编程门阵列的平台验证，证明了整个专用集成电路用于电能质量监测的正确性和合理性。

Description

基于软核CPU技术的电能质量监测专用集成电路的设计方法

                        技术领域

本发明属于电能质量监测技术领域的专用集成电路设计方法，特别涉及一种基于软核CPU技术的电能质量监测专用集成电路的设计方法。

                        背景技术

随着电力系统的发展和电网中各类非线性负荷的不断增加，电能质量的监测、管理和控制已越来越受到各方关注。电能质量监测仪是实现电能质量监测和管理的重要工具和手段。

目前市面上的电能质量监测装置，尽管形式各异，但实现的方式都是采用以微处理器为核心的电路，对电能质量各个指标进行采样和计算，达到对电能质量监测的目的。到目前为止，硬件电路的核心都是微处理器，监测的精度取决于微处理器性能的高低。

但是，微处理器在发挥控制优势的同时，也有一些固有不足，直接影响了电能质量监测的精度和监测仪的稳定性。主要问题分为两类：

一类是纯技术问题，如软件设计流程、接口器件的选择或抗干扰措施应用的合理性问题等，这些问题通常属于可解决之列。

另一类则直接与微处理器本身相关，属于不可克服的缺点。这些缺点和不足主要体现在以下几个方面：

1)资源利用率低。由于电能质量监测的指标较多，而且对实时性要求比较高，通常在微处理器选型上会遇到有的资源不足，而有的资源冗余的情况。由于输入输出信号具有多样性，采用微处理器提供的通用I/O来处理，需要增加很多外围电路来配合，增加了分立元件的使用，增大了硬件电路的面积，系统可靠性会降低；

2)指令执行效率低。电能质量监测仪采用的微处理器都采用的是串行指令执行方式，因而其工作速度和效率的提高也受限于该工作方式，其速度不能满足大数据量算法对数据处理的要求，而为了达到高的处理速度，通常需要多个处理器协调工作，一方面增加了电路的复杂程度，影响了可靠性，另一方面，多处理器的协调与工作分配以及相应的软件开发也较复杂，进一步提高处理能力的空间有限；

3)程序指针易受干扰。微处理器一旦方案确立，就是通过软件实现功能。在强干扰或某种偶然条件下，微处理器的程序指针可能越出正常的程序流程，出现所谓的“跑飞”状态，在设计中需要采用相应的软硬件措施来防止监控单元误动作等意外情况的发生。

4)微处理器硬件系统结构固定。硬件系统构成方案一旦确定，惟一任务就是依据既定的指令系统来编程，除了系统功能和算法可以通过软件改变外，系统的性能和指标已无从改变，设计空间已被选定的硬件性能所界定。

这些都属于通用微处理器所固有的问题，要解决这些问题必然要探索其它的途径。专用集成电路为电能质量监测的硬件设计提供了一个新的发展途径，在速度、性能、可靠性、系统灵活性、体积及保密性等方面较通用集成电路都有很明显的优势。研究设计面向电能质量监测的具有自主知识产权的系统级专用集成电路具有重要的意义。

                        发明内容

本发明的目的在于，提供一种基于软核CPU技术的电能质量监测专用集成电路的设计方法。

为了实现上述任务，本发明采取如下的技术解决方案：

一种基于软核CPU技术的电能质量监测专用集成电路的设计方法，其特征在于，该方法在构建的电能质量监测器设计平台上进行电能质量监测专用集成电路的设计，该电能质量监测器设计平台的硬件电路包括：

一个现场可编程门阵列FPGA，在现场可编程门阵列FPGA上连接有电源模块、复位模块、ADC电路、系统时钟、整形电路、液晶显示模块、通信模块、报警模块以及键盘；其中，ADC电路、整形电路负责对电量信号进行模拟数字变化，以便处理；液晶显示模块、键盘、通信模块、报警模块负责人机交互和通信；电源模块、复位模块负责整个平台的供电与重新初始化；

电能质量监测专用集成电路的设计具体包括下列步骤：

1)电能质量监测专用集成电路结构设计

根据电能质量监测专用集成电路的功能要求，确定数据采集功能、数据处理功能、人机交互功能以及通信功能四部分，将现场可编程门阵列FPGA划分为用户逻辑功能区域和内嵌的Nios II数据处理系统，并与片外存储器连通；其中，Nios II数据处理系统包括Nios II CPU、片内存储器、串口RS-232，键盘、液晶模块，用于实现复杂的人机交互、通信、报警、数据记录功能，充分发挥微处理器采用软件实现复杂控制功能的优越性；用户逻辑功能区域包括数据采集模块和数据处理模块；

2)电能质量监测专用集成电路内部模块间数据流结构的设计

规范集成电路内部数据流结构，设计模块之间的连接方法和工作时序配合方法，以数据驱动各个处理单元之间的协同工作；

3)电能质量监测专用集成电路相关优化方法

优化设计的目的是在实现相同功能的条件下，减少资源的使用，提高系统的速度，根据算法的特点从组合逻辑、状态机设计、全局时钟设计、资源分配等方面采取了优化措施，使设计在资源利用和速度性能上都得到了优化；

4)采用软核CPU代替传统的硬核微处理器

根据设计，按需要进行配置，能够扩展设计性能和特性来满足系统参数的改变，从而避免出现硬件过时的风险；

5)针对电能质量监测对象的特点，合理选择算法，用硬件描述语言VHDL编写功能模块，实现对电能质量的监测。

本发明设计的电能质量监测专用集成电路，可以代替传统电能质量监测器中的核心微处理器。通过硬件逻辑电路代替原微处理器中的功能软件实现对电能质量参数的分析运算，最终完成对电力系统现场运行参量与状态的监测，实现对故障进行报警和事件记录、人机交互以及上位机通信等功能。所设计的电能质量监测专用集成电路，在现场可编程门阵列FPGA(Field Programmable Gate Array)的测试验证硬件平台上完成验证，证明了整个专用集成电路用于电能质量监测的正确性和合理性，最后通过FPGA向ASIC进行无缝转化。

                        附图说明

图1是电能质量监测器设计平台的硬件电路框图；

图2是专用集成电路的结构示意图；

图3是专用集成电路中用户逻辑区域结构示意图；

图4是ADC控制器接口框图；

图5是数据处理模块结构图；

图6是FFT模块结构框图；

图7是各次谐波含有率结构框图；

图8是总谐波畸变率结构框图；

图9是有效值模块结构图；

图10是三相电压不平衡度结构框图；

图11是有功功率计量模块结构框图；

图12是Nios II读数的控制译码模块结构框图；

图13是Nios II系统配置及其地址映像；

图14是设计完成的Nios II系统外部框图；

图15是FPGA硬件实物图；

为了更清楚的理解本发明，以下结合附图和发明人给出的实施例，对本发明作进一步的详细说明。

                      具体实施方式

本发明的基于软核CPU技术的电能质量监测专用集成电路的设计方法，按照通用的系统级专用集成电路自顶向下的设计方法进行设计。包括以下步骤：

1)电能质量监测器功能在专用集成电路内部的映射

将功能划分正确映射到专用集成电路的不同软硬件资源上，对于实时性要求高、运算量大的功能映射为一个精确的硬件模块，具有并行性；对于实时性要求不高、控制逻辑复杂的功能映射为一个特定进程的任务，通过内嵌的CPU软核，利用软件实现。

这样可以保证设计的专用集成电路既保证核心功能具有运算速度快、运行稳定可靠的优点，同时又具有较好的灵活性，可以根据需要利用软件调整。

2)电能质量监测专用集成电路系统总体设计

根据专用集成电路的内部功能映射，对专用集成电路进行总体设计，确定系统的各个功能模块。本专用集成电路将内部电路分为两个逻辑区域：用户逻辑区和内嵌的CPU软核区。

其中用户逻辑区负责实时性高、运算速度快的功能，包括：数据采集模块、电能质量数据处理模块。数据采集模块主要完成频率测量和A/D控制；电能质量数据处理模块包括FFT运算、有效值运算、功率计量、谐波分析、三相不平衡度运算、电压暂降与中断时间计量和电压超限率的计量。

内嵌CPU软核区在专用集成电路中构建一个内嵌的CPU软核，以完成逻辑比较复杂的人机交互和通信功能。

3)电能质量监测专用集成电路内部模块间数据流结构的设计

由于该专用集成电路内部模块多，数据交换频繁复杂，因此规范了集成电路内部数据流结构，设计模块之间的连接方法和工作时序配合方法，以数据驱动各个处理单元之间的协同工作。

4)电能质量监测专用集成电路相关优化方法

优化设计的目的是在实现相同功能的条件下，减少资源的使用，提高系统的速度。本发明根据电能质量监测算法的特点从组合逻辑、状态机设计、全局时钟设计、资源分配等方面采取了优化措施，使设计在资源利用和速度性能上都得到了优化。

5)电能质量监测专用集成电路中利用IP核代理具体硬件

在系统开发中，IP Core(Intellectual Property Core，知识产权核)是最方便的设计方案，将其加入到任何标准硬件描述语言中，完成特定的功能而不改变原来的设计程序；另外它基本不依赖于特定的硬件结构，即具有硬件通用性，因而易于更新、升级。本设计中的功能模块都是采用硬件描述语言编写的IP来实现的，而且在设计中利用嵌入式CPU软核——Nios II，替代传统的硬核微处理器，避免了增添额外硬件电路，不仅节约了系统的成本、降低了结构的复杂性和系统功耗，而且避免由于硬件限制，导致系统的能单一，不易升级和功能扩展。

6)电能质量监测专用集成电路验证平台的设计

电能质量监测专用集成电路从设计、仿真到验证都需要平台的支持。该平台根据电能质量监测器的结构进行设计，将可编程的专用集成电路作为核心器件，提供标准化的外围模块，用于验证专用集成电路设计的正确性。

以下对各部分进行进一步的详细说明。

1、电能质量监测器设计平台

进行电能质量监测专用集成电路的设计必须有相应的设计开发平台。图1所示的是本发明构建的电能质量监测器设计平台，该电能质量监测器设计平台由验证专用集成电路设计的现场可编程门阵列FPGA及相应外围模块构成，其中现场可编程门阵列FPGA作为核心，在现场可编程门阵列FPGA上连接有电源模块、复位模块、ADC电路、系统时钟、整形电路、液晶显示模块、通信模块、报警模块以及键盘；其中，ADC电路、整形电路负责对电量信号进行模拟数字变化，以便处理；液晶显示模块、键盘、通信模块、报警模块负责人机交互和通信；电源模块、复位模块负责整个平台的供电与重新初始化；利用这一平台就可以设计电能质量监测专用集成电路。

2、专用集成电路的结构

根据电能质量监测对专用集成电路的功能要求，设计了其结构，图2为结构示意图。根据功能，将FPGA划分为两个主要的功能区：用户逻辑功能区和内嵌的CPU软核区(Nios II处理器功能区)。数据采集和数据处理模块都由用户逻辑功能区实现。利用内嵌的Nios II CPU实现复杂的人机交互、通信、报警、数据记录等功能，充分发挥微处理器采用软件实现复杂控制功能的优越性。

图3所示的为用户逻辑区域结构，用户逻辑区域主要完成数据采集、数据处理的功能，即：频率测量和控制A/D转换器进行模拟信号的采样，然后将转换成的数字信号送给数据处理模块，进行FFT运算、有效值运算、功率计量、谐波分析、三相不平衡度运算、电压暂降与中断时间计量以及电压超限率的计量，最后将运算结果存入片内双口RAM中，等待Nios II处理器的访问。根据功能模块的划分，设计了电能质量监测仪中用户逻辑区域的并行结构，并通过一些辅助控制模块完成整个区域的功能。

3、集成电路中数据采集模块的设计

数据采集模块是通过硬件描述语言VHDL编写的IP核，目前可以完成针对设计平台所采用MAX125进行的模拟数字转换，如果实际设计中需要采用其他的A/D转换器，只需重新设计相应的逻辑。

传统数据采集方式都是采用固定时间间隔的采样控制方式，这种方式有一定的弊端，本设计则利用数字倍频器对跟踪电网频率的待测方波信号进行数字倍频，从而得到ADC控制器的采样触发脉冲clko。倍频模块的系数由待测信号每周波的采样点数N确定，采样点数为每周波128点，采样间隔即为156.25us。选用的A/D转换器是MAX125，该芯片是14位精度，单通道转换速度为3us的A/D转换器。一片MAX125内部具有4个采样保持器，可实现4通道同时转换，对外可接8通道的模拟信号输入。8个通道的模拟信号送入MAX125，等待A/D转换器进行采样。数字倍频器每输出一个有效的采样触发信号clko，ADC控制器就完成一次预设通道号的采样操作，然后停止等待下一个触发脉冲的到来，数据采集模块的结构框图如图4所示。

4、专用集成电路中数据处理模块的设计

数据处理是电能质量监测专用集成电路的核心，它包括谐波分析、有效值、三相不平衡度、电压暂降与中断时间、电压超限率、功率分析、辅助功能等模块。图5为数据处理模块的结构示意图。

1)谐波分析模块

谐波分析是电能质量监测中的重要内容。谐波分析模块包括FFT模块，它是完成谐波分析的基础。

A.FFT模块：

FFT是傅立叶变换的一种快速算法，已成为谐波分析运用比较成熟的一种方法，本设计通过VHDL编写的IP核，配合控制模块和各次谐波幅值模块构成FFT模块。在FFT_ONTROL模块的控制下，FFT_ON_CHIP模块从双口RAM中获取A/D转换所得当前128点的数据，配合所需的控制信号进行FFT运算，然后将所得结果的实部、虚部和指数值送入后处理FFT_AMP模块，最终得到当前128点的各次谐波幅值。本设计通过对系统时钟进行2倍频，得到与全局时钟同相位的100MHz时钟信号。在该时钟信号下，一次FFT运算时间是12.895μs，计算8个通道所需时间则缩短为103.16μs，这样FFT模块就可以每采样一次都对当前值进行一次FFT运算，得到最高至63次的谐波值。FFT模块如图6所示。

B.各次谐波含有率模块：

各次谐波含有率运算核心是除法运算，直接利用自行设计的除法模块，再配合两个控制模块进行读写控制。控制模块1提供将FFT模块输出结果写入双口RAM的写时序信号，控制模块2提供读取双口RAM中数据的读时序信号、除法模块的控制信号以及输出有效信号和地址信号。当start信号有效时，为配合FFT模块的时钟频率，控制模块1就在100MHz时钟下依次将FFT模块的8个通道的计算结果送入双口RAM，然后发出一个50MHz时钟周期宽度的有效信号over，控制模块2检测到over信号有效时，则在全局时钟下从双口RAM中获取数据，依次对8个通道的各次谐波含有率进行一次计算。每次获取一组被除数和除数以信号st启动除法器，待除法器计算完毕后，接收到除法器发出的done有效信号时将计算结果输出到该模块外部的双口RAM中，再次获取下一组被除数和除数进行下一轮计算。需要说明的是，由于FFT模块计算得出的各次谐波幅值结果呈对称状态，即基波到第63次谐波与第64次谐波到第127次谐波呈中心对称，为了节省片内资源，只需获取基波到第63次谐波的数据存入双口RAM中。如图7所示。

C.总谐波畸变率模块：

包含平方、累加、开方和除法运算。其中，开方算法是采用近似的查找表法，除法运算利用自行设计的除法模块。设计两个控制模块，控制模块1的功能与上述各次谐波含有率模块中控制模块1的功能类似，控制模块2的功能是在各次谐波含有率模块的基础上多增加了平方、累加和开方模块的使能信号，从而按照时序调度各功能子模块。结构框图如图8所示。

2)有效值模块及后续模块

在电能质量监测指标中大多都要用到有效值，利用有效值可以进行诸多指标的计算测量，如三相不平衡度、电压暂降与中断时间、电压超限率等。

A.有效值模块：

如图9所示。有效值模块的输入数据是通过FFT模块控制而获得，双口RAM中当前128个数据同时送给FFT模块和有效值模块。在FFT模块的控制信号rms_rden有效的情况下，依次将8个通道的数据送入有效值模块进行处理。在有效值模块中，通过设计一控制器产生控制信号对图9中各模块进行时序调度，例如对累加器进行启动和清零等，以满足运算时序的要求。其中，需要说明的是由于FFT模块采用了100MHz时钟，因此产生的有效值模块启动信号rms_rden将是100MHz时钟的一个周期宽度。为了与此信号匹配，有效值模块中的控制器也将在100MHz时钟下把双口RAM中的数据送入到有效值模块的存储器中，其他计算模块仍然在50MHz时钟下运行。

B.三相不平衡度模块：

采用2ms的start信号作为三相不平衡度模块的使能信号。当start信号有效时，获取有效值模块输出的8个通道的有效值存入双口RAM中，等待三相不平衡度模块进行处理。本设计在三相不平衡度模块中设计了两个控制模块，控制模块1提供将有效值模块输出结果写入双口RAM的写时序信号，控制模块2提供读取双口RAM中数据的读时序信号和子功能模块的控制信号。当start信号有效时，控制模块1在50MHz全局时钟下依次将8个通道的有效值结果送入双口RAM，然后发出一个时钟周期宽度的有效信号over，控制模块2检测到这个信号有效时，则获取三相电压有效值进行进算。电流三相不平衡度与电压三相不平衡度类似。结构框图如图10所示。

3)功率测量模块

本设计采用离散法测量功率。设计有功功率模块时，为了避免u(n)和i(n)的不同步，需等待同一个采样点8个通道的采样全部完成后，才启动功率计量模块，只要能够在下一个采样点开始之前完成功率计算，就可以保证计算的正确性。因此，在A/D模块中增加一个flag信号，当Max125进行完一次8个通道的采样后，产生一个周期宽度的flag信号，用于指示该次转换完成。功率计量模块检测到flag信号有效时，使能功率模块。有功功率计量模块，通过两个控制模块对数据的读写和运算进行控制。结构框图如图11所示。

在设计视在功率模块时，根据有效值模块计算结果，将其8通道16位的有效值写入一双口RAM中，然后进行计算。类似于有功功率计量模块，在两个模块的控制作用下，视在功率计量模块从双口RAM中获取所需通道的有效值，送入乘法模块进而得到计算结果。

4)辅助模块的设计

整个系统装置除了主要的功能性模块之外，还需要一些辅助模块，包括双口RAM、FIFO、除法模块、Nios II读数的控制模块等，以满足用户逻辑区域设计的需要。

A.数据传输模块

由于本设计采用的是数据流结构进行用户逻辑区域的设计，为了各模块能协同工作，在模块间的连接方法上是通过片内双口RAM作为辅助模块来协调实现的。因此，在模块间并行工作的时间上就需要满足一定要求，即：各模块处理速度的时间要小于输入数据缓冲区数据的刷新时间间隔，以保证各模块都能及时响应数据处理，使数据从一个模块流向下一个模块，避免出现数据阻塞。用户逻辑区域双口RAM与其他功能模块连接框图如图5所示。

A/D转换后的结果存放在两个预设的双口RAM中，分别用于数据采集模块和FFT模块、有效值模块以及功率计量模块之间的数据配合。在图5中FIFO用来配合与FFT模块和有效值模块相连的双口RAM，以避免数据采集和数据处理模块对其操作时发生的读写冲突。由于功率计量需要同时对两路通道信号值进行处理，不同于FFT和有效值计算只对单通道进行计算，因此，A/D转换后的数据存储方式与FFT和有效值模块不同，需在数据采集模块和功率计量模块之间另开辟一块存储区。

同样，FFT模块、有效值模块与后续谐波分析模块(各次谐波含有率模块和总谐波畸变率模块)、三相不平衡度模块之间也是通过双口RAM进行数据的配合。由于FFT和有效值按单点计算，刷新频率快(每156.25us刷新一次)，而后续谐波分析和三相不平衡度的监测标准实时性不要求太高，且计量结果都是以整周期数据为基础，可以按整周期进行处理，因此就需要把FFT和有效值按整周期计算结果分别导入另外一组双口RAM以备后续谐波分析模块和三相不平衡度模块读取计算。

B.与Nios II CPU进行数据交互的控制模块

为了与软核CPU数据交互，数据处理结果需分别存入片内双口RAM中，当软核CPU访问某个数据处理模块存入双口RAM中的数据时，只要软核CPU给出对应模块的读有效信号和地址信号即可。其中，由于数据处理结果分别写入各自双口RAM的频率不同，对于软核CPU-Nios II以固定时间间隔来读取数据则容易出现读写冲突。软核CPU是固定时间间隔发出一次读信号读取全部数据，如果数据处理子功能模块写入双口RAM的频率相对于软核CPU发出的读信号频率过高，那么极有可能在写周期的时候软核CPU永远都无法读取该子功能模块的处理结果。所以，本设计另外开辟一组中间双口RAM1，并配合控制器来协调读写冲突以避免上述情况的发生，其结构框图如图12所示。

当软核CPU片选信号有效时，软核处理器在全局时钟下读取该片选信号所对应模块的数据，以en1为例具体实现如下：当片选信号en1有效时，软核处理器读取RAM1中数据，RAM将不会向RAM1中导入数据。当en1无效时，查询写入RAM的写地址信号wraddr或采样控制信号clko是否为全1，若为全1表示其子功能模块已向RAM写入了整周期的全部数据，此时可由RAM向RAM1中导入数据，完毕后回到初始状态继续查询en1信号；wraddr不全为1表示其子功能模块尚未向RAM写入全部结果，将继续处于等待状态。该过程中，从RAM向RAM1导入数据及等待过程已屏蔽掉en1信号，使得子功能模块导入RAM的过程与软核处理器读取数据的过程相互隔离。

5、内嵌的CPU软核——Nios II处理器

所谓“软核”，就是指未在硅片上固化，使用时需要借助EDA工具对其进行配置并下载到可编程芯片中的IP核。Nios II是一种软核(Soft-Core)CPU。设计的32位Nios II处理器采用了哈佛结构，数据总线和指令总线分开。为了调试方便，集成了一个JTAG调试模块。

创建Nios II 32位CPU模块后，根据系统要实现的功能，Nios II处理器需要的外围器件有：LCD、按键、LED、通信接口、FLASH存储器、SRAM存储器。根据所用到的外设和器件特性，从SOPC Builder中建立系统要添加的模块包括：按键PIO、LCD PIO、LED PIO、外部总线(Avalon三态桥)、外部RAM接口、外部FLASH接口、RS-232接口和与用户逻辑区域的接口。

在EDA软件中给Nios II系统中的各个组件指定各自的基地址，将FLASH的基地址设置为0x00000000，并且锁定，以便于软件在FLASH存储器中存储的地址而不用考虑偏移地址值。完整的系统配置及其地址映像如图13所示。

安排外部存储器地址和范围，为外围设备和接口设置所需的中断优先级，配置外围设备建立和保持所需条件，设定用于初始化片内ROM、RAM的文件。在Nios II系统编译完成后，生成外部框图。按照电能质量监测仪要求，配置设计完成Nios II软核CPU系统，最终生成的系统模块如图14所示。

根据以上设计步骤完成的电能质量监测专用集成电路样品如图15所示。

Claims (2)

1.一种基于软核CPU技术的电能质量监测专用集成电路的设计方法，其特征在于，该方法在构建的电能质量监测器设计平台上进行电能质量监测专用集成电路的设计，该电能质量监测器设计平台的硬件电路包括：

一个现场可编程门阵列FPGA，在现场可编程门阵列FPGA上连接有电源模块、复位模块、ADC电路、系统时钟、整形电路、液晶显示模块、通信模块、报警模块以及键盘；其中，ADC电路、整形电路负责对电量信号进行模拟数字变化，以便处理；液晶显示模块、键盘、通信模块、报警模块负责人机交互核通信；电源模块、复位模块负责整个平台的供电与重新初始化；

电能质量监测专用集成电路的设计具体包括下列步骤：

1)电能质量监测专用集成电路结构设计

根据电能质量监测专用集成电路的功能要求，确定数据采集功能、数据处理功能、人机交互功能以及通信功能四部分，将现场可编程门阵列FPGA划分为用户逻辑功能区域和内嵌的Nios II数据处理系统，并与片外存储器连通；其中，Nios II数据处理系统包括Nios II CPU、片内存储器、串口RS-232，键盘、液晶模块，用于实现复杂的人机交互、通信、报警、数据记录功能，充分发挥微处理器采用软件实现复杂控制功能的优越性；用户逻辑功能区域包括数据采集模块和数据处理模块；

2)电能质量监测专用集成电路内部模块间数据流结构的设计

规范集成电路内部数据流结构，设计模块之间的连接方法和工作时序配合方法，以数据驱动各个处理单元之间的协同工作；

3)电能质量监测专用集成电路相关优化方法

优化设计的目的是在实现相同功能的条件下，减少资源的使用，提高系统的速度，根据算法的特点从组合逻辑、状态机设计、全局时钟设计、资源分配等方面采取了优化措施，使设计在资源利用和速度性能上都得到了优化；

4)采用软核CPU代替传统的硬核微处理器

根据设计，按需要进行配置，能够扩展设计性能和特性来满足系统参数的改变，从而避免出现硬件过时的风险；

5)针对电能质量监测对象的特点，合理选择算法，用硬件描述语言VHDL编写功能模块，实现对电能质量的监测。

2.如权利要求1所述的基于软核CPU技术的电能质量监测专用集成电路的设计方法，其特征在于，所述的数据采集模块包括测频模块、A/D控制器和双口RAM；

所述的数据处理模块包括数据处理控制器、FFT运算、有效值运算、功率计算、谐波分析、三相不平衡度运算、电压暂降与中断时间计量、电压超限率计量和双口RAM。

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