CN101106382B - 基于类路由技术的高速ldpc码译码器 - Google Patents

Abstract

本发明请求保护一种基于类路由技术的高速LDPC译码器，涉及数据传输与数据存储技术领域。为了克服现有LDPC译码器在校验点与变量点的信息传递过程中，冲突所引起的阻塞，本发明对任意LDPC码的变量点与校验点进行分组，并将分组映射到VNU与CNU中进行运算。通过CNU与VNU结点单元中的RAM阵列，保证了VNU与CNU的流水无阻塞工作。而经过分组后合理的时序划分，由存储控制器控制将迭代过程中空闲时序用来解决新生成的信息的存储问题。本发明能够实现极高的数据吞吐率，可以有效地降低资源占用。并且可广泛适用于高速数据通信领域。

Description

基于类路由技术的高速LDPC码译码器

技术领域：

本发明涉及通信技术领域，具体涉及通信数据传输与数据存储技术领域。

背景技术：

在VLSI设计中，资源和速度总是一对不可调和的矛盾。结构设计工作主要是解决资源和速度的平衡问题。对于LDPC码的译码器，需要平衡的不仅仅是资源和速度，还包括误码率性能。也就是说LDPC码译码器的设计，需要从整体上对资源、速度和误码率性能做一个平衡。

其中误码率性能主要是由两方面决定的，首先就是译码器采用的译码算法，例如采用MIN-SUM算法肯定会带来较BP算法更多的性能损失，但在很多情况下需要通过牺牲一部分性能来换取对资源占用的降低。其次就是译码器采用的数据格式，我们知道在计算机仿真中数据采用的是单精度或者双精度的浮点数，而实际的硬件实现中，必须通过一定长度的二进制数来近似的表示浮点数，采用的二进制数越长，其精度越好，对应的LDPC码译码器的实际性能就能越靠近软件仿真性能，在某些对性能要求极度苛刻的情况下还可以考虑采用IEEE754标准来设计VLSI中的数据格式。误码率性能的设计在一定程度上可以看作是校验点计算模块和变量点计算模块内部结构的设计。

对于LDPC码的译码器，误码率性能主要由译码算法决定；而速度与资源的占用主要由译码器的结构决定。

无论从哪种LDPC码译码算法来看，LDPC码的译码过程主要包括：信道信息初始化，校验点计算，变量点计算，硬判决和输出结果判断。在按照LDPC码译码过程的基础上发展出了LDPC码的完全串行译码结构，完全串行译码结构的主要特点在于只有1个校验点计算单元(CNU)和1个变量点计算单元(VNU)，二者之间通过RAM阵列将所有的计算结果缓存起来，该译码器结构简单，但计算速度慢。

完全并行译码结构主要特点是含有m个校验点计算单元和n个变量点计算单元，基本上不需要对迭代计算过程中的数据进行存储。其主要优点在于具有极高的计算速度，而其主要缺点是由于计算模块数目过多，将占用过多的资源。其次由于连线数目的庞大，当帧长较长的时候，由于需要连接的数据线过多，基本上会导致布线无法通过。例如本课题组曾经完成的n＝20的LDPC码完全并行译码器，在Xilinx Virtex2 3000上布局布线后占用了5334个Slices，占全部Slices(14336个)的37％。同比计算，当n＝1000时，采用完全并行译码结构的LDPC码译码器将占用超过250,000个Slices，这是任何一款FPGA所无法接受的，而DVB-S2帧长达到6万。

目前LDPC码译码器最为常用为部分并行译码结构。部分并行译码结构在于校验点计算单元与变量点计算单元之间通过了双口RAM阵列进行了数据缓存；并且需要的CNU和VNU数目分别是校验点和变量点数目的1/f，折叠系数f是介于[2，M-1]之间的一个正整数，反映的是复用的程度。每个CNU计算后的信息存入双口RAM阵列，要等一侧的计算单元(例如CNU)计算完全结束后，另一侧的计算单元(例如VNU)才可以根据更新后的信息进行计算。采用这种译码结构，可以将资源的消耗降低至原来的1/f，其缺点在于译码速度也将降低为原来的1/f，同时需要一定数目的双口RAM。

但是，部分并行译码结构仅对特定的矩阵是现实的，而这种矩阵的性能表现往往不是相当好。其次，即使经过特定约束的矩阵，在校验点与变量点的信息传递过程中，冲突所引起的阻塞是不可避免的。只能通过增加存储空间以大量的资源消耗为代价或停止译码进行数据冲突解决。事实上通用分析矩阵结构，我们发现如果能够合理的进行时序规划，完全到在空闲时序中解决数据冲突，如果辅之以适量的存储空间可以避免发生数据冲突。

发明内容：

为了克服现有技术中的上述缺陷，我们通过合理地增加RAM与VNU或CNU的计算量，本发明设计了一种基于类路由技术的译码器结构，将VNU与CNU结合RAM缓冲区阵列设计成网络结点。同时，通过各存储控制单元实现译码信息在各网络结点之间路由传递，通过分组约束方式，能够以相当低的资源代价，实现译码信息在各网络结点间之间的高速传递，获取一种具有极高数据吞吐率的译码器。

本发明解决上述技术问题的技术方案是，设计一种具有极高数据吞吐率的译码器，该译码器从结构上包括以下四个部分：由变量点计算单元VNU与RAM阵列构成的结点单元，由校验点计算单元CNU与RAM阵列构成的结点单元，存储控制单元与数据帧传输线路相结合构成的路由和独立的CNU。

一系列VNU分别级联相应的双口RAM阵列构成一系列VNU结点单元，一系列CNU分别级联相应的双口RAM阵列构成一系列CNU结点单元，一系列VNU结点单元的输出端直接连接独立的CNU单元的输入端；同时通过VNU输出存储控制器控制下的开关矩阵，分别连接到一系列CNU结点单元的输入端，CNU节点单元的输出通过CNU输出存储控制器控制下的开关矩阵，连接到VNU结点单元的输入端。其中，双口RAM阵列由一系列物理上独立的双口RAM构成，译码器结构中CNU结点单元的数量由变量点的度确定，VNU结点单元数量由校验点的度确定。

由于VNU与CNU在本译码器结构中的地位是对等的，根据译码器资源占用最少的原则，用于计算变量点信息的VNU与用于计算校验点信息的CNU可以互换其在译码器中的位置，因此，本发明还设计了另外一种以VNU为核心构建的译码器结构，该译码器具体结构如下所述，一系列CNU结点单元的输出端连接独立的VNU单元的输入端；同时通过CNU输出存储控制器控制下的开关矩阵，分别连接VNU结点单元输入端，一系列VNU节点单元的输出端通过VNU输出存储控制器控制下的开关矩阵，连接到一系列CNU结点单元的输入端。其中，双口RAM阵列由一系列独立的双口RAM构成，一系列CNU结点单元中的CNU和双口RAM阵列数量由变量点的度确定，一系列VNU结点单元中的VNU和双口RAM阵列数量由校验点的度确定。

根据本发明设计的LDPC码译码器，在相关的矩阵约束条件下该结构的译码器能够以较低的资源代价实现极高的数据吞吐率，可以有效地降低资源占用。并且在高速数据通信领域具有相当高的应用价值。

附图说明

图1示出了部分并行译码器结构

图2所示为以CNU为核心构建的译码器结构框图

图3所示为以VNU为核心构建的译码器结构框图

具体实施方式

下面结合附图和具体实施例对本发明的实施作进一步具体的说明。

H矩阵即校验矩阵是LDPC码的核心，H矩阵与各校验点及变量点的关系满足以下关系，它的行数表示校验点数量，而列数则表示变量点数量。每一行上的非零元素个数表示该行所对应的校验点所关联的变量点数，每一列上的非零元素个数表示该列所对应的变量点所关联的校验点数，即表示校验点的度和变量点的度。变量点计算单元VNU，用于生成校验点计算所需的变量点信息；校验点计算单元CNU，用于生成变量点计算所需的校验点信息。因此，基于本结构设计LDPC码译码器关键在于，如何将相应的变量点信息和校验点信息分别映射到VNU和CNU中进行计算。

假设H矩阵[..]_m*n中矩阵的行非零元素为d_c个，列非零元素为d_v个，即表示该矩阵对应的LDPC码有m个校验点与n个变量点，且校验点的度为d_c，变量点的度为d_v。

优选地，我们针对图2所示对LDPC码译码器结构的设计进行如下具体描述。首先，设计由D＝d_c个独立的VNU(VNU-1至VNU-D)分别级联相应由d_c个双口RAM阵列构成的D个VNU结点单元，D个VNU结点单元的输出端，均直接连接独立的校验点控制单元CNU-1的输入端；并通过VNU输出存储控制器控制下的开关矩阵，分别连接到CNU结点单元。由K＝d_v个独立的CNU分别级联相应d_v个双口RAM阵列构成K(2，……k+1)个CNU结点单元。双口RAM阵列由一系列独立的双口RAM构成，每个双口RAM包括两部分，CNU结点单元中的RAM阵列仅存储当前迭代所需的变量点信息，VNU结点单元中的每个双口RAM阵列的前一部分存储上一次迭代生成的校验点信息，后一部分存储本次迭代生成的校验点信息。CNU节点单元的输出通过CNU输出存储控制器控制下的开关矩阵，分别连接到VNU结点单元的输入端。将哪个VNU结点单元的输出数据(即变量点信息)送入哪个CNU结点单元由VNU输出存储控制器决定。VNU输出存储器中控制信息在校验点与变量点的分组过程中生成。CNU输出存储控制器提供VNU结点单元中双口RAM阵列的地址信息，控制将CNU结点单元的输出信息送入相应的VNU结点单元，实现路由功能。双口RAM阵列的地址信息由在校验点与变量点的分组过程中生成。

存储控制器通过向开关矩阵提供路由信息和向RAM阵列提供地址信息实现校验点信息与变量点信息的传递。现统称校验点信息与变量点信息为译码信息，则开关矩阵依据路由信息将相应的译码信息送入VNU结点单元或CNU结点单元，而地址信息则说明当前路由过来的译码信息应存入结点单元RAM阵列的哪一个地址，这些路由信息和地址信息在译码器设计时即以指令的形式存储在存储控制器中，译码器工作时每输出一个译码信息，读出一条指令，一次迭代完成后，开始新的迭代则重新读取指令，路由信息和地址信息是根据变量点和校验点分组后形成的对应关系生成的。

校验点与变量点的分组方式和过程通过下面的实例进行详细描述。

对校验点与变量点进行分组，并将分组结果分别映射到LDPC码译码器结构中的VNU结点与CNU结点。通过搜索及排序，我们将所有校验点与变量点按如下方式进行分组。首先将m个校验点分成两组，分别用集合{L}表示l个校验点，用集合{M-L}表示m-l个校验点。其中，集合{L}满足约束条件：完成集合{L}中的l个校验点的计算必须用到全部的n个变量点。然后，将集合{L}中的l个校验点恰当分组为{L}＝{L₁，L₂…，L_K}，而将剩余的m-l个校验点恰当地分组为}{M-L}＝{M₁，M₂…，M_K}，使其满足以下的对应关系：

1)在完成校验点{L₁}计算后，计算校验点{M₁}所需的变量点信息更新完成。

2)在完成校验点{L₁}和{L₂}计算后，计算校验点{M₂}所需的变量点信息更新完成。

3)在完成校验点{L₁}，{L₂}，...，{L_K-1}计算后，计算校验点{M_K-1}所需的变量点信息更新完成。

4)在完成校验点{L₁}，{L₂}，...，{L_K}组计算后，计算校验点{M_K}所需的变量点信息更新完成。

5)其余分组基于上述情况类推。

完成对变量点和校验点的分组后，接下来要解决的是如何将分组后的变量点信息和校验点信息映射到译码器结构的变量点计算单元VNU与校验点计算单元CNU中。

对于校验点分组，它与CNU具有如下的关系：

在CNU-1中以流水方式处理{L}＝{L₁，L₂…，L_K}组校验点；

在CNU-2中处理{M₁}组校验点；

在CNU-K中处理{M_K-1}组校验点；

在CNU-K+1中处理{M_K}组校验点；

对于变量点分组，其与VNU的映射关系是通过{L}＝{L₁，L₂…，L_K}组校验点推导获取。上述的校验点与变量点分组和分组到VNU或CNU的映射均是通过计算机软件搜索排列完成的。

由于VNU与CNU在译码器结构中的地位是对等的，根据译码器资源占用最少的原则，用于计算变量点信息的VNU与用于计算校验点信息的CNU可以互换其在译码器中的位置，因此，本发明还设计了另外一种以VNU为核心构建的译码器结构，该译码器结构示意如图3所示。设计由D＝d_v个独立的CNU(CNU-1至CNU-D)分别级联相应双口RAM阵列构成D个CNU结点单元；D个CNU结点单元的输出端均直接连接变量点计算单元VNU-1的输入端，上述输出端同时接入CNU输出存储控制器控制下的开关矩阵，分别连接到K个(2，……k+1)VNU结点单元。VNU节点单元的输出通过VNU输出存储控制器控制下的开关矩阵，连接到CNU结点单元的输入端。将哪个CNU结点单元的输出数据(即校验点信息)送入哪个VNU结点单元由CNU输出存储控制器决定，CNU输出存储器中控制信息在校验点与变量点的分组过程中生成。

接下来，我们以二进制LDPC码为例对基于图2所示译码器结构的实现作具体说明，二进制LDPC码的矩阵为10*20的矩阵H表达式如下，

$H=\left[\begin{array}{cccccccccccccccccccc}0& 0& 1& 0& 0& 1& 0& 0& 1& 0& 0& 1& 0& 1& 0& 0& 0& 1& 0& 0\\ 0& 0& 0& 0& 1& 1& 1& 0& 0& 0& 0& 0& 0& 0& 1& 1& 0& 0& 0& 0\\ 0& 1& 0& 0& 0& 0& 1& 1& 0& 1& 0& 0& 0& 1& 0& 0& 0& 0& 0& 1\\ 1& 0& 0& 1& 0& 0& 0& 0& 1& 0& 0& 1& 0& 0& 0& 0& 0& 0& 1& 0\\ 0& 0& 0& 0& 1& 1& 0& 0& 0& 0& 1& 0& 1& 0& 0& 0& 0& 0& 0& 1\\ 1& 0& 0& 0& 0& 0& 0& 0& 0& 1& 1& 0& 0& 0& 0& 1& 1& 0& 1& 0\\ 0& 0& 1& 0& 1& 0& 0& 0& 0& 1& 0& 1& 0& 0& 1& 0& 0& 1& 0& 0\\ 0& 1& 0& 1& 0& 0& 0& 1& 1& 0& 0& 0& 0& 0& 0& 1& 0& 0& 0& 1\\ 1& 1& 0& 0& 0& 0& 1& 0& 0& 0& 0& 0& 0& 0& 0& 0& 1& 1& 0& 0\\ 0& 0& 1& 1& 0& 0& 0& 0& 0& 0& 0& 0& 1& 1& 0& 0& 1& 0& 0& 0\end{array}\right]$

其中，矩阵H的行表示变量点，列表示校验点，LDPC码校验点的度由H矩阵中对应行的非零元素个数所决定，LDPC码变量点的度由H矩阵中对应列的非零元素个数决定，其中非零元素个数最多的行或列对应确定的度为最大度。我们可以将校验点分为两组，L＝{1，2，3，4，5，6}和M＝{7，8，9，10}。显然L组校验点关联了全部的变量点，即要完成L组校验点的计算，必须有上一次迭代生成的全部的变量点信息。而当L组校验点计算完成后，M组校验点所需的变量点信息已生成，并存入CNU结点单元中的RAM阵列。

考虑到校验点的最大度为6，我们使用6个VNU，使得L组校验点能够在独立的CNU中以流水方式计算。由矩阵中相应行中非零元素对应的变量点信息，计算确定校验点信息，如：为了计算第1个校验点信息必须有3、6、9、12、14、18六个变量点信息，计算第2个校验点信息必须有5、6、7、15、16六个变量点信息，计算第3个校验点信息必须有2、7、8、10、14、20六个变量点信息，计算第4个校验点信息必须有1、4、9、12、19六个变量点信息，计算第5个校验点信息必须有5、6、11、13、20六个变量点信息，计算第6个校验点信息必须有1、10、11、16、17、19六个变量点信息。

这样，分别在第1个VNU中按顺序计算3、5、2、1、5、1变量点信息；在第2个VNU中按顺序计算6、6、7、4、6、10变量点信息；在第3个VNU中按顺序计算9、7、8、9、11、11变量点信息；在第4个VNU中按顺序计算12、15、10、12、13、16变量点信息；在第5个VNU中按顺序计算14、16、14、19、20、17变量点信息；在第6个VNU中按顺序计算18、*、20、*、*、19变量点信息；(*表示补充的信息，由实际算法决定。)

对第1个VNU，为计算相应的变量点信息需要相应的上一次迭代的校验点信息：

{3，5，2，1，5，1}

$\⇒\left\{\right\{\mathrm{7,10}\left\}\right\{\mathrm{2,5}\left\}\right\{\mathrm{3,8,9}\left\}\right\{\mathrm{4,6,9}\left\}\right\{\mathrm{2,5}\left\}\right\{\mathrm{4,6,9}\left\}\right\}$

按此对应关系将上一次迭代的校验点信息存储在相应的双口RAM中，并获取其余校验点信息在存储器中的存储位置。当前生成的用于下一次迭代的检验点信息存储在存储器用于存储当前迭代信息的同一对应位置。每开始一次迭代，切换一次存储器。

在CNU结点单元中计算M组校验点，其所需求的变量点信息，已在计算L组校验点过程中生成，相应的变量点信息按变量点与校验点的对应关系在CNU结点单元中的RAM阵列进行存储，注意，这里的RAM阵列仅需存储当前迭代M组校验点所需的变量点信息。相对基于流水工作方式的译码器所需的资源下降，吞吐量有所提高。

由于VNU结点单元需存储本次迭代与上一次迭代生成的校验点信息，而CNU结点单元仅需存储本次迭代生成的变量点信息，随着CNU结点单元的增加，译码器的所需的资源将迅速下降。同时，CNU结点单元的增加，将有更多的校验点同时运算，能够有效地提高译码器吞吐量。在超长帧，如DVB-S2长达1万和6万的帧长具有更为显著的效果。由于单个CNU在100MHz的时钟下最小吞吐量为17.48Mbit/s，因此具有数十个CNU结点单元同时工作的超长帧LDPC码型，可以达到Gbit/s的吞吐量。满足当前大多数高速数据通信需求。

虽然为了说明的目的，这里仅针对一个简易的实施例进行说明。但是本领域的技术人员应该理解，在不偏离权利要求中所公开的本发明的范围和核心的情况下，可以作相当多细节上的修改、附加和替代。

Claims (10)

1.基于类路由技术的高速LDPC码译码器，变量点计算单元级联双口RAM阵列构成变量点计算单元结点单元，其中双口RAM阵列端作为输入端，变量点计算单元端作为输出端；校验点计算单元级联双口RAM阵列构成校验点计算单元结点单元，其中双口RAM阵列端作为输入端，校验点计算单元端作为输出端；其特征在于，一系列变量点计算单元结点单元的输出端直接连接独立的校验点计算单元的输入端，并通过变量点计算单元输出存储控制器控制下的开关矩阵，分别连接到一系列校验点计算单元结点单元；一系列校验点计算单元节点单元的输出通过校验点计算单元输出存储控制器控制下的开关矩阵，分别连接到一系列变量点计算单元结点单元的输入端。

2.根据权利要求1所述的高速LDPC码译码器，其特征在于，变量点计算单元结点单元的数量等于LDPC码校验点的最大度，校验点计算单元结点单元的数量不受限制。

3.根据权利要求1所述的高速LDPC码译码器，其特征在于，校验点计算单元结点单元中的RAM阵列仅存储当前迭代所需的变量点信息，变量点计算单元结点单元中的每个双口RAM阵列的前一部分存储上一次迭代生成的校验点信息，后一部分存储本次迭代生成的校验点信息。

4.根据权利要求1所述的高速LDPC码译码器，其特征在于，路由信息和地址信息根据变量点和校验点分组后形成的对应关系生成，变量点计算单元输出存储控制器控制将变量点计算单元结点单元的输出信息送入相应的校验点计算单元结点单元，校验点计算单元输出存储控制器提供变量点计算单元结点单元中双口RAM阵列的地址信息，控制将校验点计算单元结点单元的输出信息送入相应的变量点计算单元结点单元。

5.根据权利要求2所述的高速LDPC码译码器，其特征在于，所述LDPC码校验点的度由译码器H矩阵中对应行的非零元素个数确定，LDPC码变量点的度由译码器H矩阵中对应列的非零元素个数确定。

6.基于类路由技术的高速LDPC码译码器，变量点计算单元级联双口RAM阵列构成变量点计算单元结点单元，其中双口RAM阵列端作为输入端，变量点计算单元端作为输出端；校验点计算单元级联双口RAM阵列构成校验点计算单元结点单元，其中双口RAM阵列端作为输入端，变量点计算单元端作为输出端；其特征在于，一系列校验点计算单元结点单元的输出端直接连接独立的变量点计算单元的输入端，并通过校验点计算单元输出存储控制器控制下的开关矩阵，分别连接到一系列变量点计算单元结点单元；一系列变量点计算单元节点单元的输出通过变量点计算单元输出存储控制器控制下的开关矩阵，分别连接到一系列校验点计算单元结点单元的输入端。

7.根据权利要求6所述的高速LDPC码译码器，其特征在于，校验点计算单元结点单元的数量等于LDPC码变量点的最大度，变量点计算单元结点单元的数量不受限制。

8.根据权利要求6所述的高速LDPC码译码器，其特征在于，变量点计算单元结点单元中的RAM阵列仅存储当前迭代所需的校验点信息，变量点计算单元结点单元中的双口RAM阵列的前一部分存储上一次迭代生成的变量点信息，后一部分存储本次迭代生成的变量点信息。

9.根据权利要求6所述的高速LDPC码译码器，其特征在于，路由信息和地址信息根据变量点和校验点分组后形成的对应关系生成，变量点计算单元输出存储控制器控制将变量点计算单元结点单元的输出信息送入相应的校验点计算单元结点单元，校验点计算单元输出存储控制器控制将校验点计算单元结点单元的输出信息送入相应的变量点计算单元结点单元。

10.根据权利要求7所述的高速LDPC码译码器，其特征在于，所述LDPC码校验点的度由译码器H矩阵中对应行的非零元素个数确定，LDPC码变量点的度由译码器H矩阵中对应列的非零元素个数确定。

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