CN101022463A - 多协议接口数字基带信道模拟器 - Google Patents

Abstract

本发明涉及一种多协议接口数字基带信道模拟器装置，其特征在于，可仿真通信信道的延时和误码特性，通过一个实时硬件高斯白噪声误码发生器，模拟基带信道高斯白噪声误码特性；一个通用误码图案发生器，通过仿真或实测方式得到的误码图加载到误码写入器中，可以仿真多种信道的基带误码统计特性。信道的延时采用大容量SDRAM存储器，不仅可模拟特殊信道的大时延，而且具有价格低廉的优点。本发明所设计的信道模拟器可以实现级联，从而具有良好的扩展性。模拟器可通过液晶显示、键盘或专用配置计算机完成信道参数的配置。本发明已经在一片FPGA和一个32位嵌入式系统上完成，已通过实验测试。

Description

多协议接口数字基带信道模拟器

技术领域

本发明涉及一种数字基带信道模拟器，以FPGA为核心实时模拟通信信道基带误码和延时特性。

背景技术

按照信号的传输途径，可分为有线和无线信道两类。在有线信道中，由于设备可能受到雷电、大功率设备通断等突发情况以及线路噪声等引起误码，或由于长距离传输以及设备本身处理时间而引起传输延时。对于无线信号，在传输过程中由于云层衰减、对流层闪烁、降雨衰减、以及建筑物体遮蔽等造成信号的反射或折射，引起接收信号的衰落，同时由于收发信机的相对移动，会产生多普勒频移，而这些在数字基带中都表现为某种统计特性的误码。同时，由于无线信道通常传播距离较远，会引入传播信号的大时延。对于无线信道的建模，通常采用瑞利或莱斯模型。而要真实的逼近实际信道特性，采用某一种模型不一定合理，因此，以某种模型设计信道模拟器具有一定的局限性。

在通信系统的设计中要求在发送机与接收机间制定一个链路预算，以便使接收机达到要求的性能与可用率。对于数字通信系统性能而言，是由提供最低服务等级的比特误码率来决定的。为了验证数字通信系统在各种环境与条件下的性能，如果采用大量的现场实验，除了成本与时间的考虑，实验本身可能对通信系统也会造成影响，同时，极端情况的实验也无法在实际系统中完成。

目前无线通信(如移动通信)主要是数字通信，在无线信道中，数字基带信号必须经过调制，将信号频谱搬移到高频处才能在信道中传输，这种传输称为数字信号的调制传输或载波传输。如果把调制与解调过程看作是广义信道的一部分，则任何数字通信系统均可等效为基带传输系统。因此，可以采用一种数字基带信道模拟器最大限度的模拟实际无线通信信道。在实际通信设备中，有多种通信接口标准，例如E1口、以太网口，RS232接口等。因此，模拟器提供多种通信接口可方便用户进行实验。

发明内容

本发明提供了一种多协议接口的数字基带信道模拟器，可仿真实际通信信道的延时和误码特性。

本发明的特征在于所述模拟器，以FPGA为核心，在数字基带模拟信道误码和延时，信道收发方向分别独立叠加信道特性，该信道模拟器包括：两个高斯误码发生器，用于随机高斯白噪声影响下的误码插入；两个通用数字基带误码图案发生器，用于模拟衰落、突发错误等影响下的信道特性；两个信道延时单元，用于模拟信道传输及设备处理延时。

信道模拟实时信号处理模块(101-107)，用于信道延时和误码图案插入；微控制器模块(108)，用于人机交互协议转换；人机交互及配置模块(109-110)，用于模拟器参数配置。

信道模拟器具有多个通信物理接口(101)，接口选择模块(401)选择当前接入的接口类型，接口控制模块(402-404)根据接口选择模块(401)控制相应接口芯片工作。串行通信接口支持同步或异步通信，并支持多种速率的传输，当同步串口采用外时钟时，速率自适应模块(102)通过32.768MHz时钟来计算接口通信速率，并将该参数传递到延时控制模块(103)。

以SDRAM作为信道延时存储单元，延时控制模块(103，301-304)完成SDRAM读写操作及FPGA内部数据读写控制，数据控制器(302)和SDRAM控制器(304)工作频率为100MHz，可实现小步进信道延时控制。

采用高斯误码发生器(201-205)和通用误码图案发生器(206-210)作为信道误码插入平台。

信道模拟器包括两个高斯误码发生器(201-205)，实时产生一种对应不同误码率的高斯误码图案，该误码图案由高斯分布的数据流与特定误码率所对应的阈值相比较所获得，其中高斯分布数据流是由16路的均匀分布合成，阈值是通过高斯分布函数求得。

信道模拟器包括两个高斯误码发生器(201-205)，每个高斯分布发生器包括16个相互独立的均匀分布发生器(201-202)和一个高斯分布误码图案生成器(205)构成，均匀分布发生器(201-202)采用和同余法实现，高斯分布误码图案生成器(205)对均匀分布数据求和得到高斯分布，并根据误码率阈值比较得到高斯分布误码图案。

信道模拟器包括两个通用误码图案发生器(206-210)，通过计算机模拟或实测数据产生一种对应不同信道模型的误码图案，该图案主要根据计算机仿真或实测数据计算出插入误码的时间间隔和误码长度，每4000个基带码元统计一次误码时间间隔和误码长度，经多次统计后得到累计分布函数，并将累计函数采样成512个点发送到通用误码图案发生器(206-210)。

信道模拟器包括两个通用误码图案发生器(206-210)，每个通用误码图案发生器由一个误码间隔存储器(208)、一个误码长度存储器(209)和一个随机地址发生器(207)构成。误码间隔和误码长度存储器(208-209)用FPGA内部RAM实现，随机地址发生器生成一个均匀分布的RAM读地址，通用分布误码图案生成器(210)根据误码间隔和误码长度存储器组合求得插入误码的间隔和长度值。

信道模拟器包括一个误码生成方式选择模块(216)和一个码元叠加模块(213)，误码生成方式选择模块(216)选择误码插入方式，码元叠加模块对输入数据(212)和误码输出进行模二和，从而叠加信道误码。

本发明的目的是提供一种在数字基带实时模拟通信信道特性的信道模拟器，用于精确模拟通信信道的数字基带特性，作为通信系统规划及收发设备调试辅助工具。信道模拟器以FPGA作为核心控制单元，完成各种接口转换和信道特性实时模拟，将一个通信信道的接收、发送方向独立处理，分别实时叠加信道误码和延时；信道模拟器从通信信道的基带误码统计特性和时延特性模拟实际信道情况；当使用同步串行通信接口时，模拟器内部可自适应外部速率并插入匹配的延时及误码。

本发明还涉及一种改进的数字基带误码图案生成方法，以提供各种不同的误码发生图案的通用平台，同时本发明还内嵌一种高斯误码实时生成模块。

本发明的特征：独立模拟一个全双工的收发方向信道特性；提供多种通信接口；提供通用误码图案发生平台，因此可模拟无线和有线信道；以小步进可模拟信道大时延；提供多种人机接口完成信道参数配置。

附图说明

图1是数字基带信道模拟器框图。

图2是误码图案发生器框图。

图3是信道延时实现框图。

图4是接口控制模块。

具体实施方式

下面，将参照附图详细说明本发明的实施方式。

本发明的特征在于所发明的数字基带模拟器以FPGA为核心，结合配置计算机和人机接口，完成数字基带信道特性的模拟。本模拟器可广泛应用于无线和有线通信信道模拟，例如：第二代、第三代移动通信系统，无线局域网，卫星通信系统，局域网与城域网等。

图1是本发明所设计的信道模拟器示意图，模拟器的接收和发送数据均为数字基带信号。多协议接口(101)提供多种通信物理接口，并相互独立地构成一对全双工接口，包括两个10/100M自适应以太网接口、两个E1接口、两个RS232异步串行通信和两个V.35同步串行通信接口。速率自适应模块(102)用于串口速率检测(当使用固定速率接口，该模块完成透明数据传输)，并将速率信息传递到延时控制模块(103)和误码生成模块(104)，作为误码插入和延时控制的参数。本发明采用一片大容量SDRAM作为延时单元，延时控制模块(103)完成SDRAM的操作控制逻辑，根据输入数据的速率完成精准的数据读写控制，并提供延时控制接口，将延时参数转换成SDRAM的读写地址，从而达到不同信道延时的目的。误码生成模块(104)提供一种固定的高斯噪声硬件产生电路，并提供误比特率控制接口，根据设定的误比特率及输入数据速率参数实时叠加符合高斯噪声下的误比特特性，同时误码生成模块还提供一种适用于多种误码图案的通用误码发生器平台，主要由一个误码插入间隔(GAP)存储器、一个误码插入长度(LENGTH)存储器和一个均匀分布随机地址发生器构成，配置计算机根据需要模拟的信道特性仿真或实测得到相应的GAP和LENGTH表，然后通过(107-110)的控制下载到GAP存储器和LENGTH存储器，因此本发明所设计的信道模拟器不仅可以模拟高斯白噪声下的基带误码统计特性，还可以仿真任意信道的基带误码统计特性，此外模拟器还提供信道突发误码功能，突发误码图案可选，用于模拟通信信道在突发干扰下的统计特性。时钟分配模块(105)和速率自适应模块(102)主要完成同步串行通信接口的时钟选择、速率检测，以提供内外时钟、DTE/DEC等多种工作模式，同时为(103)和(104)提供控制参数。模拟器可通过液晶显示、键盘或专用配置计算机完成信道参数的配置，微控制器模块(108)完成人机接口同FPGA的协议转换及数据传递协议，以简化逻辑。

图2是本发明所设计的误码生成模块，由一个实时硬件高斯误码发生器和一个通用误码图案发生器构成。根据中心极限定理，多个相互独立的均匀分布之和服从高斯分布。本发明采用16路均匀分布(201、202)之和来产生服从高斯分布的定点数据。均匀分布采用和同与法实现：

x(i+2)＝[x(i+1)+x(i)]mod(M)(i＝0，1，…)

其中，16路均匀分布发生器的初始种子不同保证了各路数据的相互独立性。根据设置的误码率和产生的定点高斯分布的均值方差，由高斯分布差错图案阈值发生器(204)计算得到高斯分布差错图案的阈值。具体实现为：首先由标准正态分布的分布函数计算出某一特定误码率所对应的累积分布函数值，然后将其映射到定点高斯分布的累积函数值，从而得到高斯分布差错图案阈值。根据该阈值，由高斯分布的误码图案生成器(205)产生相应的误码图案。(206-210)构成了通用误码图案发生器。由于误码间隔与误码长度可以描述任意分布的误码特性，因此针对不同的误码分布可以事先模拟或通过实测得到这个两个参数，其中误码长度指的是连续出现错误比特个数，误码间隔指的是误码图案中连续出现正确比特个数。误码分布表写入器(206)将模拟出的或通过实测的Gap和Length分别写入Gap存储器和length存储器。随机地址发生单元(207)产生随机地址(采用均匀分布随机数发生器实现)。任意分布的误码图案(210)根据随机地址发生单元(207)完成对误码表的读取，然后根据取得的结果决定产生相应的误码图案。二选一电路(211)选择其中的一种误码图案，然后利用该图案与输入的数据在码元叠加模块(213)中进行模二和运算，输出带误码的数据。

图3是本发明所设计的延时模块，采用对SDRAM进行先写后读的方式来实现。所描述的延时模块主要包括信道的输入数据转换器(301)、输出数据转换器(303)、数据读写控制器(302)与SDRAM控制器(304)。输入数据转换器(301)采用FPGA内部异步FIFO(先进先出)实现，将来自于信道接口的数据转换为16位并行数据，并给数据读写控制器(302)提供写满标志信号，用于表示FIFO中有一页数据可以存入SDRAM。数据读写控制器(302)负责整个延时电路的调度，当检测FIFO满标志信号后，调度SDRAM控制器(304)将一页数据写入SDRAM，SDRAM采用从0地址循环写入的方式，延时的产生采用设定不同的初始读地址来实现，其计算公式为：

delay＝1/f_clk*page*rdaddr

其中：f_clk为输入数据率，page为SDRAM最大列地址，rdaddr为SDRAM最大行地址与初始读地址之差。SDRAM控制器的作用是对主机屏蔽掉SDRAM严格的状态机管理和刷新操作，以提供一个快速、简单的类似于SRAM(静态RAM)的存储访问接口。因此，所有底层的SDRAM功能，如地址复用，刷新信号生成以及Ready信号产生都由SDRAM控制器负责，从而实现这些功能相对于主机的透明管理。它能自动完成SDRAM的初始化、自动定时刷新，存储单元地址映射管理等。输出数据转换器(303)将16位并行数据转换为信道接口数据。

图4示出的是本发明的接口控制模块，实现模拟器与各种通信接口相连接，并且所有模块都在FPGA内部实现。本发明所支持的接口类型有：E1接口，以太网接口，串行通信接口(RS232、V.35)。其中接口选择模块(401)主要通过参数配置逻辑(107)的命令选择外部接口(406)的类型，同时该模块也可以向人机交互模块(107)提供当前所用接口的类型。E1控制与接口模块(402)主要实现两个功能：第一，控制E1的物理层接口芯片，实现数据的成帧或非成帧传输，最大传输速率可以达到2048Kbit/s；第二，实现模拟器与E1接口的数据接收和发送。以太网控制与接口模块(403)主要功能有：配置和控制以太网物理层接口芯片，实现10M/100M的以太网数据自适应传输。串行通信控制与接口模块，该模块可以支持同步和异步串行通信，包括RS232，V.35、V.11等，其主要功能有：控制串行通信接口芯片，实现各种串行数据通信。

综上所述，本发明提供了一种多协议接口的数字基带信道模拟器，可仿真通信信道的延时和误码特性。不仅可以模拟常见的高斯白噪声影响下的信道误码特性，还提供一种利用误码长度和误码间隔描述通信信道的通用误码图案发生器，同时可存储大量实测数据。大容量SDRAM存储器不仅可模拟特殊信道的大时延，而且具有价格低廉的优点。本发明所设计的信道模拟器可以实现级联，从而具有良好的扩展性。

尽管前面结合附图对本发明做了详细说明，但本发明并不限于上述实例，在不违背本发明的权利要求书中所公开的发明思想范围内，相关领域的技术人员可用各种方式修改本发明。

Claims (9)

1、一种多协议接口数字基带信道模拟器，用于有线及无线通信信道特性模拟，其特征在于：在数字基带模拟信道的误码和延时特性，以FPGA为核心单元，信道收发方向分别独立叠加信道特性，该信道模拟器包括：

两个高斯误码发生器，用于随机高斯白噪声影响下的误码插入；

两个通用数字基带误码图案发生器，用于模拟衰落、突发错误等影响下的信道特性；

两个信道延时单元，用于模拟信道传输及设备处理延时。

2、根据权利要求1所述的多协议接口数字基带信道模拟器，其特征在于：包括：

一个信道模拟实时信号处理模块(101-107)，用于信道延时和误码图案插入；

一个微控制器模块(108)，用于人机交互协议转换；

一个人机交互及配置模块(109-110)，用于模拟器参数配置。

3、根据权利要求1所述的多协议接口数字基带信道模拟器，其特征在于：信道模拟器具有成多个通信物理接口(101)，接口选择模块(401)选择当前接入的接口类型，接口控制模块(402-404)根据接口选择模块(401)控制相应接口芯片工作。

4、根据权利要求1所述的多协议接口数字基带信道模拟器，其特征在于：串行通信接口支持同步或异步通信，并支持多种速率的传输，当同步串口采用外时钟时，速率自适应模块(102)通过32.768MHz来计算接口通信速率，并将该参数传递到延时控制模块(103)。

5、根据权利要求1所述的多协议接口数字基带信道模拟器，其特征在于：以SDRAM作为信道延时存储单元，延时控制模块(103，301-304)完成SDRAM读写操作及FPGA内部数据读写控制，数据控制器(302)和SDRAM控制器(304)工作频率为100MHz，可实现小步进信道延时控制。

6、一种数字基带信道模拟器，其特征在于：采用高斯误码发生器(201-205)和通用误码图案发生器(206-210)作为信道误码插入平台。

7、根据权利要求6所述的数字基带信道模拟器，其特征在于：信道模拟器包括两个高斯误码发生器(201-205)，实时产生一种对应不同误码率的高斯误码图案，该误码图案由高斯分布的数据流与特定误码率所对应的阈值相比较所获得，其中高斯分布数据流是由16路的均匀分布合成，阈值是通过高斯分布函数求得；每个高斯分布发生器包括16个相互独立的均匀分布发生器(201-202)和一个高斯分布误码图案生成器(205)构成，均匀分布发生器(201-202)采用同余法实现，高斯分布误码图案生成器(205)对均匀分布数据求和得到高斯分布，并根据误码率阈值比较得到高斯分布误码图案。

8、根据权利要求6所述的数字基带信道模拟器，其特征在于：信道模拟器包括两个通用误码图案发生器(206-210)，通过计算机模拟或实测数据产生一种对应不同信道模型的误码图案，该图案主要根据计算机仿真或实测数据计算出插入误码的时间间隔和误码长度，每4000个基带码元统计一次误码时间间隔和误码长度，经多次统计后得到累计分布函数，并将累计函数采样成512个点发送到通用误码图案发生器(206-210)；每个通用误码图案发生器由一个误码间隔存储器(208)、一个误码长度存储器(209)和一个随机地址发生器(207)构成，误码间隔和误码长度存储器(208-209)用FPGA内部RAM实现，深度分别为512，随机地址发生器生成一个均匀分布的RAM读地址，通用分布误码图案生成器(210)根据误码间隔和误码长度存储器组合求得插入误码的间隔和长度值。

9.根据权利要求6所述的数字基带信道模拟器，其特征在于：信道模拟器包括一个误码生成方式选择模块(216)和一个码元叠加模块(213)，误码生成方式选择模块(216)选择误码插入方式，码元叠加模块对输入数据(212)和误码输出进行模二和，从而叠加信道误码。

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