CN100419686C - 一种实现数据下载的方法、系统及装置 - Google Patents

Abstract

本发明公开了一种实现数据下载的方法，预先在协处理器的并行接口、内部CPU和存储器之间设置多路选择器，该方法包括：A.主控处理器通过并行接口控制协处理器内部的多路选择器置于并行接口与存储器连通的位置；B.主控处理器通过并行接口向存储器下载数据；C.下载数据完成后，主控处理器通过并行接口控制协处理器内部的多路选择器置于内部CPU与存储器连通的位置。此外，本发明还公开了一种实现数据下载的系统及装置，能够提高数据下载的速度，缩短等待的时间。

Description

一种实现数据下载的方法、系统及装置

技术领域

本发明涉及数据下载技术，尤其涉及一种实现数据下载的方法、系统及装置。

背景技术

目前的一些芯片，如多媒体处理芯片等，一般内部都有一个中央处理器(CPU)来管理控制芯片的各个功能，并且这些芯片一般作为协处理器使用，外部还有一个主控处理器，如基带处理器等对芯片进行控制，为方便与主控处理器进行对应和区分，下面将作为协处理器的芯片简称协处理器。

具体应用时，首先由主控处理器将程序和初始化数据等欲下载数据通过协处理器内部CPU自带的边界扫描口(JTAG)下载到协处理器内部的存储器中；下载完成后，由协处理器的内部CPU控制内部的存储器进行正常工作，并且主控处理器通过协处理器的并行接口对协处理器执行其它控制工作，如控制协处理器进行mp3播放、midi铃声播放等。

如图1所示，图1为现有技术中实现数据下载系统的结构示意图。其中，主控处理器将程序和初始化数据通过JTAG接口传输到内部CPU，内部CPU再将所接收的程序和初始化数据存入内部的存储器。但JTAG接口是一种串行接口，因此下载速度较慢，等待时间较长。

发明内容

有鉴于此，本发明提供一种实现数据下载的方法、系统及装置。能够提高数据下载速度，缩短等待时间。

本发明所提供的实现数据下载的方法，包括：预先在协处理器内部的并行接口、内部CPU和存储器之间设置多路选择器，该方法包括如下步骤：

A、主控处理器通过并行接口控制协处理器内部的多路选择器置于并行接口与存储器连通的位置；

B、主控处理器通过并行接口向存储器下载数据；

C、下载数据完成后，主控处理器通过并行接口控制协处理器内部的多路选择器置于内部CPU与存储器连通的位置。

其中，所述步骤B之前进一步包括：所述主控处理器将协处理器内部存储器的地址映射在主控处理器的自身存储器中；

所述步骤B具体为：

主控处理器根据映射的协处理器内部存储器地址，将下载数据及对应的写信号和写地址通过并行接口分别依次发送给协处理器内部的存储器；

协处理器内部的存储器根据依次接收的写信号，将所接收的下载数据按照所接收的写地址进行存储。

较佳地，预先在并行接口与多路选择器之间设置地址累加器；

则步骤B具体为：

主控处理器将协处理器内部存储器的初始地址传送给地址累加器；

主控处理器将下载数据及对应的写信号通过并行接口分别依次发送给地址累加器；

所述地址累加器对初始地址依次进行累加，累加的地址与依次接收的下载数据和写信号发送给存储器；

存储器根据依次接收的写信号，将所接收的下载数据按照所接收的累加地址进行存储。

其中，步骤A之前或步骤C之后进一步包括：主控处理器控制协处理器进行复位。

本发明所提供的实现数据下载的系统，包括：主控处理器和协处理器，所述协处理器包括并行接口、内部CPU和存储器，其中，

所述协处理器在并行接口、内部CPU和存储器之间设置多路选择器；

所述主控处理器，用于通过并行接口向多路选择器发送并行控制信号；通过并行接口向存储器发送下载数据；在下载数据发送完成后，通过并行接口向多路选择器发送释放控制信号；

所述并行接口，用于根据所接收的来自主控处理器的并行控制信号，控制多路选择器置于并行接口与存储器连通的位置；将所接收的来自主控处理器的下载数据发送给存储器存储；接收释放控制信号，根据所接收的来自主控处理器的释放控制信号，控制多路选择器置于内部CPU与存储器连通的位置；

所述多路选择器，用于接收来自主控处理器的并行控制信号，将并行接口与存储器连通；接收来自主控处理器的释放控制信号，将内部CPU与存储器连通；

所述存储器，用于接收来自并行接口的下载数据，将所接收的下载数据进行存储。

其中，所述主控处理器将协处理器的存储器地址映射在主控处理器的自身存储器中；主控处理器根据映射的协处理器存储器地址，将下载数据及对应的写信号和写地址通过并行接口分别依次发送给存储器；

所述存储器根据依次接收的写信号将所接收的下载数据按照所接收的写地址进行存储。

较佳地，所述系统进一步包括：设置在并行接口和多路选择器之间的地址累加器；

所述主控处理器进一步用于向地址累加器发送协处理器存储器的初始地址；

所述地址累加器，用于存储通过并行接口接收来自主控处理器发送的存储器初始地址；接收主控处理器通过并行接口分别依次发送的下载数据及对应的写信号，对存储器初始地址依次进行累加；将累加的地址与依次接收的下载数据和写信号发送给存储器；

所述存储器根据依次接收的写信号将所接收的下载数据按照所接收的累加地址进行存储。

其中，所述主控处理器，进一步用于：通过并行接口向协处理器发送用于协处理器复位的复位信号。

本发明所提供的实现数据下载的装置，包括：并行接口、内部CPU和存储器，其特征在于，该装置还包括：设置在并行接口、内部CPU和存储器之间的多路选择器，其中，

所述并行接口，用于根据所接收的来自主控处理器的并行控制信号，控制多路选择器置于并行接口与存储器连通的位置；将所接收的来自主控处理器的下载数据发送给存储器存储；根据所接收的来自主控处理器的释放控制信号，控制多路选择器置于内部CPU与存储器连通的位置；

所述多路选择器，用于接收来自主控处理器的并行控制信号，将并行接口与存储器连通；接收来自主控处理器的释放控制信号，将内部CPU与存储器连通；

所述存储器，用于接收来自并行接口的下载数据，将所接收的下载数据进行存储。

较佳地，该装置进一步包括：设置在并行接口和多路选择器之间的地址累加器，其中，

所述地址累加器，用于存储通过并行接口接收的来自主控处理器发送的存储器初始地址；接收主控处理器通过并行接口分别依次发送的下载数据及对应的写信号，对存储器初始地址依次进行累加；将累加的地址与依次接收的下载数据和写信号发送给存储器；

所述存储器根据依次接收的写信号将所接收的下载数据按照所接收的累加地址进行存储。

从上述技术方案可以看出，本发明通过在协处理器的并行接口、内部CPU和存储器之间设置多路选择器，实现在主控处理器与协处理器之间的数据下载。

本发明在下载数据时，首先，主控处理器控制协处理器将多路选择器置于并行接口与存储器连通的位置，以建立并行接口与存储器之间的通道，为保证内部CPU此时不会同时控制存储器，将多路选择器与内部CPU的通路切断；然后，主控处理器将程序和初始化数据等欲下载数据通过并行接口下载到存储器中；最后，在下载完成后，主控处理器控制协处理器将多路选择器置于内部CPU与存储器连通的位置，恢复内部CPU控制存储器进行正常工作。由此可见，本发明通过采用并行接口下载数据，从而提高了数据下载的速度，缩短了等待时间。

进一步地，本发明通过在并行接口和多路选择器之间设置地址累加器，使主控处理器不必将每次的写地址发送给协处理器，而只需将存储器的初始地址发送给协处理器即可，之后协处理器在主控处理器每执行一次写操作时，通过地址累加器对所存储的初始地址进行累加，并将累加后的地址作为本次写操作的写地址和主控处理器写操作中的写数据一起传送给存储器，由存储器根据本次写操作的写地址将写数据进行存储，完成数据下载。由此可见，本发明通过地址累加器进行数据下载的方式，进一步提高了访问速度，并且减少了主控处理器映射协处理器存储器地址时所占用的空间。

附图说明

图1为现有技术中实现数据下载系统的结构示意图。

图2为本发明实施例中实现数据下载方法的示例性流程图。

图3为本发明实施例中实现数据下载系统的结构示意图。

图4为本发明实施例中实现数据下载系统的又一个结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明进一步详细说明。

本发明的基本思想是：在协处理器的并行接口、内部CPU和存储器之间设置多路选择器。下载数据时，主控处理器通过并行接口控制协处理器内部的多路选择器置于并行接口与存储器连通的位置；主控处理器将程序和初始化数据等欲下载数据通过并行接口下载到存储器；下载完成后，主控处理器通过并行接口控制协处理器内部的多路选择器置于内部CPU与存储器连通的位置，内部CPU控制存储器进行正常工作。

参见图2，图2为本发明实施例中基于上述思想的实现数据下载方法的示例性流程图。执行本流程之前，预先在协处理器内部的并行接口、内部CPU和存储器之间设置多路选择器，该流程包括如下步骤：

步骤201，主控处理器通过并行接口控制协处理器内部的多路选择器置于并行接口与存储器连通的位置。

具体实现时，主控处理器可向并行接口发送并行控制信号，并行接口接收到该并行控制信号后，控制多路选择器置于并行接口与存储器连通的位置。

步骤202，下载数据时，主控处理器将下载数据通过并行接口下载到存储器。

具体实现时，主控处理器通过写操作将下载数据传输到并行接口，由并行接口将所接收的下载数据传输到内部的存储器。

其中，下载数据通常通过写操作来完成，而写操作包括写地址和写数据两个操作，即在每一次写操作中，主控处理器将本次写操作的写地址和写数据通过协处理器的并行接口传输到存储器，由存储器根据所接收的写地址将所接收的写数据进行存储。具体实现上述下载过程，主控处理器需要将协处理器内部存储器的地址映射在主控处理器自身的存储器中，以便写操作时，执行写地址操作和写数据操作。

具体执行写操作时，主控处理器将协处理器内部存储器的地址映射到主控处理器自身的存储器，并且每次写操作执行写地址和写数据两个操作，即在一次写操作中主控处理器将写信号、写地址以及写数据传送到并行接口，并行接口将所接收的写信号、写地址和写数据传送到内部的存储器，内部的存储器根据写信号执行写操作，将写数据根据写地址进行存储。

但是在将存储器的地址映射在主控处理器自身存储器中的过程中，势必会占用主控处理器自身存储器的空间，且需要占用一定宽度的地址线，且影响访问速度。

因此，进一步地，本步骤中可在并行接口和多路选择器之间设置地址累加器，用于接收主控处理器发送的协处理器内部存储器的初始地址，并根据该初始地址对下载数据时的写操作地址进行累加。

具体执行写操作时，首先主控处理器将协处理器内部存储器的初始地址传送到并行接口，该并行接口将所接收的存储器初始地址传送给地址累加器，由地址累加器将存储器初始地址进行存储。此时，主控处理器无需将存储器的地址进行映射，并且每次写操作只执行写数据操作，即在一次写操作中主控处理器将写信号、写数据传送到并行接口，并行接口将所接收的写信号、写数据传送到地址累加器，地址累加器接收到写信号时，将所存储的地址进行累加，即加1，然后将累加结果和所接收的写信号、写数据传送到内部的存储器，内部的存储器根据写信号执行写操作，将写数据根据写地址进行存储。即主控处理器将下载数据通过写操作依次将写数据送入地址累加器，地址累加器每次接收到写数据后，对地址进行累加，之后将累加的地址和所接收的写数据发送给存储器；存储器将所接收的写数据按照所接收的写地址进行存储。

这样的处理结果使得主控处理器向协处理器下载数据时的写操作中无需再发送写地址，而只需发送写数据即可，由设置的地址累加器将累加后的地址作为写地址和来自主控处理器写操作中的写数据一起传送给内部的存储器，由内部的存储器根据所接收的写地址将所接收的写数据进行存储。

步骤203，下载完成后，主控处理器通过并行接口控制协处理器内部的多路选择器置于内部CPU与存储器连通的位置。

具体实现时，主控处理器可通过并行接口发送释放控制信号，并行接口接收到该释放控制信号后，控制多路选择器置于内部CPU与存储器连通的位置。使内部CPU控制存储器进行正常工作。

上述图2所述方法流程中，步骤201之前以及步骤203之后还可以进一步包括：主控处理器控制协处理器进行复位。

具体实现时，主控处理器向协处理器发送复位信号，协处理器接收到该复位信号后，对自身进行复位。避免在下载过程中或下载后，内部CPU的正常工作发生错误。

上面对本发明实施例中的在主控处理器与协处理器之间实现数据下载方法进行了详细描述，下面再对本发明实施例中的在主控处理器与协处理器之间实现数据下载系统进行详细描述。

参见图3，图3为本发明实施例中实现数据下载系统的结构示意图。如图3所示，该系统包括：主控处理器310和协处理器320，并且协处理器320可具体包括：并行接口321、内部CPU322和存储器323。其中，协处理器320在并行接口321、内部CPU322和存储器323之间设置有多路选择器324。

主控处理器310，用于通过并行接口321向协处理器320内部的多路选择器324发送并行控制信号，控制多路选择器324置于并行接口321与存储器323连通的位置，并在建立连通后，通过并行接口321向协处理器320的存储器323发送下载数据，在下载数据发送完成后，向协处理器320内部的多路选择器324发送释放控制信号，控制多路选择器324置于内部CPU322与存储器323连通的位置，由内部CPU322控制存储器323进行正常工作。

其中，在将多路选择器324置于并行接口321与存储器323连通的位置时，可向内部CPU322中写入常数0，控制内部CPU322执行空(NOP)操作，即暂停内部CPU322的工作。

并行接口321，用于接收来自主控处理器310的并行控制信号，根据所接收的并行控制信号，控制多路选择器324置于并行接口321与存储器323连通的位置；接收来自主控处理器310的下载数据，并将所接收的下载数据传送到存储器323；接收来自主控处理器310的释放控制信号，根据所接收的释放控制信号，控制多路选择324器置于内部CPU322与存储器323连通的位置。

多路选择器324，用于在并行接口321的并行控制信号下，将并行接口321与存储器323连通；用于在并行接口321的释放控制信号下，将内部CPU322与存储器323连通。

存储器323，用于接收来自并行接口321的下载数据，将所接收的下载数据进行存储。

具体实现时，主控处理器310通过写操作将下载数据传输到并行接口321，由并行接口321将所接收的下载数据传输到存储器323中。

其中，执行写操作时，主控处理器310将存储器323的地址映射在主控处理器310自身的存储器中，并且每次写操作执行写地址和写数据两个操作，即在一次写操作中主控处理器310将写信号、写地址以及写数据传送到并行接口321，并行接口321将所接收的写信号、写地址和写数据传送到存储器323，存储器323根据写信号执行写操作，将写数据根据写地址进行存储。

进一步地，还可以在协处理器320中并行接口321和多路选择器324之间设置地址累加器，如图4所示，图4为本发明实施例中实现数据下载系统的又一个结构示意图。

如图4所示，在图3所示系统的基础上，在并行接口321和多路选择器324之间设置了地址累加器401。此时，主控处理器310进一步用于：在协处理器320将多路选择器324置于并行接口321与存储器323连通的位置后，通过并行接口321向协处理器320发送存储器323的初始地址；则协处理器320进一步用于：通过并行接口321接收来自主控处理器310发送的存储器的初始地址，将所接收的存储器初始地址存储在地址累加器401中，并在将所接收的下载数据存入存储器323之前，将所接收的下载数据发送给地址累加器401，地址累加器401在每次接收到下载数据时，对存储的地址进行累加，之后将累加的地址和所接收的下载数据发送给存储器323，由存储器323执行存储操作，即将所接收的下载数据根据所接收的累加地址进行存储。

具体实现时，主控处理器310无需将存储器323的地址进行映射，并且每次下载数据的写操作只执行写数据操作，即在一次写操作中主控处理器310将写信号、写数据传送到并行接口321，并行接口321将所接收的写信号、写数据传送到地址累加器401，地址累加器401接收到写信号时，将所存储的地址进行累加，即加1，然后将累加地址和所接收的写信号、写数据一起传送到存储器323，存储器323根据写信号执行写操作，将写数据根据累加地址进行存储。

在上述图3和图4所示的系统中，在下载数据之前以及下载数据之后，主控处理器310还可以控制协处理器320进行复位，以确保在数据下载完成后，内部CPU322开始正常工作时，能够执行正确操作。

对于图3和图4所示的系统，其中的协处理器为本发明实施例中的实现数据下载的装置。即该装置包括：并行接口321、内部CPU322和存储器323，此外，该装置还包括：设置在并行接口、内部CPU和存储器之间的多路选择器324。

其中，并行接口321用于根据所接收的来自主控处理器310的并行控制信号，控制多路选择器324置于并行接口321与存储器323连通的位置；将所接收的来自主控处理器310的下载数据发送给存储器323存储；根据所接收的来自主控处理器310的释放控制信号，控制多路选择器324置于内部CPU322与存储器323连通的位置。

多路选择器324，用于接收来自主控处理器310的并行控制信号，将并行接口321与存储器323连通；接收来自主控处理器310的释放控制信号，将内部CPU322与存储器323连通。

存储器323用于接收来自并行接口321的下载数据，将所接收的下载数据进行存储。

较佳地，该装置进一步包括：设置在并行接口321和多路选择器324之间的地址累加器401。其中，地址累加器401用于存储通过并行接口321接收的来自主控处理器310发送的存储器初始地址；接收主控处理器310通过并行接口依次发送的将下载数据构成包括写信号和写数据的写操作，对存储器初始地址依次进行累加；将累加的地址与依次接收的写操作发送给存储器323。

存储器323根据依次接收的写信号将所接收的写数据按照所接收的累加地址进行存储。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1. 一种实现数据下载的方法，其特征在于，预先在协处理器内部的并行接口、内部CPU和存储器之间设置多路选择器，该方法包括如下步骤：

A、主控处理器通过并行接口控制协处理器内部的多路选择器置于并行接口与存储器连通的位置；

B、主控处理器通过并行接口向存储器下载数据；

C、下载数据完成后，主控处理器通过并行接口控制协处理器内部的多路选择器置于内部CPU与存储器连通的位置。

2. 如权利要求1所述的方法，其特征在于，所述步骤B之前进一步包括：所述主控处理器将协处理器内部存储器的地址映射在主控处理器的自身存储器中；

所述步骤B具体为：

主控处理器根据映射的协处理器内部存储器地址，将下载数据及对应的写信号和写地址通过并行接口分别依次发送给协处理器内部的存储器；

协处理器内部的存储器根据依次接收的写信号，将所接收的下载数据按照所接收的写地址进行存储。

3. 如权利要求1所述的方法，其特征在于，预先在并行接口与多路选择器之间设置地址累加器；

则步骤B具体为：

主控处理器将协处理器内部存储器的初始地址传送给地址累加器；

主控处理器将下载数据及对应的写信号通过并行接口分别依次发送给地址累加器；

所述地址累加器对初始地址依次进行累加，累加的地址与依次接收的下载数据和写信号发送给存储器；

存储器根据依次接收的写信号，将所接收的下载数据按照所接收的累加地址进行存储。

4. 如权利要求1至3中任一项所述的方法，其特征在于，步骤A之前或步骤C之后进一步包括：主控处理器控制协处理器进行复位。

5. 一种实现数据下载的系统，该系统包括：主控处理器和协处理器，所述协处理器包括并行接口、内部CPU和存储器，其特征在于，

所述协处理器在并行接口、内部CPU和存储器之间设置多路选择器；

所述主控处理器，用于通过并行接口向多路选择器发送并行控制信号；通过并行接口向存储器发送下载数据；在下载数据发送完成后，通过并行接口向多路选择器发送释放控制信号；

所述并行接口，用于根据所接收的来自主控处理器的并行控制信号，控制多路选择器置于并行接口与存储器连通的位置；将所接收的来自主控处理器的下载数据发送给存储器存储；根据所接收的来自主控处理器的释放控制信号，控制多路选择器置于内部CPU与存储器连通的位置；

所述多路选择器，用于接收来自主控处理器的并行控制信号，将并行接口与存储器连通；接收来自主控处理器的释放控制信号，将内部CPU与存储器连通；

所述存储器，用于接收来自并行接口的下载数据，将所接收的下载数据进行存储。

6. 如权利要求5所述的系统，其特征在于，所述主控处理器将协处理器的存储器地址映射在主控处理器的自身存储器中；主控处理器根据映射的协处理器存储器地址，将下载数据及对应的写信号和写地址通过并行接口分别依次发送给存储器；

所述存储器根据依次接收的写信号将所接收的下载数据按照所接收的写地址进行存储。

7. 如权利要求6所述的系统，其特征在于，所述系统进一步包括：设置在并行接口和多路选择器之间的地址累加器；

所述主控处理器进一步用于向地址累加器发送协处理器存储器的初始地址；

所述地址累加器，用于存储通过并行接口接收的来自主控处理器发送的存储器初始地址；接收主控处理器通过并行接口分别依次发送的下载数据及对应的写信号，对存储器初始地址依次进行累加；将累加的地址与依次接收的下载数据和写信号发送给存储器；

所述存储器根据依次接收的写信号将所接收的下载数据按照所接收的累加地址进行存储。

8. 如权利要求5至7中任一项所述的系统，其特征在于，

所述主控处理器，进一步用于：通过并行接口向协处理器发送用于协处理器复位的复位信号。

9. 一种实现数据下载的装置，包括：并行接口、内部CPU和存储器，其特征在于，该装置还包括：设置在并行接口、内部CPU和存储器之间的多路选择器，其中，

所述并行接口，用于根据所接收的来自主控处理器的并行控制信号，控制多路选择器置于并行接口与存储器连通的位置；将所接收的来自主控处理器的下载数据发送给存储器存储；根据所接收的来自主控处理器的释放控制信号，控制多路选择器置于内部CPU与存储器连通的位置；

所述多路选择器，用于接收来自主控处理器的并行控制信号，将并行接口与存储器连通；接收来自主控处理器的释放控制信号，将内部CPU与存储器连通；

所述存储器，用于接收来自并行接口的下载数据，将所接收的下载数据进行存储。

10. 如权利要求9所述的装置，其特征在于，该装置进一步包括：设置在并行接口和多路选择器之间的地址累加器，其中，

所述地址累加器，用于存储通过并行接口接收的来自主控处理器发送的存储器初始地址；接收主控处理器通过并行接口分别依次发送的下载数据及对应的写信号，对存储器初始地址依次进行累加；将累加的地址与依次接收的下载数据和写信号发送给存储器；

所述存储器根据依次接收的写信号将所接收的下载数据按照所接收的累加地址进行存储。

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