CN100419669C

CN100419669C - 精简功能及指令数量的微处理器

Info

Publication number: CN100419669C
Application number: CNB021230730A
Authority: CN
Inventors: 王晓艳; 计万里
Original assignee: ZHONGYING ELECTRONICS (SHANGHAI) CO Ltd
Current assignee: SINO WEALTH ELECTRONIC Ltd; Sino Wealth Microelectronics Co ltd
Priority date: 2002-06-13
Filing date: 2002-06-13
Publication date: 2008-09-17
Anticipated expiration: 2022-06-13
Also published as: CN1466043A

Abstract

一种精简功能及指令数量的微处理器。此微处理器包括时序电路、程序计数器、堆栈电路、译码电路、栓锁电路、算术逻辑单元、累加器及进位电路、间接寻址电路、中断电路、以及表列跳跃缓存器。本发明微处理器的外部采用了16位只读存储器，4位随机存取内存，以及每16位宽度的只读存储器只储存一个指令，并且此指令包含操作码及操作数，因此精简了译码电路及地址的规模。再者，本发明只采用了43个单字组及单周期指令，所以也能使电路更为精简，进而减少了占用芯片的面积。此外，因为本发明采用单周期指令，所以可以使程序撰写者更易于计算程序执行的时间。

Description

精简功能及指令数量的微处理器

技术领域

本发明是有关于一种微处理器，且特别是有关于一种能减少芯片面积的精简功能及指令数量的微处理器。

背景技术

微控制器(MCU)依照其内部微处理器(MPU)数据总线的宽度，可以分为4位微控制器、8位微控制器、16位微控制器、32位微控制器等。这些微控制器可以在不同的电压及频率下工作，并且可配合各种外部电路而组合成各式各样的单芯片。这些各式各样的单芯片可以应用在各种不同场合。一般而言，具有强大功能及良好性能的集成电路，其相对的价格也会较高，并且芯片的尺寸也会随着功能及性能的增加而增加。对于如计算器、玩具、小家电等的消费性电子产品而言，价格低廉是相当重要的，这样在市场上才具有竞争力。

对于4位微控制器而言，目前国际上应用比较多的4位微控制器主要有：日本TOSHIBA公司的TLCS-47系列；日本NEC公司的μPD75系列；日本OKI公司的OLMS63K系列。其中，日本TOSHIBA公司的TLCS-47系列采用了8位只读存储器(ROM)，4位随机存取内存(RAM)，并且具有90个指令，而每个指令周期为1至3个系统时脉周期。日本NEC公司的μPD75系列采用了8位只读存储器，4位随机存取内存。而日本OKI公司的OLMS63K系列采用了8位只读存储器，4位随机存取内存，并且具有407个指令。上述的微控制器采用8位宽度的只读存储器，并且一个指令储存于数个地址中。这样设计方式虽然能提供众多的功能，但是相对而言，指令的数量相当庞大，并且会占用较大的芯片面积。

发明内容

本发明提出一种精简功能及指令数量的微处理器。本发明的微处理器的外部采用了16位只读存储器，4位随机存取内存，以及每16位宽度的只读存储器只储存一个指令，并且此指令包含操作码及操作数，因此精简了译码电路及地址的规模。再者，本发明只采用了43个单字组及单周期指令，所以也能使电路更为精简，进而减少了占用芯片的面积。此外，因为本发明采用单周期指令，所以可以使程序撰写者更易于计算程序执行的时间。

为达成上述及其它目的，本发明提出一种精简功能及指令数量的微处理器。此微处理器耦接至只读存储器及随机存取内存。此微处理器是由只读存储器数据地址总线、随机存取内存数据总线、数据输入总线、以及数据输出总线来传输数据，以及由只读存储器数据地址总线及随机存取内存地址总线来传输地址。此微处理器包括时序电路、程序计数器、堆栈电路、译码电路、栓锁电路、算术逻辑单元、累加器及进位电路、间接寻址电路、中断电路、以及表列跳跃缓存器。其中，时序电路根据系统时脉讯号而产生数种时序，以控制指令的执行。程序计数器耦接至时序电路及只读存储器数据地址总线，用以输出地址至只读存储器，并且具有自动加一及地址跳跃的功能。堆栈电路耦接至时序电路及程序计数器，此堆栈电路具有数层堆栈，当此堆栈电路接收到推入堆栈讯号时，会将此时的目前地址及进位讯号推入这些堆栈中的一层，当此堆栈电路接收到推出堆栈讯号时，会将此目前地址及此进位讯号推出。译码电路耦接至时序电路、只读存储器数据地址总线、以及数据输出总线，此译码电路会将只读存储器所送出的指令译码，并且会输出推入堆栈讯号、推出堆栈讯号、写入致能讯号、以及读取致能讯号。栓锁电路耦接至时序电路、只读存储器数据地址总线、数据输入总线、随机存取内存数据总线、以及随机存取内存地址总线，用于只读存储器数据地址总线、数据输入总线、以及随机存取内存数据总线智之间的数据传输，以及用于与随机存取内存的地址传输。算术逻辑单元耦接至时序电路、随机存取内存数据总线、数据输入总线、以及数据输出总线，用以接收随机存取内存数据总线上的数据及数据输入总线上的数据，并且执行加、减、及、或等算术逻辑运算，而将输出的数据送到数据输出总线。累加器及进位讯号电路耦接至时序电路、数据输出总线、只读存储器数据地址总线、随机存取内存数据总线、数据输入总线、堆栈电路、以及译码电路，用以存放数据的运算结果。间接寻址电路耦接至时序电路、随机存取内存数据总线、以及随机存取内存地址总线，当随机存取内存的地址为$00FH时，间接寻址电路用以提供随机存取内存的地址。中断电路耦接至时序电路、随机存取内存地址总线、随机存取内存数据总线、程序计数器、以及译码电路，用以接收数种中断讯号，当发生中断响应时，该中断电路会产生数种中断向量至程序计数器。而表列跳跃缓存器耦接至时序电路、随机存取内存数据总线、随机存取内存地址总线、以及只读存储器数据地址总线，用以接收写入致能讯号、读取致能讯号、随机存取内存数据总线上的数据、以及随机存取内存地址总线上的地址，而输出一讯号至只读存储器数据地址总线，以控制只读存储器数据的地址。此外，微处理器与只读存储器连接的随机存取内存地址总线具有16位宽度，而微处理器与随机存取内存连接的随机存取内存数据总线具有4位宽度。

在本发明的一个实施例中，此微处理器包含三种工作模式，分别为运作模式、暂停模式、以及停止模式。

在本发明的一个实施例中，此微处理器4位微处理器。

在本发明的一个实施例中，此微处理器以四个时脉周期为一指令周期。

在本发明的一个实施例中，只读存储器数据地址总线是数据总线地址总线两者共享，并且由这些时序，来区分是数据总线，还是地址总线。

在本发明的一个实施例中，时序电路还会接收重置讯号、暂停讯号、停止讯号、同步讯号、以及计数溢位讯号，并且还会输出系统重置讯号及输出计数控制讯号。其中，重置讯号、同步讯号、以及计数溢位讯号是此微处理器外部的控制讯号。暂停讯号及停止讯号由译码电路所产生。系统重置讯号连接至系统的各个电路，用以预设这些电路的初始值。而输出计数控制讯号用以控制此微处理器的外部电路的数个计数开关。

在本发明的一个实施例中，此目前地址送至程序计数器，而此进位讯号送至进位电路。

在本发明的一个实施例中，累加器及进位电路所存放的数据的运算结果送至译码电路进行译码。

在本发明的一个实施例中，当随机存取内存的地址不为$00FH时，随机存取内存的地址由栓锁电路产生。

在本发明的一个实施例中，这些中断讯号包括四种中断讯号。而这些中断向量包括三种中断向量。

在本发明的一个实施例中，表列跳跃缓存器可以直接读及写，也可以与相关的指令结合而实现查表的功能。并且，此表列跳跃缓存器最大可查阅256个地址内的内容。

综上所述，本发明的微处理器的外部采用了16位只读存储器，4位随机存取内存，以及每16位宽度的只读存储器只储存一个指令，并且此指令包含操作码及操作数，因此精简了译码电路及地址的规模。再者，本发明只采用了43个单字组及单周期指令，所以也能使电路更为精简，进而减少了占用芯片的面积。此外，因为本发明采用单周期指令，所以可以使程序撰写者更易于计算程序执行的时间。

附图说明

图1是根据本发明一实施例的精简功能及指令数量的微处理器的功能方框图；

图2是根据本发明一实施例的精简功能及指令数量的微处理器与外部电路连接的示意图；

图3是根据本发明一实施例的精简功能及指令数量的微处理器的运作模式的时序图；

图4是根据本发明一实施例的精简功能及指令数量的微处理器的暂停模式的时序图；

图5是根据本发明一实施例的精简功能及指令数量的微处理器的停止模式的时序图；

图6是根据本发明一实施例的精简功能及指令数量的微处理器的指令提取周期及指令执行周期的时序图；以及

图7是根据本发明一实施例的精简功能及指令数量的微处理器的接受指令周期及指令执行周期时，各个讯号的实际操作的时序图。

附图标记说明：

10、20：微处理器

102：时序电路

104：程序计数器

106：堆栈电路

108：译码电路

110：栓锁电路

112：算术逻辑单元

114：累加器

116：进位电路

118：间接寻址电路

120：中断电路

122：表列跳跃缓存器

124、222：只读存储器数据地址总线RB

126、224：随机存取内存数据总线BB

128：数据输入总线AB

130：数据输出总线QB

132、226：随机存取内存地址总线RAMAR

134、202：只读存储器

136、204：随机存取内存

206：中断讯号产生电路

208：时脉模式电路

210：重置电路

212：外围组件1

214：外围组件2

216：外围组件3

218：扩充总线接口

220：外围组件4

具体实施方式

请参照图1，是根据本发明一实施例的精简功能及指令数量的微处理器10的功能方框图。微处理器10为4位的微处理器。微处理器10包括时序电路102、程序计数器104、堆栈电路106、译码电路108、栓锁电路110、算术逻辑单元112、累加器114及进位电路116、间接寻址电路118、中断电路120、以及表列跳跃缓存器122。微处理器10是由只读存储器数据地址总线RB 124、随机存取内存数据总线BB126、数据输入总线AB 128、以及数据输出总线QB 130来传输数据，以及由只读存储器数据地址总线RB 124及随机存取内存地址总线RAMAR 132来传输地址。其中，具有16位(即RB0_RB15)的宽度的只读存储器数据地址总线RB 124是数据总线与地址总线两者共享，并且由时序电路102所送出的不同的时序，来区分是数据总线，还是地址总线。随机存取内存数据总线BB 126具有4位(即BB0_BB3)的宽度。数据输入总线AB 128具有4位(即AB0_AB3)的宽度。数据输出总线QB 130具有4位(即QB0_QB3)的宽度。而随机存取内存地址总线RAMAR 132具有10位(即RAMAR0_RAMAR9)的宽度。此外，微处理器10是由只读存储器数据地址总线RB 124而与外部的只读存储器(ROM)134连接，以及由随机存取内存数据总线BB 126及随机存取内存地址总线RAMAR 132而与外部的随机存取内存(RAM)136连接。

而本发明一实施例的精简功能及指令数量的微处理器20与外部电路连接的示意图，请参照图2。在图2中，与微处理器20连接的外部电路包括只读存储器202、随机存取内存204、中断讯号产生电路206、时脉模式电路208、重置电路210、外围装置1212、外围装置2214、外围装置3216。并且，微处理器20会经由扩充总线接口218而连接到外围装置4220。此外，由图2也可知，微处理器20经由只读存储器数据地址总线RB 222而连接到只读存储器202，以及经由随机存取内存数据总线BB 224及随机存取内存地址总线RAMAR 226而连接到随机存取内存204。

本发明的微处理器包含三种工作模式，分别为运作模式、暂停模式、以及停止模式。请参照图3、图4、以及图5，其分别是根据本发明一实施例的精简功能及指令数量的微处理器的运作模式、暂停模式、以及停止模式的时序图。底下将配合图1及图3，详细地说明微处理器10的各个部分的功能及运作情形。

时序电路102根据系统时脉讯号SYSCK而产生各种时序，以控制指令的执行。时序电路102还会接收重置讯号PRESETB、暂停讯号HALT、停止讯号STOP、同步讯号HW_STOPB、以及计数溢位讯号WUPB，并且还会输出系统重置讯号RESETB及输出计数控制讯号WUPRST。其中，重置讯号PRESETB、同步讯号HW_STOPB、以及计数溢位讯号WUPB系微处理器10的外部的控制讯号。暂停讯号HALT及停止讯号STOP由译码电路108所产生。系统重置讯号RESETB连接至系统的各个电路，用以预设这些电路的初始值。而输出计数控制讯号WUPRST用以控制微处理器10的外部电路的数个计数开关。微处理器10以四个系统时脉讯号SYSCK周期为一指令周期。接下来将说明时序电路102所产生的各种时序(如图3绘示)。

时序1 T1_T2，控制程序计数器104栓锁地址；控制译码电路108的输出控制讯号的时序；以及控制只读存储器134的地址的提取时间。

时序2 T1_T3，控制程序计数器104输出地址至只读存储器数据地址总线RB 124的时序；与T1T5做组合逻辑而产生T1，用以控制数据输入总线AB 128预充电；在进行查表功能时，控制累加器114及表列跳跃缓存器122输出地址；以及送到外部电路的应用。

时序3 T1_T4，控制堆栈电路106中，目前地址及进位讯号推入(push)下一层堆栈或推出(pop)的时序；控制间接寻址电路118送出地址至随机存取内存136；控制栓锁电路110送出地址至随机存取内存136；以及与T2_T7产生T8_T4时序，T8时开始检测随机存取内存136的地址是否为$00FH，当地址为$00FH，在T1_T4时，随机存取内存136的地址由间接寻址电路118提供。

时序4T1T5，控制随机存取内存数据总线BB 126预充电；与T1_T3做组合逻辑而产生T1，用以控制数据输入总线AB 128预充电；以及送到外部电路，对讯号做预充电等作用。

时序5T3，控制算术逻辑单元112及进位电路116在推出堆栈时，送出堆栈内的进位讯号；控制外部电路读取数据的时间；以及控制随机存取内存136读取数据。

时序6 T2_T7，与T1_T4产生T8_T4时序，在间接寻址电路118中，检测随机存取内存136的地址是否为$00FH。

时序7 T6T7，控制译码电路108的的译码时序，译码结果在T8稳定；控制程序计数器104栓锁地址；以及控制累加器114写入数据到随机存取内存数据总线BB 126的时序；

时序8 T5_T7，控制只读存储器134的指令读取时间。

时序9 T7，控制堆栈电路106中，目前地址及进位讯号写入堆栈的时序；控制外部电路写入数据的时间；以及控制随机存取内存136写入数据。

时序10 T6，控制译码电路108栓锁数据的时序；以及控制累加器114写入数据到数据输出总线QB 130的时序。

时序11 T1_T2S，送到外部电路，可以在暂存模式下工作。

时序12 T1_T4S，控制中断电路120的中断控制向量的时间；以及送到外部电路，可以在暂存模式下工作。

时序13 T7S，送到外部电路，控制外部电路写入数据的时间，可以在暂存模式下工作。

时序14 T3S，送到外部电路，控制外部电路读取数据的时间；可以在暂存模式下工作。

程序计数器104耦接至时序电路102、只读存储器数据地址总线124、中断电路120、以及堆栈电路106，程序计数器104是接收时序T1_T3、T1_T2、以及T6T7、中断控制向量int v[2:0]、跳跃讯号JUMP，而在T1_T2栓锁数据，在T1_T3时，输出地址至只读存储器134，以使微处理器10读取只读存储器134所送出的指令，并且具有自动加一及地址跳跃的功能。

堆栈电路106耦接至时序电路102、程序计数器104、以及进位电路116，堆栈电路106具有数层堆栈(例如为四层)，当堆栈电路106接收到推入堆栈讯号push，在T7时，会将此时的目前地址及进位讯号推入这些堆栈中的一层，上一层的堆栈地址及进位讯号同时会推入下一层，当堆栈电路106接收到推出堆栈讯号pop时，在T1_T4时，会将此目前地址及此进位讯号推出，并且将目前地址送到程序计数器104，而进位讯号则送到进位电路116。

译码电路108耦接至时序电路102、只读存储器数据地址总线RB124、进位电路116、中断电路120、以及数据输出总线QB 130，译码电路108在T6时会栓锁数据，在T6_T7时，会将只读存储器134所送出的指令译码，并且在下一周期的T1时，会输出指令控制讯号，如推入堆栈讯号push、推出堆栈讯号pop、写入致能讯号wr_enb、以及读取致能讯号rd_enb，来控制微处理器10的其余部分的电路。例如，这些指令控制讯号会用来控制算术逻辑单元112所执行的各种不同的运算；或者是控制栓锁电路110，将数据送到随机存取内存地址总线RAMAR 132。

栓锁电路110耦接至时序电路102、只读存储器数据地址总线RB124、数据输入总线AB 128、随机存取内存数据总线BB 126、以及随机存取内存地址总线RAMAR 132，用于只读存储器数据地址总线RB124、数据输入总线AB 128、以及随机存取内存数据总线BB 126之间的数据传输，以及用于与随机存取内存136的地址传输。在T7时，栓锁电路110会栓锁住只读存储器数据地址总线RB 124上的数据，在接收到指令控制讯号后(在下一周期的T1时)，会将数据送到随机存取内存地址总线RAMAR 132，在T3时，会将数据送到数据输入总线AB128。

算术逻辑单元112耦接至时序电路102、随机存取内存数据总线BB 126、数据输入总线AB 128、以及数据输出总线QB 130，在T3时，用以接收随机存取内存数据总线BB 126上的数据及数据输入总线AB128上的数据，并且执行加、减、及、或等的算术逻辑运算，而在T4时，将输出的数据送到数据输出总线QB 130。

累加器114及进位电路116耦接至时序电路102、数据输出总线QB 130、只读存储器数据地址总线RB 124、随机存取内存数据总线BB 126、数据输入总线AB 128、堆栈电路106、以及译码电路108，用以存放数据的运算结果。在T3时，提供数据给算术逻辑单元112进行运算，在T4时，累加器114会提取运算结果，在T6时，会将运算结果送到译码电路108进行译码。对于特殊指令，累加器在T1_T3时会将数据送到只读存储器数据地址总线RB 124做为其中的四位地址，在T4时，进位电路116会直接将运算结果送到译码电路108进行译码。

间接寻址电路118耦接至时序电路102、随机存取内存数据总线BB 126、以及随机存取内存地址总线RAMAR 132，当随机存取内存136的地址为$00FH时，间接寻址电路118用以提供随机存取内存的地址。当随机存取内存的地址不为$00FH时，随机存取内存的地址由栓锁电路产生。

中断电路120耦接至时序电路102、随机存取内存地址总线RAMAR 132、随机存取内存数据总线BB 126、程序计数器104、以及译码电路108，用以接收数种中断讯号int 0～3，当发生中断响应时，中断电路120会产生数种中断向量int v[2:0]至程序计数器104，用以提供只读存储器134的地址。

表列跳跃缓存器122耦接至时序电路102、随机存取内存数据总线BB 126、随机存取内存地址总线RAMAR 132、以及只读存储器数据地址总线RB 124，用以接收写入致能讯号wr_enb、以及读取致能讯号rd_enb、随机存取内存数据总线BB 126上的数据、以及随机存取内存地址总线RAMAR 132上的地址，而输出一讯号至只读存储器数据地址总线RB 124，以控制只读存储器134的地址。表列跳跃缓存器122可以直接读及写，也可以与相关的指令结合而实现查表的功能。并且最大可查阅256个地址内的内容。

只读存储器数据地址总线RB 124在T1_T3时，当作地址总线，此时会把程序计数器104的地址传送到只读存储器134。在T5_T7时，只读存储器134会将指令经由只读存储器数据地址总线RB 124，而传送到译码电路108进行译码，并进行各种指令的运算。其中，在只读存储器数据地址总线RB 124中，包括译码数据、立即数据、以及随机存取内存136的地址。

而随机存取内存数据总线BB 126在T1T5时，会预充电。T3为随机存取内存数据总线BB 126的读取时序，T7为随机存取内存数据总线BB 126的写入时序。

此外，如图4，当微处理器10操作于暂停模式时，只有时序11T1_T2S、时序12 T1_T4S、时序13 T7S以及时序14 T3S存在，其它的时序则会停止，也就是时序始终维持在高电压准位或低电压准位。而如图5，当微处理器10操作于停止模式时，每个时序始终维持在高电压准位或低电压准位。

根据本发明一实施例的精简功能及指令数量的微处理器的指令提取周期及指令执行周期的时序图，请参照图6。底下将配合图1做说明。当微处理器10重置时，时序电路102会产生微处理器10所需的各种时序，同时会产生系统重置讯号RESETB。当外部重置讯号PRESETB结束后，系统重置讯号RESETB需等待外部计数电路溢位，计数溢位讯号WUPB转态后，系统重置讯号RESETB才会结束。在这段期间，程序计数器104的输出地址为$0000H。微处理器10会将地址经由只读存储器数据地址总线RB 124，而送到只读存储器134。然后，只读存储器134会经由只读存储器数据地址总线RB 124，将一指令传送到微处理器10。接下来，微处理器10会由译码电路108，产生此指令所需的各种控制讯号。然后，在下一个指令周期，执行此指令。因此，一个指令的绝对周期为接受指令周期加上指令执行周期。

而根据本发明一实施例的精简功能及指令数量的微处理器的接受指令周期及指令执行周期时，各个讯号的实际操作的时序图，请参照图7。底下将配合图1及图3来说明接受指令周期及指令执行周期。

接受指令周期：首先，程序计数器104会在T1_T3，送出只读存储器134的地址到只读存储器数据地址总线RB 124。接着，只读存储器134会在T1_T2，提取地址。接着，只读存储器134会在T5_T7，输出数据到只读存储器数据地址总线RB 124，以供译码电路108译码。接下来，译码电路108会在T6时，提取数据译码，译码结果会在T8稳定。然后，会在下一个指令周期的T1，将译码结果输出。此外，在译码的同时，栓锁电路110会在T7，从只读存储器数据地址总线RB 124提取数据而栓锁住数据。

指令执行周期：首先，译码电路108的译码结果会在T1时输出，用来控制微处理器10中的各个电路，并且会保持整个指令执行周期。接着，根据译码电路108的译码结果，栓锁电路110会在T1，送出随机存取内存136的地址到随机存取内存地址总线RAMAR 132，并且会在T2_T4，将数据分别送到随机存取内存数据总线BB 126及数据输入总线AB 128，以供算术逻辑单元112的运算。接着，算术逻辑单元112会在T3，从随机存取内存数据总线BB 126及数据输入总线AB 128提取数据，并且进行运算，然后会在T4，将运算结果经由数据输出总线QB 130，送到累加器114。接下来，累加器114会在T4，从数据输出总线QB 130提取运算结果，然后会在T5_T7，将数据输出总线QB 130，以供译码电路108译码。然后，译码电路108会在T6，提取数据并进行译码。当需要将运算结果写回随机存取内存136时，累加器114会在T6_T7，将运算结果输出至随机存取内存数据总线BB 126。

另外要说明的是，4位的微处理器10及16位的只读存储器134进行地址及数据的传送。在T1_T3，微处理器10会将地址传送到只读存储器134。在T5_T7，只读存储器134会将指令传送到微处理器10，进行指令译码。指令译码可分为两种。一种是当指令译码为执行立即数据与随机存取内存136的数据操作时，栓锁器110在T7时，会栓锁住16位指令中的4位数据，栓锁器110在T3时，会将立即数据传送到算术逻辑单元112的一个输入端，而算术逻辑单元112的另一个输入端为随机存取内存136的栓锁数据。而随机存取内存136的地址是由接收指令周期的16位指令中的7位所译码而得的地址。另一种是当指令译码为执行累加器114运算时，会将16位指令中的10位数据传送到栓锁器110，栓锁器110在T1时，会将随机存取内存136的地址传送到随机存取内存136，随机存取内存136在T3时，会将数据传送到算术逻辑单元112的一个输入端，而算术逻辑单元112的另一个输入端为累加器114的数据。

虽然本发明已以实施例说明于上，然其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当以权利要求书为准。

Claims

1. 一种精简功能及指令数量的微处理器，耦接至一只读存储器及一随机存取内存，该微处理器是由一只读存储器数据地址总线、一随机存取内存数据总线、一数据输入总线、以及一数据输出总线来传输数据，以及由该只读存储器数据地址总线及一随机存取内存地址总线来传输地址，其特征为：该微处理器包括：

一时序电路，根据一系统时脉讯号而产生复数种时序，以控制指令的执行；

一程序计数器，耦接至该时序电路及该只读存储器数据地址总线，用以输出地址至该只读存储器，并且具有自动加一及地址跳跃的功能；

一堆栈电路，耦接至该时序电路及该程序计数器，该堆栈电路具有复数层堆栈，当该堆栈电路接收到一推入堆栈讯号时，会将此时的一目前地址及一进位讯号推入该些堆栈中的一层，当该堆栈电路接收到一推出堆栈讯号时，会将该目前地址及该进位讯号推出；

一译码电路，耦接至该时序电路、该只读存储器数据地址总线、以及该数据输出总线，该译码电路会将该只读存储器所送出的指令译码，并且会输出该推入堆栈讯号、该推出堆栈讯号、一写入致能讯号、以及一读取致能讯号；

一栓锁电路，耦接至该时序电路、该只读存储器数据地址总线、该数据输入总线、该随机存取内存数据总线、以及该随机存取内存地址总线，用于该只读存储器数据地址总线、该数据输入总线、以及该随机存取内存数据总线之间的数据传输，以及用于与该随机存取内存的地址传输；

一算术逻辑单元，耦接至该时序电路、该随机存取内存数据总线、该数据输入总线、以及该数据输出总线，用以接收该随机存取内存数据总线上的数据及该数据输入总线上的数据，并且执行算术逻辑运算，而将输出的数据送到该数据输出总线；

一累加器及一进位电路，耦接至该时序电路、该数据输出总线、该只读存储器数据地址总线、该随机存取内存数据总线、该数据输入总线、该堆栈电路、以及该译码电路，用以存放数据的运算结果；

一间接寻址电路，耦接至该时序电路、该随机存取内存数据总线、以及该随机存取内存地址总线，当该随机存取内存的地址为$00FH时，该间接寻址电路是用以提供该随机存取内存的地址；

一中断电路，耦接至该时序电路、该随机存取内存地址总线、该随机存取内存数据总线、该程序计数器、以及该译码电路，用以接收复数种中断讯号，当发生中断响应时，该中断电路会产生复数种中断向量至该程序计数器；以及

一表列跳跃缓存器，耦接至该时序电路、该随机存取内存数据总线、该随机存取内存地址总线、以及该只读存储器数据地址总线，用以接收该写入致能讯号、该读取致能讯号、该随机存取内存数据总线上的数据、以及该随机存取内存地址总线上的地址，而输出一讯号至该只读存储器数据地址总线，以控制该只读存储器数据的地址；

其中，该微处理器与该只读存储器连接的该随机存取内存地址总线具有16位宽度，而该微处理器与该随机存取内存连接的该随机存取内存数据总线具有4位宽度。

2. 如权利要求1所述的精简功能及指令数量的微处理器，其特征为：该微处理器包含三种工作模式，分别为运作模式、暂停模式、以及停止模式。

3. 如权利要求1所述的精简功能及指令数量的微处理器，其特征为：该微处理器为一4位微处理器。

4. 如权利要求1所述的精简功能及指令数量的微处理器，其特征为：该微处理器以四个时脉周期为一指令周期。

5. 如权利要求1所述的精简功能及指令数量的微处理器，其特征为：该只读存储器数据地址总线为数据总线与地址总线两者共享，并且由该些时序，来区分是数据总线，还是地址总线。

6. 如权利要求1所述的精简功能及指令数量的微处理器，其特征为：该时序电路还会接收一重置讯号、一暂停讯号、一停止讯号、一同步讯号、以及一计数溢位讯号，并且还会输出一系统重置讯号及一输出计数控制讯号。

7. 如权利要求6所述的精简功能及指令数量的微处理器，其特征为：该重置讯号、该同步讯号、以及该计数溢位讯号为该微处理器外部的控制讯号。

8. 如权利要求6所述的精简功能及指令数量的微处理器，其特征为：该暂停讯号及该停止讯号由该译码电路所产生。

9. 如权利要求6所述的精简功能及指令数量的微处理器，其特征为：该系统重置讯号连接至一系统的复数个电路，用以预设该些电路的初始值。

10. 如权利要求6所述的精简功能及指令数量的微处理器，其特征为：该输出计数控制讯号用以控制该微处理器的外部电路的复数个计数开关。

11. 如权利要求1所述的精简功能及指令数量的微处理器，其特征为：该目前地址送至该程序计数器，而该进位讯号送至该进位电路。

12. 如权利要求1所述的精简功能及指令数量的微处理器，其特征为：该累加器及该进位电路所存放的数据的运算结果送至该译码电路进行译码。

13. 如权利要求1所述的精简功能及指令数量的微处理器，其特征为：当该随机存取内存的地址不为$00FH时，该随机存取内存的地址由该栓锁电路产生。

14. 如权利要求1所述的精简功能及指令数量的微处理器，其特征为：该些中断讯号包括四种中断讯号。

15. 如权利要求1所述的精简功能及指令数量的微处理器，其特征为：该些中断向量包括三种中断向量。

16. 如权利要求1所述的精简功能及指令数量的微处理器，其特征为：该表列跳跃缓存器可以直接读及写，也可以与相关的指令结合而实现查表的功能。

17. 如权利要求1所述的精简功能及指令数量的微处理器，其特征为：该表列跳跃缓存器最大可查阅256个地址内的内容。