CN100384214C

CN100384214C - 绝对差和电路

Info

Publication number: CN100384214C
Application number: CNB2004100869916A
Authority: CN
Inventors: 杨行健; 陈晋明; 袁论贤
Original assignee: Novatek Microelectronics Corp
Current assignee: Novatek Microelectronics Corp
Priority date: 2004-10-27
Filing date: 2004-10-27
Publication date: 2008-04-23
Anticipated expiration: 2024-10-27
Also published as: CN1767594A

Abstract

本发明是关于一种绝对差和电路，包括绝对差(absolute difference)电路、第一加法器、第一缓存器以及第一选择电路。绝对差电路接收第一数据PM_i，j及第二数据PS_i，j，并且输出绝对差数据AD_i，j＝|PM_i，j-PS_i，j|。第一加法器接收并且加总绝对差数据以及第一累加数据，以及将加总结果输出为第一加总值。第一缓存器依第一预定时序接收并闩锁第一加总值后输出第一绝对差和(SAD，sum of absolute difference)数据。第一选择电路接收并选择第一绝对差和数据或“0”，并且将所选择数据输出为第一累加数据，且当绝对差电路产生绝对差数据AD_i，j数组中的第一个绝对差数据时，第一选择电路选择零数据，否则选择第一绝对差和数据。

Description

绝对差和电路

技术领域

本发明涉及一种移动估计(motion estima tion)电路，且特别是涉及一种绝对差和(sum of absolute difference，以下简称SAD)电路。

背景技术

一般而言，数字视讯的数据(数据即为资料，以下皆称为数据)量通常极为庞大。为了节省储存视讯数据的空间，以及节省传输视讯数据时的传输频宽，因此必须对视讯数据进行数据压缩。数据压缩通常是将视讯数据中多余信息移除而达到数据缩减的目的。例如，上一个画面(或称为画框frame)与接下来的画面若彼此相似，即可保留第一个画面而将其后各画面中相同的部份移除(仅保留不相同部分的信息即可)。因此，即可大量减少数字视讯的数据量。例如MPEG视讯压缩标准即为最常使用的视讯编码方法。

当欲将目前画面与欲比较画面作比较时，通常会将目前画面切割成多个影像方块。典型的影像方块大小为16×16或是8×8。然后，逐一选择其中一个影像方块(称为目前影像方块)后在欲比较画面中搜寻(search)是否具有相似的影像方块。在欲比较画面中，与目前影像方块相同的位置为中心，向四周一预定距离所构成的区域称为搜寻窗(search window)。前述的预定距离即称为搜寻范围(search range)。在搜寻窗中，任取一欲比较影像方块(大小与目前影像方块相同)并与目前影像方块作一比对，以便找出最相似的影像方块。此即为移动估计。

在比较目前影像方块与欲比较影像方块时，通常是将二者进行像素对像素的绝对差和(SAD)运算。换句话说，即是将目前影像方块与欲比较影像方块中所有相对应的像素(pixel)数据两两互减后取绝对值，然后将各像素数据的绝对差值加总后即获得目前影像方块与欲比较影像方块二者之间的SAD值。由SAD值的大小即可判断目前影像方块与欲比较影像方块二者的相似程度。

然而，现有习知的技术在进行SAD运算时必须在运算结束后将现有习知的电路中所有缓存器全部重置(reset)，以便下一次SAD运算的进行。对于必须大量SAD运算的移动估计而言，每次SAD运算完即需重置一次将影响效率。

对于近来H.264标准所增订8×16、16×8、8×4、4×8以及4×4的影像方块，目前习知技术并无法做到。再者，现有习知的技术只能个别针对16×16或是8×8的影像方块作运算，并且无法支持树状结构移动估计。

由此可见，上述现有的绝对差和电路在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决绝对差和电路存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。

有鉴于上述现有的绝对差和电路存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型结构的绝对差和电路，能够改进一般现有的绝对差和电路，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。

发明内容

本发明的目的在于，克服现有的绝对差和电路存在的缺陷，而提供一种新的绝对差和电路，所要解决的技术问题是使其只需输入一次目前影像方块数据与欲比较影像方块数据，即可循序或平行地计算16×16、16×8、8×16、8×8、8×4、4×8、4×4等不同影像方块大小的SAD值。同时，本发明所提供的绝对差和电路并不需重置(reset)即可继续进行下一次SAD运算，因此可以增加运算效率，从而更加适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种绝对差和电路，其包括：一绝对差(absolute difference)电路，用以接收一第一数据PM_i，j以及一第二数据PS_i，j，并且输出一绝对差数据AD_i，j，其中PM_i，j、PS_i，j与AD_i，j分别表示第i列(row)第j个该第一数据、该第二数据以及该绝对差数据，并且AD_i，j＝|PM_i，j-PS_i，j|，其中i以及j皆为大于等于0的整数；一第一加法器，用以接收并且加总该绝对差数据以及一第一累加数据，以及将加总结果输出为一第一加总值；一第一缓存器，用以依一第一预定时序接收并闩锁该第一加总值后输出一第一绝对差和(sum of absolute difference)数据；以及一第一选择电路，用以接收并选择该第一绝对差和数据以及一零数据其中之一，并将所选择数据输出为该第一累加数据，其中该零数据的值为0，且当绝对差电路产生绝对差数据AD_i，j数组中的第一笔绝对差数据时，第一选择电路选择零数据，否则选择第一绝对差和数据。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的绝对差和电路，其中所述的绝对差电路包括：一减法器，用以接收该第一数据以及该第二数据并将二者相减后输出一差值；一第二缓存器，耦接至该减法器，用以依一第二预定时序闩锁该差值；一补码电路，耦接至该第二缓存器，用以产生该差值的补码；以及一第二选择电路，耦接至该第二缓存器以及该补码电路，用以在所接收的该差值以及该差值的补码二者中选择正数者输出为该绝对差数据。

前述的绝对差和电路，其中所述的补码电路包括：一反相器，用以接收并将该差值反相，以输出一反相差值；以及一第二加法器，耦接至该反相器，用以接收并加总该反相差值以及一壹数据以输出该差值的补码，其中该壹数据的值为1。

前述的绝对差和电路，其中所述的第一绝对差和数据是为AD_i，j至AD_i+3，j+3的4×4数组的累加结果。

前述的绝对差和电路，其中所述的第一缓存器不具有重置(reset)功能。

前述的绝对差和电路，其更包括至少一累加电路，用以接收并累加该第一绝对差和数据以输出一第二绝对差和数据，并且依预定时序重新累加。

前述的绝对差和电路，其中所述的累加电路包括：一第三加法器，用以接收并且加总该第一绝对差和数据以及一第三累加数据，以及将加总结果输出为一第三加总值；一第三缓存器，用以依一第三预定时序接收并闩锁该第三加总值后输出该第二绝对差和数据；以及一第三选择电路，用以接收并选择该第二绝对差和数据以及该零数据其中之一，并将所选择数据输出为该第三累加数据，其中当绝对差电路产生绝对差数据AD_i，j数组中的最后一笔绝对差数据时，第三选择电路选择零数据，否则选择第二绝对差和数据。

前述的绝对差和电路，其中所述的第一绝对差和数据是为AD_i，j至AD_i+3，j+34×4数组的累加结果以及AD_i，j+4至AD_i+3，j+74×4数组的累加结果二者之一，以及该第二绝对差和数据是为AD_i，j至AD_i+3，j+7的4×8数组的累加结果。

前述的绝对差和电路，其中所述的第一绝对差和数据是为AD_i，j至AD_i+3，j+3以及AD_i+4，j至AD_i+7，j+3二者之一4×4数组的累加结果，以及该第二绝对差和数据是为AD_i，j至AD_i+7，j+3的8×4数组的累加结果。

前述的绝对差和电路，其中所述的第一绝对差和数据是为AD_i，j至AD_i+3，j+3、AD_i+4，j至AD_i+7，j+3、AD_i，j+4至AD_i+3，j+7以及AD_i+4，j+4至AD_i+7，j+7其中之一4×4数组的累加结果，以及该第二绝对差和数据是为AD_i，j至AD_i+7，j+7的8×8数组的累加结果。

前述的绝对差和电路，其中所述的第一绝对差和数据是为AD_i，j至AD_i+3，j+3、AD_i+4，j至AD_i+7，j+3、AD_i，j+4至AD_i+3，j+7、AD_i+4，j+4至AD_i+7，j+7、AD_i，j+8至AD_i+3，j+11、AD_i+4，j+8至AD_i+7，j+11、AD_i，j+12至AD_i+3，j+15以及AD_i+4，j+12至AD_i+7，j+15其中之一4×4数组的累加结果，以及该第二绝对差和数据是为AD_i，j至AD_i+7，j+15的8×16数组的累加结果。

前述的绝对差和电路，其中所述的第一绝对差和数据是为AD_i，j至AD_i+3，j+3、AD_i+4，j至AD_i+7，j+3、AD_i，j+4至AD_i+3，j+7、AD_i+4，j+4至AD_i+7，j+7、AD_i+8，j至AD_i+11，j+3、AD_i+12，j至AD_i+15，j+3、AD_i+8，j+4至AD_i+11，j+7以及AD_i+12，j+4至AD_i+15，j+7其中之一4×4数组的累加结果，以及该第二绝对差和数据是为AD_i，j至AD_i+15，j+7的16×8数组的累加结果。

前述的绝对差和电路，其中所述的第一绝对差和数据是为AD_i，j至AD_i+3，j+3、AD_i+4，j至AD_i+7，j+3、AD_i，j+4至AD_i+3，j+7、AD_i+4，j+4至AD_i+7，j+7、AD_i+8，j至AD_i+11，j+3、AD_i+12，j至AD_i+15，j+3、AD_i+8，j+4至AD_i+11，j+7、AD_i+12，j+4至AD_i+15，j+7、AD_i，j+8至AD_i+3，j+11、AD_i+4，j+8至AD_i+7，j+11、AD_i，j+12至AD_i+3，j+15、AD_i+4，j+12至AD_i+7，j+15、AD_i+8，j+8至AD_i+11，j+11、AD_i+12，j+8至AD_i+15，j+11、AD_i+8，j+12至AD_i+11，j+15以及AD_i+12，j+12至AD_i+15，j+15其中之一4×4数组的累加结果，以及该第二绝对差和数据是为AD_i，j至AD_i+15，j+15的16×16数组的累加结果。

前述的绝对差和电路，其更包括：一第四缓存器，用以接收并依一第四预定时序闩锁该第一加总值以输出一第三绝对差和数据；以及一第四选择电路，耦接于该绝对差电路与该第一加法器之间，并且连接该第四缓存器，用以接收并选择该绝对差数据、该第三绝对差和数据以及该零数据其中之一传送至该第一加法器以便与该第一累加数据进行加法运算，其中当绝对差电路产生绝对差数据AD_i，j数组中的每一个绝对差数据时，第四选择电路选择绝对差数据，且当绝对差电路产生绝对差数据AD_i，j数组中的最后一个绝对差数据时，第四选择电路选择零数据，否则选择第三绝对差和数据。

前述的绝对差和电路，其中所述的第一绝对差和数据是为AD_i，j至AD_i+3，j+3、AD_i+4，j至AD_i+7，j+3、AD_i，j+4至AD_i+3，j+7、AD_i+4，j+4至AD_i+7，j+7、AD_i+8，j至AD_i+11，j+3、AD_i+12，j至AD_i+15，j+3、AD_i+8，j+4至AD_i+11，j+7、AD_i+12，j+4至AD_i+15，j+7、AD_i，j+8至AD_i+3，j+11、AD_i+4，j+8至AD_i+7，j+11、AD_i，j+12至AD_i+3，j+15、AD_i+4，j+12至AD_i+7，j+15、AD_i+8，j+8至AD_i+11，j+11、AD_i+12，j+8至AD_i+15，j+11、AD_i+8，j+12至AD_i+11，j+15以及AD_i+12，j+12至AD_i+15，j+15其中之一4×4数组的累加结果，以及该第三绝对差和数据是为AD_i，j至AD_i+7，j+7、AD_i+8，j至AD_i+15，j+7、AD_i，j+8至AD_i+7，j+15以及AD_i+8，j+8至AD_i+15，j+15其中之一8×8数组的累加结果。

前述的绝对差和电路，其更包括：一第五加法器，用以接收并且加总该第三绝对差和数据以及一第五累加数据，以及将加总结果输出为一第五加总值；一第五缓存器，用以依一第五预定时序接收并闩锁该第五加总值后输出一第四绝对差和数据；以及一第五选择电路，用以接收并选择该第四绝对差和数据以及该零数据其中之一，并将所选择数据输出为该第五累加数据，其中当第四缓存器输出ADi，j至ADi+7，j+7、ADi+8，j至ADi+15，j+7、ADi，j+8至ADi+7，j+15以及ADi+8，j+8至ADi+15，j+15其中之一8×8数组的累加结果时，第五选择电路选择零数据，否则选择第四绝对差和数据。

前述的绝对差和电路，其中所述的第四绝对差和数据是为AD_i，j至AD_i+7，j+15以及AD_i+8，j至AD_i+15，j+15其中之一8×16数组的累加结果。

前述的绝对差和电路，其中所述的第四绝对差和数据是为AD_i，j至AD_i+15，j+7以及AD_i，j+8至AD_i+15，j+15其中之一16×8数组的累加结果。

前述的绝对差和电路，其中所述的第四绝对差和数据是为AD_i，j至AD_i+15，j+15的16×16数组的累加结果。

前述的绝对差和电路，其中所述的第一数据以及该第二数据分别为目前影像方块数据以及欲比较影像方块数据。

本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明是关于一种绝对差和电路，包括绝对差(absolute difference)电路、第一加法器、第一缓存器以及第一选择电路。绝对差电路接收第一数据PM_i，j以及第二数据PS_i，j，且输出绝对差数据AD_i，j＝|PM_i，j-PS_i，j|。第一加法器接收并且加总绝对差数据以及第一累加数据，以及将加总结果输出为第一加总值。第一缓存器依第一预定时序接收并闩锁第一加总值后输出第一绝对差和(SAD，sum of absolute difference)数据。第一选择电路接收并选择第一绝对差和数据或“0”，并且将所选择数据输出为第一累加数据。

借由上述技术方案，本发明特殊结构的绝对差和电路，只需输入一次目前影像方块数据与欲比较影像方块数据，即可循序或平行地计算16×16、16×8、8×16、8×8、8×4、4×8、4×4等不同影像方块大小的SAD值。同时，本发明所提供的绝对差和电路并不需重置(reset)即可继续进行下一次SAD运算，因此可以增加运算效率。其具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，其不论在结构上或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的绝对差和电路具有增进的多项功效，从而更加适于实用，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并为了让本发明的上述和其他目的、特征和优点能更明显易懂，以下特举多个较佳实施例，并配合附图，详细说明如下。

附图说明

图1是依照本发明一较佳实施例所绘示的一种绝对差和电路方块图。

图2A是依照本发明较佳实施例所绘示目前影像方块以及欲比较影像方块进行绝对差值运算的关系图。

图2B是依照本发明一较佳实施例所绘示的一种4×4像素方块串行排列的顺序示意图。

图3是依照本发明较佳实施例所绘示的另一种绝对差和电路方块图。

图4是依照本发明较佳实施例所绘示的再一种绝对差和电路方块图。

110、310、410：绝对差(absolute difference)电路

111：减法器

112、114：目前影像方块数据以及欲比较影像方块数据的差值

113、REG1～REG11：缓存器

115：补码电路

116：补码

117、320、420、440、SEL1：选择电路

118：反相器

119、430、ADD1：加法器

121：累加数据

122、322：加总值

AD：绝对差数据

PM：目前影像方块数据

PS：欲比较影像方块数据

SAD1～SAD11：绝对差和(sum of absolute difference)数据

SUM2～SUM11：累加电路

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的绝对差和电路其具体实施方式、结构、特征及其功效，详细说明如后。

请参阅图1所示，是依照本发明一较佳实施例所绘示的一种绝对差和电路方块图。如图1所示，第一数据(以下将以目前影像方块数据为例)PM以及第二数据(以下将以欲比较影像方块数据为例)PS分别为目前影像方块以及欲比较影像方块各自的像素数据串行。绝对差(absolute difference)电路110接收目前影像方块数据PM以及欲比较影像方块数据PS，并且输出绝对差数据AD，使得AD＝|PM-PS|。

上述绝对差电路110可参照本实施例实施。首先以减法器111接收目前影像方块数据PM以及欲比较影像方块数据PS并将二者相减后输出差值112。缓存器113耦接至减法器111，以依预定时序闩锁差值112并输出差值114。补码电路115耦接至缓存器113，以依据差值114产生差值的补码116。选择电路117耦接至缓存器113以及补码电路115，以在所接收的差值114以及差值的补码116二者中选择正数输出为绝对差数据AD。

上述该补码电路例如包括反相器118以及加法器119。反相器118接收并将差值114反相。加法器119耦接至反相器118，以接收反相后的差值114并与“1”相加以及输出差值114的补码116。

加法器ADD1接收并且加总绝对差数据AD以及累加数据121，并且将加总结果输出为加总值122。缓存器REG1依预定时序接收并闩锁加总值122后输出绝对差和(sum of absolute difference)数据SAD1。选择电路SEL1接收并选择绝对差和数据SAD1或是“0”，并将所选择数据输出为累加数据121。

当开始产生第一个绝对差数据AD时，选择电路SEL1选择“0”传送至加法器ADD1。此时即令缓存器REG1闩锁加法器ADD1所输出AD+0的运算结果。因此，缓存器REG1不须具有重置功能即可纪录SAD运算的结果。换句话说，不论缓存器REG1原先锁闩锁的内容为何，当配合选择电路SEL1选择“0”传送至加法器ADD1即可使第一笔绝对差数据AD正确闩锁于缓存器REG1中而不须事先清除其内容。因此，可以省去重置缓存器REG1的处理时间，却可达到重置功能。

在此，假设缓存器REG1用以暂存4×4像素的SAD值。图2A是依照本发明较佳实施例所示目前影像方块以及欲比较影像方块进行绝对差值运算的关系图。请同时参阅图1以及图2A所示，绝对差电路110分别接收串行的目前影像方块数据PM以及欲比较影像方块数据PS。在此，目前影像方块数据的顺序例如为PM_i，j～PM_i+3，j、PM_i，j+1～PM_i+3，j+1、PM_i，j+2～PM_i+3，j+2然后PM_i，j+3～PM_i+3，j+3。同理，欲比较影像方块数据的顺序例如为PS_i，j～PS_i+3，j、PS_i，j+1～PS_i+3，j+1、PS_i，j+2～PS_i+3，j+2然后PS_i，j+3～PS_i+3，j+3。绝对差电路110接收目前影像方块数据PM以及欲比较影像方块数据PS后即依算式AD_i，j＝|PM_i，j-PS_i，j|依序产生串行形式的绝对差数据AD_i，j～AD_i+3，j+3。

当产生第一笔绝对差数据AD_i，j时，选择电路SEL1选择“0”传送至加法器ADD1。此时令缓存器REG1闩锁加法器ADD1所输出AD_i，j+0的运算结果。当绝对差电路110产生第二笔绝对差数据AD_i+1，j时，令选择电路SEL1选择缓存器REG1所输出的数据SAD1(即AD_i，j)传送至加法器ADD1。然后令缓存器REG1闩锁加法器ADD1所输出AD_i，j+AD_i+1，j的运算结果。以此类推，当绝对差电路110产生4×4像素的最后一笔绝对差数据AD_i+3，j+3时，令选择电路SEL1选择缓存器REG1所输出的数据SAD1(此时为AD_i，j+…+AD_i+2，j+3)传送至加法器ADD1。然后令缓存器REG1闩锁加法器ADD1所输出AD_i，j+…+AD_i+2，j+3+AD_i+3，j+3的运算结果。此时即完成一个4×4像素的SAD运算。

然而，本发明可同时提供多种影像方块大小的SAD运算值，而不限于上述实施例中的4×4像素大小。因此本实施例更在缓存器REG1的输出端更耦接多组累加电路SUM2～SUM11，用以接收运算完成的4×4像素SAD值(即绝对差和数据SAD1)，并各自累加所接收绝对差和数据SAD1以输出其欲计算的影像方块大小的绝对差和数据。例如，累加电路SUM2～SUM11分别用以累加4×8(左)、4×8(右)、8×4(上)、8×4(下)、8×8、8×16(左)、8×16(右)、16×8(上)、16×8(下)以及16×16像素方块大小的绝对差和数据SAD2～SAD11，并且各自依预定时序重新累加。

凡熟习此技艺者应知，本实施例可视实际需要而决定累加电路的个数。例如，若设计者只需要同时计算4×4、8×8以及16×16像素方块大小的绝对差和数据，则可省略图1电路中累加电路SUM2～SUM5以及SUM7～SUM10。或者，若设计者只需要计算8×8像素方块大小的绝对差和数据，则可省略图1电路中累加电路SUM2～SUM11，只需修改上述实施例中选择电路SEL1选择“0”的时序即可使缓存器REG1输出所累加的8×8像素方块的绝对差和数据。上述各种修改的结果亦属本发明的范畴。

在本实施例中，累加电路SUM2～SUM11例如为相类似的电路，因此仅以累加电路SUM11为代表说明。累加电路SUM11例如包括加法器、缓存器以及选择电路，其操作相似于加法器ADD1、缓存器REG1以及选择电路SEL1，故不在此赘述。其中，累加电路SUM11所接收的绝对差和数据SAD1(指已完成4×4像素的SAD运算)的顺序如图2B所示。

请参阅图2B所示，是依照本发明一较佳实施例所示的一种4×4像素方块串行排列的顺序示意图。图中每一方格表示一个4×4像素方块的绝对差和数据(例如由图1中绝对差电路110的输出所计算获得)，方格中的数字表示产生该数据的次序。因此，例如累加电路SUM6可依此次序逐一接收并先累加第1～4笔4×4像素方块的绝对差和数据，以获得第一笔8×8像素方块的绝对差和数据；然后继续接收并重新累加第5～8笔4×4像素方块的绝对差和数据，以获得第二笔8×8像素方块的绝对差和数据；以此类推，继续接收并重新累加第13～16笔4×4像素方块的绝对差和数据，以获得第四笔8×8像素方块的绝对差和数据。在此同时，累加电路SUM11亦同时逐一接收并累加第1～16笔4×4像素方块的绝对差和数据，因而获得16×16像素方块的绝对差和数据。

上述实施例中可以在最短时间内同时提供数种不同影像方块大小的绝对差和数据。若考虑电路面积，则本发明可以参照下述实施例施作。

请参阅图3所示，是依照本发明较佳实施例所绘示的另一种绝对差和电路方块图。如图3所示，绝对差电路310接收目前影像方块数据PM以及欲比较影像方块数据PS，并且输出绝对差数据AD。在此，绝对差电路310、加法器ADD1、缓存器REG1以及选择电路SEL1譬如分别与前述实施例中图1的绝对差电路110、加法器ADD1、缓存器REG1以及选择电路SEL1相同，故不在此赘述。

请参阅图3所示，选择电路320耦接于绝对差电路310与加法器ADD1之间。在此，假设缓存器REG1用以暂存4×4像素的SAD值。本发明可同时提供多种影像方块大小的SAD运算值，而不限于上述实施例中的4×4像素大小。因此本实施例更在加法器ADD1的输出端更耦接多组缓存器REG2～REG11，用以接收运算完成的4×4像素SAD值(即绝对差和数据SAD1)，并各自累加所接收绝对差和数据SAD1以输出其欲计算的影像方块大小的绝对差和数据。例如，缓存器REG2～REG11分别用以累加4×8(左)、4×8(右)、8×4(上)、8×4(下)、8×8、8×16(左)、8×16(右)、16×8(上)、16×8(下)以及16×16像素方块大小的绝对差和数据SAD2～SAD11，并且各自依预定时序重新累加。

凡熟习此技艺者应知，本实施例可视实际需要而决定缓存器的个数。例如，若设计者只需要同时计算4×4、8×8以及16×16像素方块大小的绝对差和数据，则可省略图1电路中缓存器REG2～REG5以及REG7～REG10。或者，若设计者只需要计算8×8像素方块大小的绝对差和数据，则可省略图1电路中缓存器路REG2～REG11，只需修改选择电路SEL1选择“0”的时序即可使缓存器REG1输出所累加的8×8像素方块的绝对差和数据。上述各种修改的结果亦属本发明的范畴。

本实施例中，4×4像素方块串行排列的顺序亦依照图2B所示。请同时参阅图2B与图3所示。例如，若加法器ADD1已完成第1个4×4影像方块的SAD运算(此时加总值322即为完整4×4影像方块的绝对差和数据)，即令缓存器REG2、REG4、REG6、REG7、REG9、REG11以及REG1闩锁加总值322。待加法器ADD1完成第2个4×4影像方块的SAD运算，即令缓存器REG3以及REG1闩锁加总值322。然后，令选择电路320逐一选择数据SAD4、SAD6、SAD7、SAD9、SAD11输出至加法器ADD1以各自与第2个4×4影像方块的绝对差和数据(SAD1)进行加法运算，以便各自储存其累加结果。此时缓存器REG4即可输出其第一个8×4影像方块的绝对差和数据SAD4。其余可依上述类推，故不再赘述。

图1与图3的绝对差和电路各具特点，例如图1的绝对差和电路可以在最短时间内同时提供数种不同影像方块大小的绝对差和数据，而图3的绝对差和电路则最省电路面积。以下再举一实施例，使电路面积与运算效能是介于图1与图3的绝对差和电路之间。

请参阅图4所示，是依照本发明较佳实施例所绘示的再一种绝对差和电路方块图。如图4所示，绝对差电路410接收目前影像方块数据PM以及欲比较影像方块数据PS，并且输出绝对差数据AD。在此，绝对差电路410、加法器ADD1、缓存器REG1～REG6、选择电路SEL1以及420譬如分别与前述实施例中图3的绝对差电路310、加法器ADD1、缓存器REG1～REG6、选择电路SEL1以及320相同，故不在此赘述。

请参阅图4所示，加法器430耦接至缓存器REG6的输出端，并且接收绝对差和数据SAD6以便与选择电路440所选择输出的数据进行加法运算。每当完成一个8×8影像方块的SAD运算(即缓存器REG6中已闩锁8×8影像方块的绝对差和数据)后，在加法器ADD1尚未输出完整的4×4影像方块的绝对差和数据之前，即可利用此一期间通过选择电路440的切换而使绝对差和数据SAD6累加至对应的缓存器中。因此，相较于图3，本实施例虽增加了选择电路440与加法器430，却可以比图3的绝对差和电路更有效率。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims

1.一种绝对差和电路，其特征在于其包括：

一绝对差电路，用以接收一第一数据PM_i，j以及一第二数据PS_i，j，并且输出一绝对差数据AD_i，j，其中PM_i，j、PS_i，j与AD_i，j分别表示第i列第j个该第一数据、该第二数据以及该绝对差数据，并且AD_i，j＝|PM_i，j-PS_i，j|，其中i以及j皆为大于等于0的整数；

一第一加法器，用以接收并且加总该绝对差数据以及一第一累加数据，以及将加总结果输出为一第一加总值；

一第一缓存器，用以依一第一预定时序接收并闩锁该第一加总值后输出一第一绝对差和数据；以及

一第一选择电路，用以接收并选择该第一绝对差和数据以及一零数据其中之一，并将所选择数据输出为该第一累加数据，其中该零数据的值为0，且当该绝对差电路产生该绝对差数据AD_i，j数组中的第一笔绝对差数据时，该第一选择电路选择该零数据，否则选择该第一绝对差和数据。

2.根据权利要求1所述的绝对差和电路，其特征在于其中所述的绝对差电路包括：

一减法器，用以接收该第一数据以及该第二数据并将二者相减后输出一差值；

一第二缓存器，耦接至该减法器，用以依一第二预定时序闩锁该差值；

一补码电路，耦接至该第二缓存器，用以产生该差值的补码；以及

一第二选择电路，耦接至该第二缓存器以及该补码电路，用以在所接收的该差值以及该差值的补码二者中选择正数者输出为该绝对差数据。

3.根据权利要求2所述的绝对差和电路，其特征在于其中所述的补码电路包括：

一反相器，用以接收并将该差值反相，以输出一反相差值；以及

一第二加法器，耦接至该反相器，用以接收并加总该反相差值以及一壹数据以输出该差值的补码，其中该壹数据的值为1。

4.根据权利要求1所述的绝对差和电路，其特征在于其中所述的第一绝对差和数据是为AD_i，j至AD_i+3，j+3的4×4数组的累加结果。

5.根据权利要求1所述的绝对差和电路，其特征在于其中所述的第一缓存器不具有重置功能。

6.根据权利要求1所述的绝对差和电路，其特征在于其更包括至少一累加电路，用以接收并累加该第一绝对差和数据以输出一第二绝对差和数据，并且依预定时序重新累加。

7.根据权利要求6所述的绝对差和电路，其特征在于其中所述的累加电路包括：

一第三加法器，用以接收并且加总该第一绝对差和数据以及一第三累加数据，以及将加总结果输出为一第三加总值；

一第三缓存器，用以依一第三预定时序接收并闩锁该第三加总值后输出该第二绝对差和数据；以及

一第三选择电路，用以接收并选择该第二绝对差和数据以及该零数据其中之一，并将所选择数据输出为该第三累加数据，其中当该绝对差电路产生该绝对差数据AD_i，j数组中的最后一笔绝对差数据时，该第三选择电路选择该零数据，否则选择该第二绝对差和数据。

8.根据权利要求6所述的绝对差和电路，其特征在于其中所述的第一绝对差和数据是为AD_i，j至AD_i+3，j+34×4数组的累加结果以及AD_i，j+4至AD_i+3，j+74×4数组的累加结果二者之一，以及该第二绝对差和数据是为AD_i，j至AD_i+3，j+7的4×8数组的累加结果。

9.根据权利要求6所述的绝对差和电路，其特征在于其中所述的第一绝对差和数据是为AD_i，j至AD_i+3，j+3以及AD_i+4，j至AD_i+7，j+3二者之一4×4数组的累加结果，以及该第二绝对差和数据是为AD_i，j至AD_i+7，j+3的8×4数组的累加结果。

10.根据权利要求6所述的绝对差和电路，其特征在于其中所述的第一绝对差和数据是为AD_i，j至AD_i+3，j+3、AD_i+4，j至AD_i+7，j+3、AD_i，j+4至AD_i+3，j+7以及AD_i+4，j+4至AD_i+7，j+7其中之一4×4数组的累加结果，以及该第二绝对差和数据是为AD_i，j至AD_i+7，j+7的8×8数组的累加结果。

11.根据权利要求6所述的绝对差和电路，其特征在于其中所述的第一绝对差和数据是为AD_i，j至AD_i+3，j+3、AD_i+4，j至AD_i+7，j+3、AD_i，j+4至AD_i+3，j+7、AD_i+4，j+4至AD_i+7，j+7、AD_i，j+8至AD_i+3，j+11、AD_i+4，j+8至AD_i+7，j+11、AD_i，j+12至AD_i+3，j+15以及AD_i+4，j+12至AD_i+7，j+15其中之一4×4数组的累加结果，以及该第二绝对差和数据是为AD_i，j至AD_i+7，j+15的8×16数组的累加结果。

12.根据权利要求6所述的绝对差和电路，其特征在于其中所述的第一绝对差和数据是为AD_i，j至AD_i+3，j+3、AD_i+4，j至AD_i+7，j+3、AD_i，j+4至AD_i+3，j+7、AD_i+4，j+4至AD_i+7，j+7、AD_i+8，j至AD_i+11，j+3、AD_i+12，j至AD_i+15，j+3、AD_i+8，j+4至AD_i+11，j+7以及AD_i+12，j+4至AD_i+15，j+7其中之一4×4数组的累加结果，以及该第二绝对差和数据是为AD_i，j至AD_i+15，j+7的16×8数组的累加结果。

13.根据权利要求6所述的绝对差和电路，其特征在于其中所述的第一绝对差和数据是为AD_i，j至AD_i+3，j+3、AD_i+4，j至AD_i+7，j+3、AD_i，j+4至AD_i+3，j+7、AD_i+4，j+4至AD_i+7，j+7、AD_i+8，j至AD_i+11，j+3、AD_i+12，j至AD_i+15，j+3、AD_i+8，j+4至AD_i+11，j+7、AD_i+12，j+4至AD_i+15，j+7、AD_i，j+8主AD_i+3，j+11、AD_i+4，j+8至ADi+7，j+11、AD_i，j+12至AD_i+3，j+15、AD_i+4，j+12至AD_i+7，j+15、AD_i+8，j+8至ADi+11，j+11、AD_i+12，j+8至AD_i+15，j+11、AD_i+8，j+12至AD_i+11，j+15以及AD_i+12，j+12至AD_i+15，j+15其中之一4×4数组的累加结果，以及该第二绝对差和数据是为AD_i，j至AD_i+15，j+15的16×16数组的累加结果。

14.根据权利要求1所述的绝对差和电路，其特征在于其更包括：

一第四缓存器，用以接收并依一第四预定时序闩锁该第一加总值以输出一第三绝对差和数据；以及

一第四选择电路，耦接于该绝对差电路与该第一加法器之间，并且连接该第四缓存器，用以接收并选择该绝对差数据、该第三绝对差和数据以及该零数据其中之一传送至该第一加法器以便与该第一累加数据进行加法运算，其中当该绝对差电路产生该绝对差数据AD_i，j数组中的每一个绝对差数据时，该第四选择电路选择该绝对差数据，且当该绝对差电路产生该绝对差数据AD_i，j数组中的最后一个绝对差数据时，该第四选择电路选择该零数据，否则选择该第三绝对差和数据。

15.根据权利要求14所述的绝对差和电路，其特征在于其中所述的第一绝对差和数据是为AD_i，j至AD_i+3，j+3、AD_i+4，j至AD_i+7，j+3、AD_i，j+4至AD_i+3，j+7、AD_i+4，j+4至AD_i+7，j+7、AD_i+8，j至AD_i+11，j+3、AD_i+12，j至AD_i+15，j+3、AD_i+8，j+4至AD_i+11，j+7、AD_i+12，j+4至AD_i+15，j+7、AD_i，j+8至AD_i+3，j+11、AD_i+4，j+8至AD_i+7，j+11、AD_i，j+12至AD_i+3，j+15、AD_i+4，j+12至AD_i+7，j+15、AD_i+8，j+8至AD_i+11，j+11、AD_i+12，j+8至AD_i+15，j+11、AD_i+8，j+12至AD_i+11，j+15以及AD_i+12，j+12至AD_i+15，j+15其中之一4×4数组的累加结果，以及该第三绝对差和数据是为AD_i，j至AD_i+7，j+7、AD_i+8，j至AD_i+15，j+7、AD_i，j+8至AD_i+7，j+15以及AD_i+8，j+8至AD_i+15，j+15其中之一8×8数组的累加结果。

16.根据权利要求15所述的绝对差和电路，其特征在于其更包括：

一第五加法器，用以接收并且加总该第三绝对差和数据以及一第五累加数据，以及将加总结果输出为一第五加总值；

一第五缓存器，用以依一第五预定时序接收并闩锁该第五加总值后输出一第四绝对差和数据；以及

一第五选择电路，用以接收并选择该第四绝对差和数据以及该零数据其中之一，并将所选择数据输出为该第五累加数据，其中当该第四缓存器輸出AD_i，j至AD_i+7，j+7、AD_i+8，j至AD_i+15，j+7、AD_i，j+8至AD_i+7，j+15以及AD_i+8，j+8至AD_i+15，j+15其中之一8×8数组的累加结果时，该第五选择电路选择该零数据，否则选择该第四绝对差和数据。

17.根据权利要求16所述的绝对差和电路，其特征在于其中所述的第四绝对差和数据是为AD_i，j至AD_i+7，j+15以及AD_i+8，j至AD_i+15，j+15其中之一8×16数组的累加结果。

18.根据权利要求16所述的绝对差和电路，其特征在于其中所述的第四绝对差和数据是为AD_i，j至AD_i+15，j+7以及AD_i，j+8至AD_i+15，j+15其中之一16×8数组的累加结果。

19.根据权利要求16所述的绝对差和电路，其特征在于其中所述的第四绝对差和数据是为AD_i，j至AD_i+15，j+15的16×16数组的累加结果。

20.根据权利要求1所述的绝对差和电路，其特征在于其中所述的第一数据以及该第二数据分别为目前影像方块数据以及欲比较影像方块数据。