CH680692A5

CH680692A5 -

Info

Publication number: CH680692A5
Application number: CH255390A
Authority: CH
Inventors: Gerd Danner
Original assignee: Siemens Ag
Priority date: 1989-08-11
Filing date: 1990-08-06
Publication date: 1992-10-15
Also published as: DE3926669A1; DE3926669C2

Description

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CH 680 692 A5 CH 680 692 A5

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Beschreibung description

Verfahren für die Aufnahme und Weiterleitung von nach einem asynchronen Transfermodus übertragenen Nachrichtenblöcken durch eine Vermittlungseinrichtung Method for the recording and forwarding of message blocks transmitted according to an asynchronous transfer mode by a switching device

Die Erfindung betrifft ein Verfahren gemäss Oberbegriff des Patentanspruches 1. The invention relates to a method according to the preamble of claim 1.

Ein derartiges Verfahren ist bereits bekannt, («telcom report», 11 (1988), Heft 6, Seiten 210 bis 213). Bei diesem bekannten Verfahren ist für die Übertragung der ersten und zweiten Meldesignale in den Block-Köpfen zu übertragender Nachrich-tenblöcke jeweils ein Steuersignalbit reserviert. Bei einer derartigen Vorgehensweise können Probleme jedoch dann auftreten, wenn die Nachrichtenblöcke eine variable Blocklänge aufweisen. Denn in diesem Falle ist die Reaktionszeit für die Abgabe von Meldesignalen von der Blocklänge der einzelnen Nachrichtenblöcke abhängig, so dass die für die Zwi-schenspeicherung von Nachrichtenblöcken vorgesehenen Speicheranordnungen zur Vermeidung von Nachrichtenblockverlusten jeweils eine an die maximal mögliche Reaktionszeit für die Abgabe von Meldesignalen angepasste Speicherkapazität aufweisen müssen. Such a method is already known ("telcom report", 11 (1988), number 6, pages 210 to 213). In this known method, a control signal bit is reserved for the transmission of the first and second message signals in the message blocks to be transmitted in the block heads. Problems can arise with such a procedure, however, if the message blocks have a variable block length. In this case, the response time for the delivery of message signals depends on the block length of the individual message blocks, so that the memory arrangements provided for the intermediate storage of message blocks to avoid message block losses each have a memory capacity adapted to the maximum possible response time for the delivery of message signals must have.

Darüber hinaus ist bereits eine weitere Vermittlungseinrichtung für die Aufnahme und Weiterleitung von nach einem asynchronen Transfermodus übertragenen Nachrichtenblöcken bekannt (US-PS 4 491 945). Bei dieser bekannten Vermittlungseinrichtung ist eine mehrstufige Koppelanordnung in gestreckter Gruppierung vorgesehen. Die Koppelvielfache unmittelbar aufeinanderfolgender Koppelstufen sind dabei über bidirektional betreibbare Übertragungsleitungen miteinander verbunden. Über eine solche Ubertragungsleitung erfolgt lediglich dann eine Übertragung eines Nachrichtenblockes, wenn von dem diesen Nachrichtenblock aufnehmenden Koppelvielfachen zuvor in Rückwärtsrichtung ein Meldesignal abgegeben worden ist, durch welches die Bereitschaft für die Aufnahme eines Nachrichtenblockes in eine der betreffenden Übertragungsleitung zugeordnete Speicheranordnung angezeigt ist. Die Festlegung der Übertragungsrichtung auf der betreffenden Übertragungsleitung für die Abgabe von Meldesignalen in Rückwärtsrichtung bzw. Übertragung von Nachrichtenblöcken in Vorwärtsrichtung erfolgt dabei mit Hilfe von diese Übertragungsleitung beidseitig abschliessenden Leitungstreibem, die von den beiden miteinander verbundenen Koppelvielfachen entsprechend zu steuern sind. In addition, another switching device for the recording and forwarding of message blocks transmitted according to an asynchronous transfer mode is already known (US Pat. No. 4,491,945). In this known switching device, a multi-stage coupling arrangement is provided in an extended grouping. The switching multiples of immediately successive switching stages are connected to one another via bidirectionally operable transmission lines. A transmission of a message block takes place via such a transmission line only if a signal has previously been issued in the reverse direction by the switching matrix receiving this message block, by which the readiness for the reception of a message block in a memory arrangement assigned to the transmission line in question is indicated. The determination of the transmission direction on the transmission line in question for the delivery of signal signals in the reverse direction or transmission of message blocks in the forward direction is carried out with the aid of line drivers which terminate on both sides of this transmission line and which are to be controlled accordingly by the two interconnected coupling multiples.

Es ist nun Aufgabe der vorliegenden Erfindung, einen Weg zu zeigen, wie bei einem Verfahren gemäss Oberbegriff des Patentanspruches 1 die Reaktionszeit für die Abgabe von Meldesignalen gegenüber dem Stand der Technik reduziert werden kann. It is an object of the present invention to show a way in which, in a method according to the preamble of claim 1, the response time for the output of signal signals can be reduced compared to the prior art.

Gelöst wird die vorstehend aufgezeigte Aufgabe bei einem Verfahren gemäss Oberbegriff des Patentanspruches 1 durch die im kennzeichnenden Teil dieses Patentanspruches angegebenen Verfahrensmerkmale. The object outlined above is achieved in a method according to the preamble of patent claim 1 by the method features specified in the characterizing part of this patent claim.

Die Erfindung bringt den Vorteil mit sich, dass mit einem geringen Steuerungsaufwand Meldesignale im Bedarfsfalle je nach dem momentanen Informati-onsfluss auf dem jeweiligen Übertragungsweg entweder in Nachrichtenblöcken an beliebiger Stelle oder in Übertragungspausen von Nachrichtenblöcken übertragbar sind. Damit reduziert sich die Reaktionszeit für die Abgabe von Meldesignalen wesentlich gegenüber dem Stand der Technik. Durch dieses Reduzieren können für die Zwischen-speicherung von Nachrichtenblöcken vorgesehene Speicheranordnungen mit gegenüber dem Stand der Technik geringerer Speicherkapazität verwendet werden. The invention has the advantage that, with little control effort, message signals can be transmitted, depending on the current information flow on the respective transmission path, either in message blocks at any point or during transmission pauses of message blocks. This significantly reduces the response time for issuing message signals compared to the prior art. As a result of this reduction, storage arrangements provided for the intermediate storage of message blocks with a storage capacity that is lower than in the prior art can be used.

Vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Patentansprüchen 2 bis 4. Der Vorteil der Ausgestaltung gemäss Patentanspruch 2 besteht dabei in der besonders einfachen Codierung von Steuersignalbits und Nachrichtensignalbits führenden Bitgruppen. Der Vorteil der Ausgestaltungen gemäss der Patentansprüche 3 und 4 liegt dagegen in dem besonders geringen Steuerungsaufwand, um einerseits eine Vortäuschung von Meldesignalen durch Bitverfälschungen zu reduzieren und andererseits bei Vorliegen eines vorgetäuschten ersten Meldesignals spätestens mit dem Erreichen des Leerzustandes der jeweiligen Speicheranordnung durch Abgabe des zweiten Meldesignals den normalen Speicherbetrieb wieder aufzunehmen. Auf diese Weise wird verhindert, dass durch ein vorgetäuschtes erstes Meldesignal der jeweilige Übertragungsweg über eine längere Zeitspanne für die Übertragung von Nachrichtenblöcken gesperrt ist. Advantageous refinements of the invention result from claims 2 to 4. The advantage of the refinement according to claim 2 consists in the particularly simple coding of control signal bits and bit signal groups carrying message signal bits. The advantage of the refinements according to claims 3 and 4, on the other hand, lies in the particularly low control effort, on the one hand to reduce the pretense of signaling signals by bit falsification and on the other hand when a pretended first signaling signal is present, at the latest when the respective memory arrangement is empty by emitting the second signaling signal resume normal memory operation. In this way it is prevented that the respective transmission path is blocked for a longer period of time for the transmission of message blocks by a simulated first notification signal.

Im folgenden wird nun die vorliegende Erfindung anhand von Zeichnungen beispielsweise näher beschrieben. In the following, the present invention will now be described, for example, with reference to drawings.

Fig. 1 zeigt eine Vermittlungseinrichtung mit einer Umkehr-Koppelanordnung und Fig. 1 shows a switching device with a reverse coupling arrangement and

Fig. 2 zeigt einen möglichen Aufbau der in Fig. 1 lediglich schematisch dargestellten Koppelvielfachen. FIG. 2 shows a possible structure of the switching multiples shown only schematically in FIG. 1.

Die in Fig. 1 dargestellte Vermittlungseinrichtung VE weist eine Mehrzahl von Leitungsanschlusseinrichtungen AS auf, an weiche jeweils zwei externe Übertragungsleitungen, nämlich eine Eingangsübertragungsleitung und eine dieser zugeordnete Ausgangs-Ubertragungsleitung, angeschlossen sind. Innerhalb der Vermittlungseinrichtung stehen die Leitungsanschlusseinrichtungen AS über den jeweils zugehörigen externen Übertragungsleitungen zugeordnete Verbindungsleitungen mit einer ersten Koppelstufe KS1, einer lediglich als Beispiel zweistufig ausgebildeten Umkehr-Koppelanordnung in Verbindung. Diese erste Koppelstufe KS1 ist aus 8 Koppelvielfachen KV11 bis KV 18 gebildet. Von diesen sind in Fig. 1 lediglich die Koppelvielfache KV11 und KV18 dargestellt. Jedes der Koppelvielfachen verfügt über 8 mit E1 bis E8 bezeichnete Eingänge sowie 8 mit S1 mit S8 bezeichnete Ausgänge. Gleiche Ziffern führende Eingänge und Ausgänge sind dabei einander zugeordnet. An die einander zugeordneten Eingänge und Ausgänge E1/S1 bis E4/S4 sind die zuvor genannten Leitungsanschlusseinrichtun5 The switching device VE shown in FIG. 1 has a plurality of line connection devices AS, to each of which two external transmission lines, namely an input transmission line and an output transmission line assigned to them, are connected. Within the switching device, the line connection devices AS are connected to a first coupling stage KS1, a reversing coupling arrangement designed only as a two-stage example, via the respective associated external transmission lines. This first switching stage KS1 is formed from 8 switching multiples KV11 to KV 18. Of these, only the switching multiples KV11 and KV18 are shown in FIG. 1. Each of the switching matrixes has 8 inputs labeled E1 to E8 and 8 outputs labeled S1 with S8. Inputs and outputs with the same numbers are assigned to each other. The aforementioned line connection devices are connected to the mutually assigned inputs and outputs E1 / S1 to E4 / S4

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gen AS angeschlossen. Die übrigen einander zugeordneten Eingänge und Ausgänge E5/S5 bis E8/S8 der einzelnen Koppelvielfachen stehen dagegen über Verbindungsleitungen mit 4 eine zweite Koppelstufe KS2 bildenden Koppelvielfachen KV21 bis KV24 in Verbindung. Von diesen sind in Fig. 1 lediglich die Koppelvielfache KV21 und KV24 dargestellt. Jedes dieser Koppelvielfachen KV21 bis KV24 weist wie die Koppelvielfache der ersten Koppelstufe KS1 8 Eingänge E1 bis E8 und 8 diesen zugeordnete Ausgänge S1 bis S8 auf. Entsprechend dem angewandten Umkehr-Prinzip existieren dabei für jede Verbindung zwischen einem Koppelvielfachen der ersten Koppelstufe KS1 und einem Koppelvielfachen der zweiten Koppelstufe KS2 zwei einander zugeordnete, für entgegengesetzte Übertragungsrichtungen vorgesehene Verbindungsleitungen. Gemäss Fig. 1 ist also beispielsweise der zwischen dem Ausgang S5 des Koppelvielfachs KV11 und dem Eingang E1 des Koppelvielfachs KV21 liegenden Verbindungsleitung eine zwischen dem Ausgang S1 des Koppelvielfachs KV21 und dem Eingang E5 des Koppelvielfachs KV11 liegende Verbindungsleitung zugeordnet. connected to AS. The other mutually assigned inputs and outputs E5 / S5 to E8 / S8 of the individual switching matrixes, on the other hand, are connected via connecting lines to 4 switching matrixes KV21 to KV24 forming a second switching stage KS2. Of these, only the switching multiples KV21 and KV24 are shown in FIG. 1. Each of these switching multiples KV21 to KV24, like the switching multiples of the first switching stage KS1, has 8 inputs E1 to E8 and 8 outputs S1 to S8 assigned to them. In accordance with the reversal principle used, for each connection between a switching multiple of the first switching stage KS1 and a switching multiple of the second switching stage KS2 there are two connecting lines assigned to one another and provided for opposite transmission directions. 1, for example, the connecting line lying between the output S5 of the switching matrix KV11 and the input E1 of the switching matrix KV21 is assigned a connecting line lying between the output S1 of the switching matrix KV21 and the input E5 of the switching matrix KV11.

Die gerade erläuterte Vermittlungseinrichtung VE dient für die Aufnahme und Weiterleitung von nach einem asynchronen Transfermodus (ATM) übertragener Nachncntenblöcke mit variabler Blocklänge, die jewe. s neben einer Mehrzahl von zu übertragenden NacMnchtensignalbits einen sogenannten Bloc* Kop* aufweisen. In einem solchen Block-Kopf sind a e o w enigen Steuersignale enthalten, die für e n«. Uöertragung des jeweiligen Nachrichtenbloo.es Zuge einer virtuellen Verbindung erforderi^ s na ist innerhalb der Vermittlungseinrichtung VE e ne Weiterleitung von Koppelvielfach zu Koppelvielfach nach dem bekannten Umwerteprinzip vorgesehen, so sind in diesen Steuersignalen die jeweilige virtuelle Verbindung bezeichnende Adressensignale sowie Informationen bezüglich des in der jeweiligen Koppelstufe zu benutzenden Ausganges enthalten. Erfolgt dagegen innerhalb der Vermittlungseinrichtung VE eine Weiterleitung nach dem bekannten «Self-Routing»-Prin-zip, so enthalten die genannten Steuersignale entsprechende Self-Routing-Informationen. The switching device VE just explained is used for the recording and forwarding of night blocks with variable block lengths transmitted according to an asynchronous transfer mode (ATM), the respective. s have a so-called Bloc * Kop * in addition to a plurality of night signal bits to be transmitted. Such a block header contains a few control signals which are necessary for a ". Transmission of the respective message block required for a virtual connection. A forwarding from switching matrix to switching matrix according to the known conversion principle is provided in the switching device VE, so these control signals contain the address signals identifying the respective virtual connection and information relating to the one in the respective one Coupling stage included to use the output. If, on the other hand, forwarding takes place within the switching center VE according to the known “self-routing” principle, the control signals mentioned contain corresponding self-routing information.

Unabhängig davon, welches der beiden zuvor genannten Prinzipien für die Weiterleitung von Nachrichtenblöcken innerhalb der Vermittlungseinrichtung benutzt ist, werden die den einzelnen Nachrichtenblöcken zugehörigen Steuersignalbits und Nachrichtensignalbits in Bitgruppen mit jeweils beispielsweise acht Bits unterteilt. Die einzelnen Bitgruppen eines Nachrichtenblockes werden dabei bei Aufnahme des betreffenden Nachrichtenblockes in eine Leitungsanschlusseinrichtung AS derart codiert, dass innerhalb der einzelnen Koppelvielfachen anhand dieser Codierung eine Unterscheidung zwischen Steuersignalbits führenden Bitgruppen und Nachrichtensignalbits führenden Bitgruppen möglich ist. Bei dem hier vorliegenden Ausführungsbeispiel dient als Codierung der einzelnen Bitgruppen ein den Bitgruppen jeweils vorangestelltes Codierbit. Die dadurch jeweils entstehende erweiterte Bitgruppe wird im folgenden auch als No- Regardless of which of the two aforementioned principles is used for the forwarding of message blocks within the switching device, the control signal bits and message signal bits associated with the individual message blocks are divided into bit groups, each with, for example, eight bits. The individual bit groups of a message block are coded when the relevant message block is received in a line connection device AS such that a distinction between bit groups carrying control signal bits and bit groups carrying message signal bits is possible within the individual switching multiples. In the present exemplary embodiment, the coding of the individual bit groups is a coding bit that precedes the bit groups. The resulting expanded bit group is also referred to below as a no-

nett bezeichnet. Durch das Auftreten dieses Codierbits mit einem ersten logischen Pegel, beispielsweise mit einem logischen Pegel «1», ist dabei die jeweilige Bitgruppe als Steuersignalbits führende Bit-5 gruppe gekennzeichnet. Demgegenüber tritt dieses Codierbit bei Nachrichtensignalbits führenden Bitgruppen jeweils mit einem zweiten logischen Pegel, d.h. mit einem logischen Pegel «0», auf. Im übrigen kann anstelle der hier gewählten Codierung für die 10 Bitgruppen auch eine davon abweichende Codierung benutzt werden. nicely labeled. The occurrence of this coding bit with a first logic level, for example with a logic level “1”, means that the respective bit group is identified as a bit 5 group carrying control signal bits. In contrast, this coding bit occurs in the case of bit groups carrying message signal bits each with a second logic level, i.e. with a logic level «0». For the rest, instead of the coding selected here, a different coding can also be used for the 10 bit groups.

Die Leitungsanschlusseinrichtungen AS nehmen im übrigen auch eine Decodierung von Nachrichtenblöcken vor, welche nach einem Durchlauf durch 15 die Umkehr-Koppelanordnung über die zuvor erwähnten externen Übertragungsleitungen weiterzuleiten sind. Diese Decodierung besteht in dem Entfernen des den einzelnen Bitgruppen bei der Aufnahme eines Nachrichtenblockes in die Vermitt-20 lungseinrichtung VE jeweils beigefügten Codierbits. The line connection devices AS also perform a decoding of message blocks, which are to be forwarded via the previously mentioned external transmission lines after they have passed through the reversing coupling arrangement. This decoding consists in removing the coding bits attached to the individual bit groups when a message block is received in the switching device VE.

Für die Weiterleitung von durch die Leitungsanschlusseinrichtungen AS jeweils codierten Nach-richtenblöcken über die beiden Koppelstufen KS1 und KS2 ist den Eingängen (E1 bis E8) der diesen 25 Koppelstufen zugehörigen Koppelvielfachen jeweils eine Speicheranordnung zugeordnet. Auf diese Speicheranordnungen wird im Zusammenhang mit Fig. 2 noch näher eingegangen. Vorab sei lediglich darauf hingewiesen, dass über einen Eingang eines 30 Koppelvielfaches zugeführte Nachrichtenblöcke zunächst in die dem jeweiligen Eingang zugeordnete Speicheranordnung aufgenommen werden. Anschliessend werden diese Nachrichtenblöcke nach Massgabe der in ihnen jeweils enthaltenen Steuersi-35 gnalbits führenden Bitgruppen über einen der dem jeweiligen Koppelvielfachen zugehörigen Ausgänge (S1 bis S8) weitergeleitet. A memory arrangement is assigned to the inputs (E1 to E8) of the switching multiples associated with these 25 switching stages for the forwarding of message blocks respectively coded by the line connection devices AS via the two switching stages KS1 and KS2. These storage arrangements are discussed in more detail in connection with FIG. 2. In advance, it should only be pointed out that message blocks supplied via an input of a switching matrix are first included in the memory arrangement assigned to the respective input. These message blocks are then forwarded via one of the outputs (S1 to S8) associated with the respective switching multiples in accordance with the bit groups containing control signal bits contained in them.

Für die Aufnahme von Nachrichtenblöcken in eine zuvor genannte Speicheranordnung ist eine 40 Flusssteuerung vorgesehen. Diese wird im folgenden am Beispiel der einerseits zwischen dem Ausgang S5 des Koppeivielfaches KV11 und dem Eingang E1 des Koppelvielfaches KV21 und andererseits zwischen dem Ausgang S1 des Koppelvielfa-45 ches KV21 und dem Eingang E5 des Koppelvielfaches KV11 bestehenden Verbindung erläutert. Diese Flusssteuerung ist jedoch auch für alle übrigen Verbindungen zwischen zwei Koppelvielfachen der Umkehr-Koppelanordnung vorgesehen. 50 Für die Erläuterung der Flusssteuerung wird davon ausgegangen, dass von dem Koppelvielfachen KV11 her über den Ausgang S5 nacheinander Nachrichtenblöcke übertragen werden. Diese werden zunächst in einer dem Eingang E1 des Koppeivielfa-55 ches KV21 zugeordneten Speicheranordnung vor einer Weiterleitung zwischengespeichert. Wird aufgrund einer Verzögerung der Weiterleitung der einzelnen zwischengespeicherten Nachrichtenblöcke ein festgelegter Füllgrad der Speicheranordnung 60 erreicht, so stellt das Koppelvielfach KV21 ein erstes Meldesignal bereit, das im folgenden als RNR-Signal («RECEIVE NOT READY») bezeichnet ist. Durch dieses wird die Nichtbereitschaft für die Aufnahme weiterer Nachrichtenblöcke in die Spei-65 cheranordnung angezeigt. Dieses RNR-Signal be3 A flow control is provided for the inclusion of message blocks in a previously mentioned memory arrangement. This will be explained in the following using the example of the connection existing on the one hand between the output S5 of the switching matrix KV11 and the input E1 of the switching matrix KV21 and on the other hand between the output S1 of the switching matrix KV21 and the input E5 of the switching matrix KV11. However, this flow control is also provided for all other connections between two switching multiples of the reversing switching arrangement. 50 For the explanation of the flow control it is assumed that message blocks are successively transmitted from the switching matrix KV11 via the output S5. These are first temporarily stored in a memory arrangement assigned to the input E1 of the Koppeivielfa-55 ches KV21 before being forwarded. If, due to a delay in the forwarding of the individual temporarily stored message blocks, a defined degree of filling of the memory arrangement 60 is reached, the switching matrix KV21 provides a first message signal, which is referred to below as an RNR signal (“RECEIVE NOT READY”). This indicates the unwillingness to include further message blocks in the storage arrangement. This RNR signal be3

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steht aus einer festgelegten Bitgruppe, deren Bitanzahl der Bitanzahl der in Nachrichtenblöcken auftretenden Bitgruppen entspricht. Gemäss dem vorstehend angegebenen Beispiel beträgt also die Bitanzahl 8. Diese festgelegte Bitgruppe ist dabei durch ein beigefügtes Codierbit als Steuersignalbits führende Bitgruppe gekennzeichnet. Dieses bereitgestellte RNR-Signal wird anschliessend über den Ausgang S1 des Koppelvielfachs KV21 zu dem Koppelvielfachen KV11 hin übertragen. Je nach dem Informationsfluss auf der zugehörigen Verbindungsleitung wird dabei dieses RNR-Signal entweder in einen gerade zu übertragenden Nachrichtenblock an beliebiger Stelle eingefügt oder gesondert während einer Übertragungspause von Nachrichtenblöcken übertragen. consists of a defined bit group, the number of bits of which corresponds to the number of bits of the bit groups occurring in message blocks. According to the example given above, the number of bits is 8. This fixed group of bits is identified by an added coding bit as a group of bits carrying control signal bits. This provided RNR signal is then transmitted via the output S1 of the switching matrix KV21 to the switching matrix KV11. Depending on the information flow on the associated connection line, this RNR signal is either inserted into a message block to be transmitted at any point or is transmitted separately during a transmission pause of message blocks.

Das Koppelvielfach KV11 überwacht das Auftreten eines RNR-Signals gesondert für jeden der zugehörigen Eingänge. Wird dabei das gerade übertragene erste Meldesignal durch das Koppeiviel-fach KV11 erkannt, so sperrt dieses den zugehörigen Ausgang S5 für die Abgabe weiterer Nachrichtenblöcke. Diese Sperre bleibt bestehen, bis ein von dem Koppelvielfachen KV21 her in gleicher Weise wie das RNR-Signal übertragenes, jedoch im Bitmuster sich von diesem unterscheidendes zweites Meldesignal durch das Koppelvielfach KV11 erkannt wird. Dieses zweite Meldesignal, das im folgenden als RR-Signa: («RECEIVE READY») bezeichnet ist, wird dann übertragen, wenn der zuvor erwähnte festgelegte Fuügrad der dem Eingang E1 des Koppelvieifaches KV21 zugeordneten Speicheranordnung durch Weiterleiten von in dieser zwischengespeichertef Nachrichtenblöcken unterschritten wird. The coupling multiple KV11 monitors the occurrence of an RNR signal separately for each of the associated inputs. If the first signal that has just been transmitted is recognized by the coupling multiple KV11, this blocks the associated output S5 for the delivery of further message blocks. This block remains until a second message signal transmitted by the switching matrix KV21 in the same way as the RNR signal but different in bit pattern from it is recognized by the switching matrix KV11. This second message signal, which is referred to below as RR signal: (“RECEIVE READY”), is then transmitted when the aforementioned specified level of the memory arrangement assigned to the input E1 of the coupling compartment KV21 is undershot by forwarding message blocks temporarily stored therein.

Bezüglich der gerade erläuterten Flusssteuerung sei noch darauf hingewiesen, dass bei dem vorliegenden Ausführungsbeispiel RNR-Signale und RR-Signale jeweils wenigstens zweimal hintereinander übertragen werden. Auf diese Weise werden Fehlerreaktionen der einzelnen Koppelvielfachen aufgrund von durch Übertragungsfehler vorgetäuschten RNR- bzw. RR-Signalen reduziert. Ausserdem werden zweite Meldesignale zusätzlich mit jedem Erreichen eines Leerzustandes einer Speicheranordnung übertragen. Auf diese Weise wird verhindert, dass bei Auftreten von vorgetäuschten RNR-Signalen das Sperren eines Ausgangs über eine längere Zeitspanne bestehen bleibt. Regarding the flow control just explained, it should also be pointed out that in the present exemplary embodiment RNR signals and RR signals are each transmitted at least twice in succession. In this way, error reactions of the individual switching matrixes due to RNR or RR signals simulated by transmission errors are reduced. In addition, second message signals are additionally transmitted each time an empty state of a memory arrangement is reached. This prevents the blocking of an output from persisting over a longer period of time if pretended RNR signals occur.

Im folgenden wird nun noch auf den Aufbau der in Fig. 1 dargestellten Koppelvielfachen näher eingegangen. Dazu wird auf Fig. 2 Bezug genommen, in welcher ein möglicher Aufbau eines dieser in gleicher Weise aufgebauten Koppelvielfachen dargestellt ist. Dabei sind in diese Figur lediglich Elemente aufgenommen, die für das Verständnis der vorliegenden Erfindung erforderlich sind. Gemäss Fig. 2 ist jedem der einem Koppelvielfachen zugehörigen Eingänge E1 bis E8 eine gesonderte Eingangssteuereinrichtung zugeordnet. Die einzelnen Eingangssteuereinrichtungen sind entsprechend ihrer Zuordnung zu den Eingängen mit ES1 bis ES8 bezeichnet. Dabei sind in Fig. 2 lediglich die Eingangssteuereinrichtungen ES1 und ES8 dargestellt. Mit einem Ausgang steht jede dieser Eingangssteuereinrichtungen mit einem Eingang einer Raumkoppelanordnung RK in Verbindung. Die einzelnen Eingänge sind entsprechend ihrer Zuordnung zu den einzelnen Eingangssteuereinrichtungen mit 1 bis 8 bezeichnet. Acht Ausgänge dieser Raumkoppelanordnung stellen die den Eingängen E1 bis E8 jeweils zugeordneten Ausgänge S1 bis S8 (Fig. 1) dar. The structure of the switching multiples shown in FIG. 1 will now be discussed in more detail below. For this purpose, reference is made to FIG. 2, in which a possible construction of one of these coupling multiples constructed in the same way is shown. Only elements that are necessary for understanding the present invention are included in this figure. 2, a separate input control device is assigned to each of the inputs E1 to E8 belonging to a switching matrix. The individual input control devices are designated ES1 to ES8 in accordance with their assignment to the inputs. 2, only the input control devices ES1 and ES8 are shown. Each of these input control devices is connected to an input of a space switching arrangement RK with an output. The individual inputs are labeled 1 to 8 according to their assignment to the individual input control devices. Eight outputs of this space coupling arrangement represent the outputs S1 to S8 assigned to the inputs E1 to E8 (FIG. 1).

Darüber hinaus weist das in Fig. 2 dargestellte Koppelvielfach eine zentrale Steuereinrichtung ZST auf, an welche die Eingangssteuereinrichtungen ES1 bis ES8 gemeinsam über ein Busleitungssystem angeschlossen sind. Dieser zentralen Steuereinrichtung sind ausserdem von jeder der Eingangssteuereinrichtungen her zwei gesonderte Steuerleitungen zugeführt. In addition, the switching matrix shown in FIG. 2 has a central control device ZST, to which the input control devices ES1 to ES8 are connected together via a bus line system. This central control device is also supplied with two separate control lines from each of the input control devices.

Der interne Aufbau der Eingangssteuereinrichtungen ES1 bis ES8 ist am Beispiel der Eingangssteuereinrichtung ES1 gezeigt. Danach stellt ein Se-rien-Parallel-Wandler S/P die Schnittstelle zu dem jeweiligen Eingang, hier dem Eingang E1, dar. Dieser Serien-Parallel-Wandier setzt ihm in seriellen Form zugeführte Nonetts in eine parallele Form um. Diesem nachgeschaltet ist eine Speicheranordnung SP, welche für eine Zwischenspeicherung von Nachrichtenblöcken eine Mehrzahl von 1, ..., k bezeichneten Speicherbereichen aufweist. Ausgangs-seitig ist diese Speicheranordnung an erste Eingänge einer Datenweiche DW angeschlossen, die ihrerseits ausgangsseitig mit einem Parallel-Serien-Wandler P/S in Verbindung steht. Dieser bildet die Schnittstelle zu der zuvor erwähnten Raumkoppelanordnung RK. The internal structure of the input control devices ES1 to ES8 is shown using the example of the input control device ES1. Then a series-parallel converter S / P represents the interface to the respective input, here the input E1. This series-parallel converter converts nonets supplied to it into a parallel form in serial form. This is followed by a memory arrangement SP which has a plurality of memory areas designated 1,..., K for the temporary storage of message blocks. On the output side, this memory arrangement is connected to the first inputs of a data switch DW, which in turn is connected on the output side to a parallel-series converter P / S. This forms the interface to the aforementioned space coupling arrangement RK.

Der Speicheranordnung SP ist eine Speichersteuereinrichtung SST zugeordnet. Diese steht in Verbindung mit einem an dem Ausgang des bereits erwähnten Serien-Parallel-Wandlers S/P angeschlossenen Decodierer DECI, dem bereits erwähnten Busleitungssystem und mit zweiten Eingängen sowie einem Steuereingang der Datenweiche DW. An den Ausgang des Serien-Parallel-Wandlers S/P ist im übrigen noch ein Decodierer DEC2 angeschlossen, dessen Ausgang mit den bereits erwähnten, zu der zentralen Steuereinrichtung ZST hin führenden Steuerleitungen verbunden ist. A memory control device SST is assigned to the memory arrangement SP. This is connected to a decoder DECI connected to the output of the series-parallel converter S / P already mentioned, the bus line system already mentioned and to second inputs and a control input of the data switch DW. A decoder DEC2 is also connected to the output of the series-parallel converter S / P, the output of which is connected to the control lines already mentioned which lead to the central control device ZST.

Nachdem zuvor der Aufbau des in Fig. 2 dargestellten Koppelvielfaches erläutert worden ist, wird nunmehr auf dessen Wirkungsweise eingegangen. Dabei wird jedoch von der Erläuterung der Steuerungsvorgänge abgesehen, die im Zusammenhang mit dem in der Vermittlungseinrichtung gerade benutzten, oben erwähnten Umwerte-Prinzip bzw. Self-Routing-Prinzip stehen, da derartige Steuerungsvorgänge nicht Gegenstand der vorliegenden Erfindung sind. After the structure of the switching matrix shown in FIG. 2 has been previously explained, its mode of operation will now be discussed. In this case, however, the explanation of the control processes which are related to the above-mentioned conversion principle or self-routing principle used in the switching device is not mentioned, since such control processes are not the subject of the present invention.

Es wird nun davon ausgegangen, dass über den Eingang E1 Nachrichtenblöcke aufzunehmen sind. Beim Durchlauf eines solchen Nachrichtenblockes durch den Serien-Parallel-Wandier S/P wird durch den Decodierer DECI durch Auswerten ihm zugeführter Nonetts der Beginn, d.h. der Block-Kopf, des betreffenden Nachrichtenblockes erkannt. Daraufhin werden in diesem enthaltene, für die Weiterleitung des Nachrichtenblockes über die Raumkoppelanordnung RK erforderliche Adresseninformationen an die Speichersteuereinrichtung SST wei- It is now assumed that message blocks are to be received via input E1. When such a message block passes through the series-parallel converter S / P, the decoder DECI declares the beginning by evaluating the nonets supplied to it. the block header of the relevant message block is recognized. Thereupon, address information contained therein, which is required for the forwarding of the message block via the space switching arrangement RK, is sent to the memory control device SST.

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terge leitet. Diese ermittelt daraufhin anhand einer von ihr geführten Freiliste die Anfangsadresse eines zu diesem Zeitpunkt freien Speicherbereiches der Speicheranordnung SP und steuert diesen anschliessend, ausgehend von dieser Anfangsadresse, derart an, dass die einzelnen Nonetts des gerade empfangenen Nachrichtenblockes in aufeinanderfolgende Speicherzellen des Speicherbereiches aufgenommen werden. Die ermittelte Anfangsadresse wird darüber hinaus auch noch in einen der Speichersteuereinrichtung SST zugehörigen Warteschlangenspeicher eingetragen, um in die Speicher-anordnung aufgenommene Nachrichtenblöcke in der Reihenfolge ihrer Aufnahme später wieder auslesen zu können. terge heads. Using a free list it maintains, the latter then determines the start address of a memory area of the memory arrangement SP that is free at this time and then controls it, starting from this start address, in such a way that the individual nonets of the message block just received are recorded in successive memory cells of the memory area. The determined starting address is also entered in a queue memory associated with the memory control device SST, in order to be able to read out later again the message blocks included in the memory arrangement in the order in which they were recorded.

Die in die Speichersteuereinrichtung SST aufgenommenen Adresseninformationen werden von dieser ausserdem zusammen mit einer die Empfangssteuereinrichtung ES1 bezeichnenden Adresse über das oben erwähnte Busleitungssystem der zentralen Steuereinrichtung ZST zugeführt, um die Adresse der Empfangssteuereinrichtung ES1 in einen durch die Adresseninformationen bezeichneten und damit einen der Ausgänge der Raumkoppelanordnung RK zugeordneten Warteschlangenspei-cher einzutragen. Damit sind dann zunächst die Steuerungsvorgänge für die Aufnahme des gerade am Eingang E1 aufgetretenen Nachrichtenblockes abgeschlossen. Diese Steuerungsvorgänge wiederholen sich für jeden nachfolgend am Eingang E1 auftretenden Nachrichtenblock. Ausserdem laufen die gerade beschriebenen Steuerungsvorgänge auch gesondert in den mit den Eingängen E2 bis E8 verbundenen Eingangssteuereinrichtungen ab. The address information recorded in the memory control device SST is also supplied by the latter together with an address designating the reception control device ES1 via the above-mentioned bus line system to the central control device ZST in order to convert the address of the reception control device ES1 into one designated by the address information and thus one of the outputs of the space switching arrangement RK Enter the assigned queue memory. The control processes for the recording of the message block that has just occurred at input E1 are then completed. These control processes are repeated for each message block subsequently occurring at input E1. In addition, the control processes just described also run separately in the input control devices connected to the inputs E2 to E8.

Die zentrale Steuereinrichtung ZST steuert anhand der den einzelnen Ausgängen der Raumkoppelanordnung RK zugeordneten Warteschlangenspeicher die Weiterleitung von in den Eingangssteuereinrichtungen ES1 bis ES8 gespeicherten Nachrichtenblöcken. Für diese Weiterleitung werden in festgelegten aufeinanderfolgenden Zeitintervallen, die jeweils der maximalen Ubertragungsdau-er eines Nachrichtenblockes entsprechen, den einzelnen Warteschlangenspeichern jeweils eine als nächste für eine Bearbeitung anstehende Adresse entnommen. Anhand dieser Adressen erfolgt dann eine Einstellung der Raumkoppelanordnung RK. Auf diese Einstellung hin überträgt die zentrale Steuereinrichtung ZST die gerade entnommenen Adressen über das mit ihr verbundene Busleitungssystem, um diejenigen Eingangssteuereinrichtungen (ES1 bis ES8) zu bezeichnen, die in dem jeweiligen Zeitintervall in die Weiterieitung von Nachrichtenblöcken einbezogen sind. Dies möge beispielsweise für die Eingangssteuereinrichtung ES1 der Fall sein. Die dieser zugehörige Speichersteuereinrichtung SST entnimmt daraufhin dem zugehörigen Warteschlangenspeicher die als nächste anstehende Anfangsadresse, die den Speicherbereich der Speicheranordnung SP bezeichnet, in welchem der gerade weiterzuleitende Nachrichtenblock gespeichert ist. Von dieser Anfangsadresse ausgehend steuert dann die Speichersteuereinrichtung SST den betreffenden Speicherbereich derart an, dass die darin gespeicherten Nonetts über die Datenweiche The central control device ZST controls the forwarding of message blocks stored in the input control devices ES1 to ES8 on the basis of the queue memories assigned to the individual outputs of the space switching arrangement RK. For this forwarding, an individual address which is next to be processed is taken from the individual queue memories at fixed successive time intervals, each of which corresponds to the maximum transmission duration of a message block. The space coupling arrangement RK is then set on the basis of these addresses. In response to this setting, the central control device ZST transmits the addresses which have just been removed via the bus line system connected to it, in order to designate those input control devices (ES1 to ES8) which are involved in the forwarding of message blocks in the respective time interval. This may be the case for the input control device ES1, for example. The memory control device SST associated therewith then takes from the associated queue memory the next pending start address, which designates the memory area of the memory arrangement SP in which the message block to be forwarded is stored. Starting from this starting address, the memory control device SST then controls the relevant memory area in such a way that the nonets stored therein via the data switch

DW und den Parallel-Serien-Wandler P/S der Raumnkoppelanordnung RK zugeführt werden. DW and the parallel-series converter P / S of the space coupling arrangement RK are supplied.

Die gerade erläuterten Steuerungsvorgänge laufen gleichzeitig auch in den übrigen gerade in die Weiterleitung von Nachrichtenblöcken einbezogenen Eingangssteuereinrichtungen ab. The control processes just explained also run simultaneously in the other input control devices which are currently involved in the forwarding of message blocks.

Tritt bei der zuvor beschriebenen Zwischenspei-cherung von Nachrichtenblöcken in einer Eingangssteuereinrichtung, die beispielsweise wieder die Eingangssteuereinrichtung ES1 sein möge, der Fall ein, dass durch die zugehörige Speichersteuereinrichtung SST anhand der von ihr geführten Freiliste das Erreichen des oben genannten festgelegten Füllgrades der zugeordneten Speicheranordnung SP festgestellt ist, so überträgt diese ein die Nicht-bereitschaft für die Aufnahme weiterer Nachrichtenblöcke anzeigendes Steuersignal über das Busleitungssystem zu der zentralen Steuereinrichtung ZST hin. Diesem Steuersignal ist dabei auch eine die Empfangssteuereinrichtung ES1 bezeichnende Adresse beigefügt. Auf das Auftreten dieses Steuersignals und der beigefügten Adresse hin ermittelt dann die zentrale Steuereinrichtung ZST diejenige Eingangssteuereinrichtung, die gerade über die Raumkoppelanordnung RK mit dem dem Eingang E1 zugeordneten Ausgang S1 verbunden ist, und führt dieser über das Busleitungssystem durch eine entsprechende Adressierung ein die Abgabe eines oben erwähnten RNR-Signals forderndes Steuersignal zu. Die der betreffenden Eingangssteuereinrichtung zugehörige Speichersteuereinrichtung SST reagiert darauf mit einer kurzzeitigen Unterbrechung der Ansteuerung der zugeordneten Speicheranordnung SP, um über die Datenweiche DW, wie oben erläutert worden ist, wenigstens zwei RNR-Signale in dem gerade über den Ausgang S1 zu übertragenden Nachrichtenbiock einzublenden. Die Datenweiche wird dafür von der betreffenden Speichersteuereinrichtung entsprechend gesteuert. If the above-described buffering of message blocks in an input control device, which may again be the input control device ES1, for example, the case arises that the associated storage control device SST uses the free list it maintains to achieve the abovementioned fixed filling level of the assigned storage arrangement SP is determined, it transmits a control signal, which indicates that it is not ready to receive further message blocks, via the bus line system to the central control device ZST. An address designating the reception control device ES1 is also attached to this control signal. Upon the occurrence of this control signal and the attached address, the central control device ZST then determines the input control device that is currently connected via the room coupling arrangement RK to the output S1 assigned to the input E1, and introduces this via a corresponding addressing via the bus line system control signal requesting the above-mentioned RNR signal. The memory control device SST associated with the relevant input control device reacts to this by briefly interrupting the activation of the assigned memory arrangement SP in order to insert at least two RNR signals into the message block to be transmitted via the output S1 via the data switch DW, as explained above. The data switch is controlled accordingly by the relevant memory control device.

Steht dagegen mit dem Ausgang, über den RNR-Signale zu übertragen sind, hier mit dem Ausgang S1, gerade keine der Eingangssteuereinrichtungen ES1 bis ES8 in Verbindung, d.h. erfolgt über diesen Ausgang in dem jeweiligen Zeitintervall keine Übertragung eines Nachrichtenblockes, so stellt die zentrale Steuereinrichtung ZST über die Raumkoppelanordnung RK eine Verbindung zwischen dem Ausgang S1 und einer gerade nicht in eine Übertragung eines Nachrichtenblockes einbezogenen Eingangssteuereinrichtung her und veranlasst anschliessend diese zur gesonderten Abgabe mindestens zweier RNR-Signale über die zugehörige Datenwei-che DW. On the other hand, if the output via which RNR signals are to be transmitted, here with output S1, none of the input control devices ES1 to ES8 is connected, i.e. If there is no transmission of a message block via this output in the respective time interval, the central control device ZST establishes a connection between the output S1 and an input control device which is not currently involved in the transmission of a message block via the space coupling arrangement RK and then causes this to be delivered separately at least two RNR signals via the associated data switch DW.

Die Abgabe obenerwähnter RR-Signale erfolgt in entsprechender Weise durch Einblenden in einen gerade zu übertragenden Nachrichtenblock bzw. durch gesonderte Übertragung in Übertragungs-pausen von Nachrichtenblöcken. The RR signals mentioned above are emitted in a corresponding manner by fading into a message block to be transmitted or by separate transmission in transmission pauses of message blocks.

Es wird nun noch der Fall betrachtet, dass beispielsweise der Eingangssteuereinrichtung E1 RNR-Signale über den Eingang E1 zugeführt sind. Wie bereits oben beschrieben, treten solche RNR-Signale dann auf, wenn über den Ausgang S1 die Abgabe weiterer Nachrichtenblöcke unterbunden werden soll. Bei Auftreten derartiger RNR-Signale führt The case is now considered that, for example, the input control device E1 is supplied with RNR signals via the input E1. As already described above, such RNR signals occur when the output of further message blocks is to be prevented via the output S1. When such RNR signals occur

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der in Fig. 2 dargestellte Decodierer DEC2 der zentralen Steuereinrichtung ZST ein entsprechendes Steuersignal über eine der oben erwähnten Steuerleitungen zu. In dieser wird daraufhin in einem für die Ausgänge S1 bis S8 geführten Statusregister für den Ausgang S1 ein Markierungsbit gesetzt. Dies bewirkt, dass der Ausgang S1 zunächst für die oben beschriebene Weiterleitung von Nachrichtenblöcken gesperrt ist. Diese Sperre wird erst dann wieder durch Löschen dieses Markierungsbits aufgehoben, wenn der zentralen Steuereinrichtung ZST von dem Decodierer DEC2 her auf das Erkennen übertragener RR-Signale ein entsprechendes Steuersignal über die zweite der Steuerleitungen zugeführt wird. the decoder DEC2 shown in FIG. 2 sends a corresponding control signal to the central control device ZST via one of the control lines mentioned above. A marking bit is then set for this in a status register for the outputs S1 to S8 for the outputs S1 to S8. This has the effect that output S1 is initially blocked for the forwarding of message blocks described above. This block is only released again by deleting this marker bit when the central control device ZST is supplied by the decoder DEC2 with a corresponding control signal via the second of the control lines upon detection of transmitted RR signals.

Claims

1. A method for the recording and forwarding of message blocks transmitted according to an asynchronous transfer mode and containing control signal bits and message signal bits by a switching device (VE), which is associated with a multi-stage reversing coupling arrangement (KS1, KS2), the individual coupling stages (KS1, KS2) of each have a plurality of switching matrices (KV11, ..., KV24) and switching matrices of adjacent switching stages are connected to one another in such a way that each connection between two switching matrices is formed from two oppositely directed, mutually assigned transmission paths, with each of the inputs of the switching matrixes having a separate memory arrangement ( SP) is assigned, in which message blocks transmitted via the respective transmission path are first temporarily stored before being forwarded to a subsequent switching matrix, and in this case when a defined fill level of the respective memory arrangement is reached by temporarily storing _ message blocks via the oppositely directed transmission path assigned to the respective transmission path, on the occurrence of which in the coupling multiple in question, first the delivery of further message blocks via the respective transmission path until the occurrence of a drop below the specified filling level of the respective one Second signal transmitted to the memory arrangement is prevented, characterized in that the control signal bits and message signal bits contained in the message blocks are combined to form bit groups with a fixed number of bits each and the individual bit groups are transmitted in coded form such that the individual switching multiples (KV11, ..., KV24) on the basis of this coding, control groups carrying bit groups can be distinguished from bit groups carrying message signal bits, and that the first and second message signals, each carrying bit groups as control signal bits with a bit pattern that deviates from the other control signals, depending on the current information flow on the transmission path in question, inserted into message blocks or separately in

Transmission breaks of message blocks are transmitted.

2. The method according to claim 1, characterized in that a coding bit is added to each of the bit groups as coding, when it occurs with a first logical level the respective bit group as the stereosignal bits carrying bit group, when it occurs with a second logical level the respective bit group as Bit group leading message signal bits is marked.

3. The method according to claim 1 or 2, characterized in that the first and second message signals are each transmitted at least twice in succession.

4. The method according to any one of claims 1 to 3, characterized in that the second message signal is additionally transmitted each time an empty state of the respective memory arrangement is reached.

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