CH671123A5

CH671123A5 -

Info

Publication number: CH671123A5
Application number: CH477785A
Authority: CH
Inventors: Hans-Werner Knefel
Original assignee: Siemens Ag
Priority date: 1984-12-13
Filing date: 1985-11-07
Publication date: 1989-07-31

Description

BESCHREIBUNG DESCRIPTION

Die Erfindung betrifft eine Speicheranordnung gemäss dem The invention relates to a memory arrangement according to the

Oberbegriff des Patentanspruches 1. Dieses Speichersystem ist also mit einem Error-Detection-Correction-Code, kurz EDC-Code gesichert und enthält u.a. mehrere, parallel angesteuerte Speichereinheiten, welche jeweils eine eigene Ansteuerungseinheit, also vor allem jeweils auch eine eigene Adressendekodierung aufweisen. Preamble of claim 1. This storage system is thus secured with an error detection correction code, EDC code for short, and contains, inter alia, a plurality of memory units which are controlled in parallel and each have their own control unit, that is to say in particular each have their own address decoding.

Bei den bekannten derartigen Speichersystemen sind die Datenwörter über einen EDC-Code auf solche Art gesichert, dass unter der jeweiligen Adresse der Datenwörter zusätzlich eine Anzahl redundanter Bits, genannt K-Bits oder EDC-Kontroll-bits oder EDC-Codewort, mitabgespeichert wird. Diese K-Bits entstehen durch Teilparitätbildungen, nämlich durch Paritätbildung über bestimmte Teile/Bitstellen des jeweiligen Datenwortes. Beim Auslesen des Datenwortes werden aus dem ausgelesenen Datenwort die betreffenden Teilparitäten und damit alle IC-Bits erneut gebildet und mit den mitabgespeicherten, ebenfalls ausgelesenen, diesem Datenwort zugeordneten K-Bits verglichen, um Fehler im ausgelesenen Datenwort zu erkennen. In the known memory systems of this type, the data words are secured via an EDC code in such a way that a number of redundant bits, called K bits or EDC control bits or EDC code word, are additionally stored under the respective address of the data words. These K bits result from partial parity formation, namely through parity formation over certain parts / bit positions of the respective data word. When the data word is read out, the relevant partial parities and thus all IC bits are formed again from the data word read out and compared with the K bits which are also stored and also read out and assigned to this data word in order to detect errors in the data word read out.

Diejenigen einzelnen Bits der gesamten K-Bits eines Datenwortes, welche bei diesem Vergleich nicht übereinstimmen, heis-sen Syndrome. Falls alle verglichenen Bits der K-Bits jeweils untereinander identisch sind, wenn also ein sog. O-Syndrom vorliegt, ist das ausgelesene Datenwort meistens fehlerfrei eingeschrieben, gespeichert und ausgelesen. Sind aber nicht alle der jeweils miteinander verglichenen Bits der K-Bits untereinander identisch, dann wird aus dem Muster der nicht übereinstimmenden Bits, vor allem aus dem Muster der Bitstellen dieser nicht übereinstimmenden Bits, also aus den sogenannten Syndrommuster, auf die Art des Fehlers geschlossen, wobei anschliessend gewisse Fehler, normalerweise 1-Bit-Fehler, des ausgelesenen Datenwortes auch selbsttätig korrigiert werden. Jene Syndrommuster können ihrerseits im Prinzip eine gerade oder eine ungerade Anzahl von Bitstellen aufweisen. Sie heissen dann geradzahlige oder ungeradzahlige Syndrommuster. Those individual bits of the total K bits of a data word that do not match in this comparison are called syndromes. If all of the compared bits of the K bits are identical to one another, that is, if there is a so-called O syndrome, the data word that has been read out is usually written, stored and read out without errors. If, however, not all of the bits of the K bits that are compared with one another are identical to one another, the type of error is inferred from the pattern of the mismatched bits, especially from the pattern of the bit positions of these mismatched bits, that is to say from the so-called syndrome pattern , after which certain errors, usually 1-bit errors, of the data word read out are also corrected automatically. In turn, those syndrome patterns can in principle have an even or an odd number of bit positions. They are then called even-numbered or odd-numbered syndrome patterns.

Diese Syndrommuster gestatten nämlich wegen der hohen Redundanz des betreffenden, mit dem EDC-Code gesicherten Datenwortes, eine einzelne verfälschte Bitstelle im ausgelesenen Datenwort — jedenfalls sehr oft — präzise zu ermitteln und durch Invertieren zu korrigieren. Dazu können die betreffenden Syndrommuster in einem speziellen Netzwerk dekodiert werden, wodurch eine selbsttätiges Invertieren der verfälschten Bitstelle des Datenwortes erreichbar ist. Because of the high redundancy of the data word in question, which is secured with the EDC code, these syndrome patterns allow a single corrupted bit position in the read data word to be precisely determined - at least very often - and corrected by inverting. For this purpose, the syndrome patterns in question can be decoded in a special network, whereby an automatic inverting of the corrupted bit position of the data word can be achieved.

Zur Erläuterung der Aufgabe und der Vorteil der Erfindung soll zunächst anhand der Fig. 1 bis 3 auf die besondere Anwendungsweise von bekannten EDC-Controllerschaltungen, nämlich besonders des bekannten, in LSI-Technik hergestellten Bausteins Am2960 eingegangen werden. Hierbei sollen die einzelnen Speichereinheiten Sp... individuell durch z.B. LSI-Spei-cherbausteine Sp... gebildet werden. To explain the task and the advantage of the invention, reference will first be made to the particular application of known EDC controller circuits, namely, in particular the known Am2960 module produced using LSI technology, with reference to FIGS. 1 to 3. Here, the individual storage units Sp. LSI memory modules Sp ... are formed.

EDC-Controllerschaltungen enthalten üblicherweise Paritätnetzwerke, um selbsttätig die dem jeweiligen EDC-Code entsprechenden K-Bits K aus dem gelesenen Datenwort D zu erzeugen; sie enthalten ferner Verknüpfungsglieder, um die so erneut gebildeten K-Bits K mit den aus den Speichereinheiten Sp... mitausgelesenen mitabgespeicherten K-Bits K zu vergleichen. Eine solche EDC-Controllerschaltung bewirkt also die erneute Bildung der K-Bits K aus dem ausgelesenen Datenwort D, den Vergleich der ausgelesenen und der erneut gebildeten K-Bits K, die Dekodierung der Syndrome, die Korrektur und ggf. auch eine Alarmierung — welche z.B. veranlasst, dass das betreffende Auslesen der abgespeicherten Bits D + K wiederholt wird. EDC controller circuits usually contain parity networks in order to automatically generate the K bits K corresponding to the respective EDC code from the read data word D; they also contain logic elements in order to compare the K bits K thus newly formed with the K bits K which are also read out from the storage units Sp. Such an EDC controller circuit thus brings about the renewed formation of the K bits K from the read out data word D, the comparison of the read out and the newly formed K bits K, the decoding of the syndromes, the correction and possibly also an alarm - which, for example, causes the relevant reading of the stored bits D + K to be repeated.

In Fig.l ist beispielhaft das Schema dargestellt, gemäss dem in dem bekannten EDC-Controller-Baustein Am2960, wegen des Aufbaus seiner in ihm integrierten Schaltungen, die bei ihm sechs K-Bits K, vgl. 0 5, über die bei ihm sechzehn Bitstellen In Fig.l the scheme is shown as an example, according to the in the known EDC controller block Am2960, because of the structure of its integrated circuits, which have six K-bits K, cf. 0 5, over the sixteen bit positions

0 15 eines 16-Bit-Datenwortes D gebildet werden. Bei diesem 0 15 of a 16-bit data word D are formed. With this

Baustein Am2960 sind nämlich jeweils nur die angekreuzten Bitstellen des Datenwortes D — d.h. deren jeweilige Null oder Block Am2960 is only the ticked bit positions of data word D - i.e. their respective zero or

5 5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

65 65

3 3rd

671123 671123

Eins — in die Teilparitätbildung, also in die Paritätbildung für das betreffende Bit der K-Bits K, einbezogen. Bei diesem Baustein Am2960 sind jeder Datenwort-Bitstelle nach einem typischen, nur dieser Bitstelle eigenen Schema, vgl. Fig. 1, stets drei (!) verschiedene K-Bits, also eine ungerade Anzahl von K-Bits, so zugeordnet, dass möglichst nur dann ungeradzahlige Syndrommuster entstehen, wenn ein 1-Bit-Fehler im ausgelesenen Datenwort D vorliegt. Das dann vorliegende ungeradzahlige Syndrommuster — nämlich welche drei Bits von den sechs K-Bits zum Syndrommuster gehören — gestattet, sowohl anhand des in Fig. 1 gezeigten Schemas die falsche Bitstelle der 16 Bitstellen des betreffenden Datenwortes D zu ermitteln, als auch zuverlässig diesen 1-Bit-Fehler des ausgelesenen Datenwortes zu korrigieren. One - included in the partial parity formation, i.e. in the parity formation for the relevant bit of the K-bits K. With this Am2960 block, each data word bit position is based on a typical scheme unique to this bit position, cf. 1, always assigned three (!) Different K bits, that is, an odd number of K bits, in such a way that odd-numbered syndrome patterns only arise if there is a 1-bit error in the data word D read out. The then present odd-numbered syndrome pattern - namely which three bits of the six K bits belong to the syndrome pattern - allows both the determination of the wrong bit position of the 16 bit positions of the relevant data word D on the basis of the scheme shown in FIG. 1, and also reliably this 1- Correct the bit error of the read data word.

Liegt hingegen im ausgelesenen Datenwort D ein geradzahliger Mehr-Bit-Fehler vor, entstehen wegen des in Fig. 1 gezeigten Schemas fast stets geradzahlige Syndrommuster (manchmal allerdings auch O-Syndrome), wobei das in Fig. 1 gezeigte Schema dieses Bausteins Am2960 bei einem geradzahligen Syndrommuster nicht mehr gestattet, die verfälschten Bitstellen des 16-Bit-Datenwortes D zu ermitteln und zu korrigieren. (Bei ungeradzahligen Mehr-Bit-Einschreib-,-Speicher- bzw. -Auslesefehlern verhält sich dieser Baustein Am2960 zwar nicht mehr befriedigend, worauf aber in der folgenden Beschreibung nicht mehr näher eingegangen wird, weil der Schwerpunkt der vorliegenden Erfindung eine andere Aufgabe betrifft, vgl. aber z.B. die DE-OS 3 323 577 und 3 319 710, welche Aufgabe lösen, welche der Aufgabe der vorliegenden Erfindung ähnlich sind). If, on the other hand, there is an even-numbered multi-bit error in the read data word D, even-numbered syndrome patterns (but sometimes also O-syndromes) almost always arise because of the scheme shown in FIG. 1, the scheme of this block Am2960 shown in FIG. 1 for one Even-numbered syndrome patterns are no longer permitted to determine and correct the corrupted bit positions of the 16-bit data word D. (In the case of odd-numbered multi-bit write-in, memory or read-out errors, this block Am2960 no longer behaves satisfactorily, but this will not be dealt with in more detail in the following description because the focus of the present invention relates to another task. but see, for example, DE-OS 3 323 577 and 3 319 710, which solve the task, which are similar to the task of the present invention).

Dieser Baustein Am2960, vgl. ein Anwendungsbeispiel in einem Speichersystem aus m parallel angesteuerten Speicherbausteinen Spi ... Spm von z.B. je 8 Bit Länge gemäss Fig. 3, dort mit EDC-C bezeichnet liefert weder ein Signal Cf noch ein Signal Af, wenn sich aus dem Vergleich der ausgelesenen K-Bits K mit den erneut gebildeten K-Bits K ein O-Syndrom ergibt — wenn sich also ergibt, dass das aus den Speicherbausteinen Spi ... Spm ausgelesene Daten wort D wohl fehlerfrei ist. Dieser Baustein EDC-C liefert aber Signale Cf, falls ein ungeradzahliges Syndrommuster vorliegt, falls also im ausgelesenen Datenwort D ein als korrigierbar erkannter 1-Bit-Fehler vorliegt. Bei einem geradzahligen Syndrommuster, also bei einem vom ihm als nicht korrigierbar erkannten Mehr-Bit-Fehler im ausgelesenen Datenwort D, liefert dieser Baustein EDC-C aber ein Alarmsignal Af. This block Am2960, cf. an application example in a memory system consisting of m parallel controlled memory modules Spi ... Spm from e.g. 3, there designated EDC-C, neither delivers a signal Cf nor a signal Af if the comparison of the read K-bits K with the newly formed K-bits K results in an O syndrome - if it turns out that the data word D read from the memory modules Spi ... Spm is probably error-free. However, this component EDC-C supplies signals Cf if there is an odd-numbered syndrome pattern, that is if there is a 1-bit error identified as correctable in the data word D read out. In the case of an even-numbered syndrome pattern, that is to say in the case of a multi-bit error in the data word D which he has identified as being uncorrectable, this component EDC-C supplies an alarm signal Af.

Die Erfindung hat die Aufgabe, die Häufigkeit, mit welcher ein Fehler in der Ansteuerung eines der parallel angesteuerten Speichereinheiten fälschlicherweise von der EDC-Controllerschaltung, vgl. Am2960, als korrigierbar behandelt wird, ganz erheblich zu verringern, ja sogar möglichst völlig Null werden zu lassen. The object of the invention is to determine the frequency with which an error in the control of one of the memory units controlled in parallel is incorrectly generated by the EDC controller circuit, cf. Am2960, which is treated as correctable, to be reduced considerably, even to be as completely as possible zero.

In der obigen Beschreibung des EDC-gesicherten Speichersystembeispiels, vgl. Fig. 3, wurden zunächst nämlich nur Fehler beachtet, welche beim Einschreiben, Speichern und/oder Auslesen des Datenwortes D unter der jeweils richtigen, fehlerfreien Adresse auftreten. Wenn jedoch ein Fehler in der AnSteuerung eines der Speicherbausteine vorliegt, können bei einem 16-Bit-Datenwort D und bei einem EDC-Code gemäss Fig. 1, wie sich zeigte, jeweils mit gleicher Wahrscheinlichkeit 64 verschiedene Syndrommuster entstehen: 22 dieser Syndrommuster ( = 34.4%) werden hierbei einen korrigierbaren 1-Bit-Fehler vortäuschen und damit eine fehlerhafte Korrektur des ausgelesenen Datenwortes D veranlassen, statt in richtiger Weise als unkorrigierbarer Fehler erkannt zu werden. In the above description of the EDC-secured storage system example, cf. 3, initially only errors were observed which occur when the data word D is written in, stored and / or read out at the correct, error-free address in each case. If, however, there is an error in the control of one of the memory modules, a 16-bit data word D and an EDC code according to FIG. 1, as it turned out, can have 64 different syndrome patterns with the same probability: 22 of these syndrome patterns (= 34.4%) will pretend a correctable 1-bit error and thus cause an incorrect correction of the data word D read out, instead of being correctly recognized as an uncorrectable error.

Im Prinzip sind hierbei verschiedene Ansteuerungsfehler möglich, z.B. der Ausfall einer der Adress-Bitstellen für z.B. einen einzigen der Speicherbausteine Sp..., vgl. Adr in Fig. 3, oder der Ausfall seines ENABLE-impulses — oder z.B. der Ausfall des Schreibimpulses W für z.B. einen einzigen der Speicherbausteine Sp... z.B. beim Einschreiben in diesen Speicherbaustein Sp.... Solche Fehler sind über die beschriebene EDC-Überwachung im allgemeinen nur sehr unzuverlässig als unkorrigierbar erkennbar — z.B. weil, bei Ausfall des Schreibsteuersignals W oder eines Adress-Bit für einen der Speicherbausteine Sp..., in diesem Speicherbaustein Sp... ein schon früher dort abgespeicherter Abschnitt eines anderen Datenwortes, z.B. also auch lauter O-Bits abgespeichert bleiben, oder nun falsche, nämlich nicht zum abzuspeichernden Datenwort D gehörende K-Bits abgespeichert werden. Ähnlich unzuverlässig werden Ansteuerungsfehler, welche beim Auslesen auftreten, als unkorrigierbar erkannt. In principle, various control errors are possible, e.g. the failure of one of the address bit positions for e.g. a single one of the memory chips Sp ..., cf. Adr in Fig. 3, or the failure of his ENABLE pulse - or e.g. the failure of the write pulse W for e.g. a single one of the memory chips Sp ... e.g. when writing to this memory chip Sp ... Such errors can generally only be recognized very unreliably as uncorrectable via the EDC monitoring described - e.g. because, if the write control signal W or an address bit for one of the memory modules Sp ... fails, a section of another data word, e.g. So all O bits remain stored, or wrong K bits that do not belong to the data word D to be stored are now stored. Similarly unreliable, control errors that occur during reading are recognized as uncorrectable.

Fig. 3 zeigt mehrere EDC-geschützte Speicherbausteine Sp.., z.B. drei RAM-Bausteine Spi, Sp2, Spm = 3, wobei diese Bausteine Sp... beim Einschreiben und Auslesen jeweils gemeinsam von denselben Ansteuersignalen, also z.B. von derselben Adresse Adr oder demselben Schreibsignal W oder ENABLE-signal — vgl. auch Fig. 2 — aktiviert werden. Zur Ansteuerung wird also das jeweilige Steuersignal Adr/W gevielfacht, z.B. gedrei-facht, diesen Speicherbausteinen Sp... zugeleitet, wobei der letzte Baustein Spm die K-Bits enthalten mag. Fig. 3 shows several EDC-protected memory modules Sp .., e.g. three RAM modules Spi, Sp2, Spm = 3, these modules Sp ... each being written and read out together by the same control signals, e.g. from the same address Adr or the same write signal W or ENABLE signal - cf. also Fig. 2 - be activated. For control purposes, the respective control signal Adr / W is multiplied, e.g. triple, fed to these memory modules Sp ..., the last module Spm may contain the K bits.

Man kann in der Regel mit einem Ausfall nur eines einzigen Bits dieser Ansteuersignale Adr/W an einem einzigen dieser Speicherbausteinen Sp... rechnen, wodurch, wie erwähnt, Abschnitte verschiedener Datenwörter D und/oder K-Bits K, welche in Wahrheit gar nicht dem betreffenden Speicherwort D zugeordnet sind, beim Einschreiben und/oder Auslesen miteinander vermischt sein können. Ein Speichersystem, welches der Fig. 3 entspricht, erzeugt jedoch, wie sich zeigte, noch viel zu häufig ungeradzahlige Syndrommuster, es täuscht also noch viel zu häufig einen korrigierbaren 1-Bit-Datenwortfehler (Signale am Ausgang Cf) oder völlige Fehlerfreiheit (keine Signale an den Ausgängen Cf und Af) vor, ohne dass in Wahrheit ein korrigierbarer 1-Bit-Datenwortfehler oder eine Fehlerfreiheit vorliegen. As a rule, a failure of only a single bit of these drive signals Adr / W at a single one of these memory modules Sp ... can be expected, as a result of which, as mentioned, sections of different data words D and / or K bits K, which in truth are not are assigned to the relevant memory word D, can be mixed together when writing and / or reading out. A memory system which corresponds to FIG. 3, however, still shows odd-numbered syndrome patterns far too often, so it still far too often deceives a correctable 1-bit data word error (signals at output Cf) or complete absence of errors (no signals at the outputs Cf and Af) without there being a correctable 1-bit data word error or no errors.

Auf eine solche Weise ist also die Aufgabe der Erfindung noch nicht befriedigend gelöst. In such a way, the object of the invention has not yet been satisfactorily achieved.

Um die Zuverlässigkeit der Ansteuerung eines solchen Speichersystems weiter zu verbessern, könnte man zwar alle geviel-fachten Bits der Ansteuersignale, vgl. Adr/W, für sich noch vor den Speicherbausteinen Sp... durch eine Vielzahl von XOR-Gliedern vergleichen, vgl. das symbolisch in Fig. 2 eingetragene EXCLUSIV-ODER-Glied XOR — diese Fig. 2 zeigt der besseren Übersichtlichkeit wegen auch nur zwei Speicherbausteinen Spl/Sp2. In order to further improve the reliability of the control of such a memory system, it would be possible to use all the multiple bits of the control signals, cf. Adr / W, compare for yourself before the memory modules Sp ... by a large number of XOR elements, cf. the EXCLUSIVE OR gate XOR entered symbolically in FIG. 2 - this FIG. 2 shows, for the sake of clarity, only two memory chips Spl / Sp2.

Schon in diesem relativ simplen Falle wäre aber der zusätzliche Hardwareaufwand für diese XOR-Glieder beträchtlich. Sind mehr als zwei solche Speicherbausteine Sp... bei dem in Fig. 2 gezeigten Beispiel vorhanden und parallel angesteuert, dann wären sogar noch viel mehr zusätzliche XOR-Glieder nötig, wobei auch dann jeder dieser Speicherbausteine Sp... jeweils nur einen Abschnitt der Datenwörter D aus z.B. acht Bit-Stellen oder die K-Bits speichert, vgl. Fig. 2 und 3. Gleichartig aufgebaute Speichersysteme für besonders lange Daten Wörter D, welche also aus extrem vielen Bitstellen bestehen, weisen besonders viele parallel angesteuerte Speicherbausteine Sp... und demnach — ungünstigerweise — besonders viele XOR-Glieder auf, weil dann die Ansteuersignale (Adr, W usw.) entsprechend oft auf die verschiedenen Speicherbausteine Sp... aufzuteilen sind. Even in this relatively simple case, the additional hardware expenditure for these XOR elements would be considerable. If there are more than two such memory modules Sp ... in the example shown in FIG. 2 and are driven in parallel, then even more additional XOR elements would be required, with each of these memory modules Sp ... then also only a section of the Data words D from e.g. eight bit positions or stores the K bits, cf. 2 and 3. Similar storage systems for particularly long data. Words D, which therefore consist of extremely many bit positions, have a particularly large number of parallel-controlled memory chips Sp... And accordingly - disadvantageously - a particularly large number of XOR elements, because then the control signals (Adr, W, etc.) are to be allocated to the various memory modules Sp ... accordingly.

Die Aufgabe der Erfindung ist also auch mit solchen XOR-Gliedern, oder mit anderen adäquaten Verknüpfungsgliedern an den Ansteuerungsleitungen, noch nicht befriedigend gelöst. Die Erfindung gestattet jedoch, den hohen zusätzlichen Hardwareaufwand für solche XOR-Glieder oder dgl. in den Ansteuerungsleitungen zu vermeiden; die Erfindung gestattet aber trotzdem, zusätzlich solche Glieder in den Ansteuerungsleitungen anzubringen, und zwar z.B. zur besseren Diagnose von An-, steuerungsfehlern. The object of the invention is therefore still not satisfactorily achieved with such XOR elements or with other adequate logic elements on the control lines. However, the invention makes it possible to avoid the high additional hardware expenditure for such XOR elements or the like in the control lines; however, the invention nevertheless allows such members to be additionally installed in the control lines, e.g. for better diagnosis of control and control errors.

Die Aufgabe der Erfindung ist also, noch genauer als oben The object of the invention is therefore, more precisely than above

5 5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

65 65

671123 671123

4 4th

formuliert, zumindest die Häufigkeit von durch falsche Ansteuerung bewirkten, fälschlicherweise als korrigierbar statt richtigerweise als unkorrigierbar erkannten Fehlern zu verringern, nämlich zu erreichen, dass bei Ansteuerungsfehler möglichst nur noch sehr selten, möglichst sogar überhaupt nie mehr, korrigierbare Datenwortfehler vorgetäuscht werden, formulated to at least reduce the frequency of errors caused by incorrect control, incorrectly recognized as correctable instead of correctly corrected as uncorrectable, namely to achieve that corrective data word errors are only falsified very rarely, if ever never, if possible,

wenn nach einem Fehler in der Ansteuerung (!) einer der parallel angesteuerten Speichereinheiten — beim Einschreiben und/oder (!) beim Auslesen — eine Vermischung von Bits verschiedener, nicht untereinander identischer Datenwörter D und/oder ein Hinzufügen von nicht zum Datenwort D gehörenden Bits der K-Bits K eintrat. if after an error in the control (!) of one of the memory units controlled in parallel - when writing in and / or (!) when reading out - a mixture of bits of different, not mutually identical data words D and / or an addition of bits not belonging to data word D are added of the K bits K occurred.

Diese Aufgabe der Erfindung soll mit möglichst kleinem Hardwareaufwand, nämlich bevorzugt durch eine geschikte Aufteilung der Bitstellen der Datenwörter D und der K-Bits K auf die einzelnen Speicherbausteine Sp bzw. Speicherstellen des Speichersystems gelöst werden. Die Erfindung soll aber zulassen, dass bei Bedarf zusätzliche Hardware-Sicherungsmassnah-men wie z.B. die Einfügung jener XOR-Glieder noch möglich sind. This object of the invention is to be achieved with as little hardware expenditure as possible, namely preferably by a clever division of the bit positions of the data words D and the K bits K between the individual memory modules Sp or memory locations of the memory system. However, the invention is intended to allow additional hardware security measures such as e.g. the insertion of those XOR elements is still possible.

Diese Aufgabe wird erfindungsgemäss durch die im Patentanspruch 1 genannten Massnahmen gelöst. According to the invention, this object is achieved by the measures mentioned in patent claim 1.

Die Erfindung beruht also auf dem Prinzip, von — möglichst — allen Bitmengen, welche jeweils aus dem Datenwort-Bit und der damit verknüpften K-Bit-Teilmenge bestehen, jeweils eine geradzahlige Untermenge — oder mehrere geradzahlige, für sich dann in verschiedenen Speichereinheiten abgespeicherten Subuntermengen — von Bits von der K-Bit-Teilmenge abzuspalten und diese Untermenge/Subuntermengen nicht in derselben Speichereinheit wie das dazugehörende Datenwort-Bit abzuspeichern, sowie die verbleibende ungeradzahlige Restmenge der K-Bit-Teilmenge jeder Bitmenge jeweils in derselben Speichereinheit wie das Datenwort-Bit abzuspeichern. Durch diese Massnahmen wird erreicht, dass, sobald ein unkorrigierbarer Ansteuerfehler bei einer der der Speichereinheiten auftrat, stets oder fast stets geradzahlige Syndrommuster entstehen, welche also zuverlässig von der nachgeschalteten EDC-Controllerschaltung als unkorrigierbarer Ansteuerungsfehler erkannt werden. Bei einer erfindungsgemässen Verteilung aller Bits auf die verschiedenen Speichereinheiten würden also bei einem Ansteuerungsfehler, wenn der Baustein Am2960 als EDC-Controllerschaltung verwendet wird, bei solcher fehlerhaften Ansteuerung normalerweise das einen unkorrigierbaren Fehler anzeigende Alarmsignal Af abgegeben werden, weil dieser ein geradzahliges Syndrommuster feststellte. The invention is therefore based on the principle of - if possible - all bit sets, which each consist of the data word bit and the associated K-bit subset, each an even subset - or several even subset sets, which are then stored in different storage units - Split off bits from the K-bit subset and do not store this subset / subset in the same storage unit as the associated data word bit, as well as the remaining odd number of the K-bit subset of each bit set in the same storage unit as the data word bit save. These measures ensure that as soon as an uncorrectable control error occurs in one of the memory units, even or almost always even syndrome patterns occur, which are therefore reliably recognized by the downstream EDC controller circuit as uncorrectable control errors. With a distribution of all bits according to the invention to the various memory units, in the event of a control error when the Am2960 module is used as an EDC controller circuit, the alarm signal Af, which indicates an uncorrectable error, would normally be output in the case of such a faulty control, because this detected an even-numbered syndrome pattern.

Im Prinzip kann daher auch aus dem in Fig. 3 gezeigten Beispiel ein erfindungsgemässes Beispiel gebildet werden, wenn die Bitmengen jeweils passend auf die verschiedenen Speichereinheiten Sp... verteilt werden, statt alle Bits nur in der in Fig. 3 gezeigten Weise abzuspeichern. In principle, therefore, an example according to the invention can also be formed from the example shown in FIG. 3 if the bit sets are distributed appropriately to the various storage units Sp ... instead of only storing all the bits in the manner shown in FIG. 3.

Weil aber alle Datenwort-Bits durch den EDC-Code gesichert sind, kann darüberhinaus ein Einschreib-, Speicherund/oder Auslesefehler, der bei fehlerloser Ansteuerung aller Speichereinheiten eintrat, auch bei der Erfindung in der für EDC gewohnter Weise erkannt und 1-Bit-Datenwort-Fehler auch selbsttätig korrigiert werden. However, because all data word bits are secured by the EDC code, a write-in, memory and / or read-out error that occurred when all memory units were actuated without errors can also be recognized in the invention in the manner known for EDC and 1-bit data word - Errors can also be corrected automatically.

Die in den Ansprüchen angegebenen zusätzlichen Massnahmen gestatten, zusätzliche Vorteile zu erreichen, nämlich die Massnahmen gemäss Patentanspruch 2 und 3, jeweils besonders geringen Aufwand an Speicherkapazität zu benötigen; sowie The additional measures specified in the claims allow additional advantages to be achieved, namely the measures according to patent claims 2 and 3, each requiring particularly little expenditure on storage capacity; such as

4, als EDC-Controller-Baustein den Baustein Am2960 bei besonders wenig Hardwareaufwand verwenden zu können, nämlich nur eine entsprechende Vertauschung von Zuordnungen von EDC-Controller-Baustein-Anschlüssen zu Speichereinheiten-Anschlüssen wählen zu müssen. 4, to be able to use the Am2960 module as an EDC controller module with particularly little hardware expenditure, namely only having to choose a corresponding interchanging of assignments from EDC controller module connections to memory unit connections.

Die Erfindung und ihre Weiterbildungen werden anhand der in den Fig. 4 bis 6 gezeigten Beispiele weiter erläutert, welche dem erfindungsgemässen, zusätzlich zum EDC-Schema (vgl. The invention and its developments are further explained on the basis of the examples shown in FIGS. 4 to 6, which show the inventive, in addition to the EDC scheme (cf.

Fig. 1) vorgegebenen Verteilungsschema für die einzelnen Bits der Bitmengen auf die verschiedenen Speichereinheiten Sp... entsprechen. Hierbei zeigen die Figur 4 generell ein erfindungsgemässes Verteilungsschema, welches bevorzugt weiteren, später anhand von Fig. 5 und 6 näher erläuterten Bedingungen über die jeweils nur einmalig Abspeichering jedes Bit unterworfen ist, um Speicherplätze, d.h. Speicherkapazität zu sparen; Fig. 1) predetermined distribution scheme for the individual bits of the bit sets to the different storage units Sp ... correspond. 4 generally shows a distribution scheme according to the invention, which is preferably subject to further conditions, which will be explained in more detail later with reference to FIGS. 5 and 6, via which each bit is stored only once in order to increase storage locations, i. Save storage capacity;

5 eine zwei Speichereinheiten aufweisende Weiterbildung, bei welcher jede Speichereinheit acht der hier sechzehn Datenwort-Bits sowie jeweils drei der hier sechs K-Bits abspeichern; sowie 5 shows a further development having two memory units, in which each memory unit stores eight of the sixteen data word bits here and three of the six K bits here; such as

6 eine drei Speichereinheiten aufweisende Weiterbildung, bei welcher jede Speichereinheit jeweils insgesamt nur acht Bits abspeichert, nämlich jeweils vier Datenwort-Bits der hier insgesamt sechzehn Datenwort-Bits und vier Bits der hier acht K-Bits, oder sechs Datenwort-Bits und zwei Bits der K-Bits, 6 shows a development having three storage units, in which each storage unit stores a total of only eight bits, namely four data word bits each of the sixteen data word bits here and four bits of the eight K bits here, or six data word bits and two bits of K bits,

wobei die Fig. 5 und 6 — ähnlich wie Fig. 1 — durch Ankreuzen markierte Schemen für Teilparitätbildungen der K-Bits darstellen. 5 and 6 - similar to FIG. 1 - represent schemes marked by ticking for partial parity formation of the K bits.

Jedes der in irgendeiner der Speichereinheiten Sp... abgespeicherten Datenwort-Bits ist auch bei der Erfindung gemäss einem nach EDC-Art vorgegebenen Teilparitäten-Bildungssche-ma, z.B. gemäss Fig. 1, mit jeweils einer ungeradzahligen K-Bit-Teilmenge verknüpft. Die erfindungsgemässe Verteilung der K-Bits K auf die verschiedenen Speichereinheiten bzw. Speicherbausteine Sp... liegt dann vor, wenn angestrebt ist, möglichst jedes Datenwort-Bit in irgendeiner anderen Speichereinheit Sp... (z.B. Sp2) abzuspeichern als eine geradzahlige (Sub-)-Untermenge der mit diesem Datenwort-Bit verknüpften K-Bit-Teilmenge. Daneben ist bei der Erfindung, zur Erkennung der unkorrigierbaren Ansteuerungsfehler, allen jenen Speichereinheiten Sp..., welche insgesamt das zu jeweils einer einzigen Bitmenge gehörende Datenwort-Bit, die dazugehörende Untermenge/Subuntermengen sowie die dazugehörende Restmenge der K-Bit-Teilmenge speichern, eine alle diese Komponenten der Bitmenge gemeinsam prüfende EDC-Controllerschaltung nachgeschaltet. Each of the data word bits stored in any of the storage units Sp ... is also in the invention according to a partial parity formation scheme predetermined according to the EDC type, e.g. 1, each associated with an odd-numbered K-bit subset. The distribution of the K bits K according to the invention among the various memory units or memory modules Sp ... is present when the aim is to store each data word bit in any other memory unit Sp ... (e.g. Sp2) as an even number (sub -) - Subset of the K-bit subset associated with this data word bit. In addition, in the case of the invention, in order to identify the uncorrectable control errors, all those storage units Sp. Which store a total of the data word bit belonging to a single bit set, the associated subset / subset, and the associated remaining amount of the K bit subset. an EDC controller circuit which tests all of these components of the bit set in series.

Im Prinzip, vgl. Fig. 5 und 6, kann also, wie erwähnt, die Schaltung des erfindungsgemässen Speichersystems auch in gleicher Weise wie in Fig. 3 — oder auch Fig. 2 — gewählt werden, aber mit dem Unterschied, dass zumindest die Verteilung der Bits der Untermengen der K-Bit-Teilmengen auf die verschiedenen Speichereinheiten Sp... anders, nämlich erfindungsgemäss gewählt wird. Hierbei können, wie ebenfalls bereits erwähnt, einzelne der oder alle diese Untermengen auch in jeweils mehrere, für sich geradzahlige Subuntermengen aufgeteilt sein, wobei jede dieser Subuntermengen jeweils in einer anderen Speichereinheit als die anderen Subuntermengen dieser Bitmenge abgespeichert werden — was anhand von Fig. 6 später noch näher gezeigt werden wird. In principle, cf. 5 and 6, the circuit of the memory system according to the invention can, as mentioned, also be selected in the same way as in FIG. 3 - or also FIG. 2 - but with the difference that at least the distribution of the bits of the subsets of the K-bit subsets to the different storage units Sp ... different, namely selected according to the invention. As already mentioned, some or all of these subsets can also be divided into several, even-numbered sub-subsets, each of these sub-subsets being stored in a different storage unit than the other sub-subsets of this bit set - as shown in FIG. 6 will be shown in more detail later.

Ganz besonders wenig Geschick für die Verteilung der Bits aller Bitmengen — wenn auch entsprechend mehr Speicherplatzaufwand — erfordert das erfindungsgemässe Speichersystem, wenn einzelne oder alle Bits gleichzeitig mehrfach, nämlich gevielfacht in mehreren der Speichereinheiten Sp... abgespeichert werden. Dann ist nämlich besonders leicht zu erreichen, dass jeder in einer Speichereinheit abgespeicherten Da-tenwort-Bitstelle jeweils eine in einer anderen Speichereinheit abgespeicherte, damit verknüpfte Untermenge der K-Bit-Teil-menge zugeordnet ist. The memory system according to the invention requires very little skill for the distribution of the bits of all bit quantities - even if correspondingly more storage space is required - if individual or all bits are stored simultaneously several times, namely multiple times in several of the memory units Sp. It is then particularly easy to achieve that each data word bit position stored in a storage unit is assigned a subset of the K-bit subset stored in another storage unit and associated therewith.

Bei Bedarf, besonders bei sehr grosser Länge der Datenwörter D — z.B. bei 64-Bit-Datenwörtern — d.h. besonders bei einer sehr hohen Anzahl der parallel angesteuerten Speichereinheiten Sp..., ist es mitunter günstig, mehrere statt einer einzigen EDC-Controllerschaltungen den Speichereinheiten Sp... nachzuschalten. Hierbei kann man das lange Datenwort in mehrere kürzere Datensilben zerlegen, jede Datensilbe für sich nach einem EDC-Code sichern, die Bits jeder Datensilbe und die zu ihr gehörenden K-Bits für sich gemäss dem erfindungsgemässen If necessary, especially if the data words D are very long - e.g. for 64-bit data words - i.e. Especially when there is a very high number of memory units Sp ... that are controlled in parallel, it is sometimes advantageous to connect several instead of a single EDC controller circuit to the memory units Sp .... Here, the long data word can be broken down into several shorter data syllables, each data syllable can be saved according to an EDC code, the bits of each data syllable and the K-bits belonging to it according to the inventive method

5 5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

65 65

5 5

671 123 671 123

Verteilungsschema auf mehrere eigene Speichereinheiten verteilen und jeweils allen Speichereinheiten, welche einer Datensilbe und deren K-Bits zugeordnet sind, gemeinsam eine der EDC-Controllerschaltungen nachschalten. Distribute the distribution scheme to several of its own storage units and jointly connect one of the EDC controller circuits to all of the storage units that are assigned to a data syllable and its K bits.

Weil alle K-Bits für sich nach einem EDC-Code gebildet wurden, also insofern keine Abweichung von den bei EDC üblichen Schemen vorliegt, werden die Speichereinheiten Sp... auch bei solchen extrem langen Datenwörtern D, in gemäss dem gewählten EDC-Code üblicher Weise prüfbare Ausleseergebnisse liefern, wenn kein Ansteuerungsfehler vorliegt: Beim Auslesen des Datenwortes D und seiner zugehörenden K-Bits K kann weiterhin in der bei EDC üblichen Weise durch die EDC-Controllerschaltung, z.B. durch den Baustein Am 2960, das aus den Speichereinheiten ausgelesene Ausleseergebnis ausgewertet, also jeweils entweder als fehlerfrei erkannt, oder bei einem 1-Bit-Fehler des ausgelesenen Datenwortes D korrigiert, oder bei einem Mehr-Bit-Fehler des ausgelesenen Datenwortes D als unkorrigierbar erkannt werden, wenn jeweils kein Ansteuerungsfehler vorliegt. Ferner kann wegen der zusätzlichen erfindungsgemässen Verteilung der Bits aller Bitmengen auf die verschiedenen Speichereinheiten auch bei solchen extrem langen Datenwörtern D der Ansteuerungsfehler als unkorrigierbar erkannt werden, weil jede Datenwort-Silbe für sich erfindungsgemäss abgespeichert ist. Because all the K bits were formed for themselves according to an EDC code, that is to say insofar as there is no deviation from the schemes customary in EDC, the storage units Sp ... become more common even in the case of such extremely long data words D in accordance with the selected EDC code Provide readable test results in a manner if there is no control error: When reading the data word D and its associated K bits K, the EDC controller circuit, eg by the Am 2960 block, which evaluates the read result read out from the memory units, that is to say either recognized as error-free, or corrected in the event of a 1-bit error in the read data word D, or recognized as uncorrectable in the case of a multi-bit error in the read data word D. if there is no control error. Furthermore, because of the additional distribution of the bits of all bit sets among the various storage units according to the invention, even with such extremely long data words D, the control error can be recognized as uncorrectable because each data word syllable is stored according to the invention.

Das erfindungsgemässe Verteilungsschema bewirkt, dass in jeder der verschiedenen Speichereinheiten jeweils sowohl ein Abschnitt des Datenwortes sowie ein Abschnitt der K-Bits abgespeichert ist. The distribution scheme according to the invention has the effect that both a section of the data word and a section of the K bits are stored in each of the different storage units.

Zwei besonders einfache Beispiele der Erfindung werden zunächst anhand der Fig. 5 und 6 erläutert, welche eine entsprechende Verteilung der Bitmengen in einem Speichersystem mit zwei (Fig. 5) oder drei (Fig. 6) verschiedenen Speichereinheiten — vgl. Fig. 3 — zeigen und welche zwei zusätzliche erschwerende Bedingungen erfüllen: dass es nämlich kein Bit eines Abschnittes des Datenwortes D gibt, welches in mehr als in einer einzigen der Speichereinheiten abgespeichert ist, vgl. den Patentanspruch 2, sowie dass es kein Bit eines Abschnittes der K-Bits gibt, welches in mehr als einer einzigen der Speichereinheiten gespeichert ist, vgl. den Patentanspruch 3. Two particularly simple examples of the invention are first explained with reference to FIGS. 5 and 6, which show a corresponding distribution of the bit quantities in a memory system with two (FIG. 5) or three (FIG. 6) different memory units - cf. 3 - show and which fulfill two additional aggravating conditions: that there is namely no bit of a section of the data word D which is stored in more than one of the storage units, cf. claim 2, and that there is no bit of a section of the K bits, which is stored in more than one of the memory units, cf. claim 3.

Hierbei bedeuten in Fig. 5 und 6 (auch in Fig. 4): 5 and 6 (also in FIG. 4) mean:

k = jeweils einer der verschiedenen Abschnitte der K-Bits; k = one of the different sections of the K bits;

d = jeweils einer der verschiedenen Abschnitte des Datenwortes D; d = one of the different sections of the data word D;

wobei sich untereinander weder die Abschnitte k noch die Abschnitte d gegenseitig überlappen. wherein neither the sections k nor the sections d overlap one another.

Bei dem in Fig. 5 gezeigten Beispiel sind nämlich in der ersten Speichereinheit (d = 1, vgl. Spi in Fig. 3) jeweils nur die In the example shown in FIG. 5, namely only those are in the first memory unit (d = 1, see Spi in FIG. 3)

Datenwort-Bitstellen 0 7 zusammen mit den K-Bitstellen 3, Data word bit positions 0 7 together with the K bit positions 3,

4, 5 abgespeichert, sowie in der zweiten Speichereinheit (d = 2) 4, 5 stored, and in the second storage unit (d = 2)

jeweils nur die Datenwort-Bitstellen 8 15 zusammen mit den only the data word bit positions 8 15 together with the

K-Bitstellen 0,1, 2. Jedes Bit der K-Bits stellt innerhalb eines jeden der beiden Speichereinheiten jeweils eine ungeradzahlige Restmenge für ein dort mitabgespeichertes Datenwort-Bit dar. Ausserdem gehören die in der einen Speichereinheit abgespeicherten K-Bits jeweils zu den geradzahligen Untermengen der in der anderen Speichereinheit abgespeicherten Datenwort-Bits. K bit positions 1, 1, 2. Each bit of the K bits represents an odd number of residues within each of the two storage units for a data word bit also stored there. In addition, the K bits stored in one storage unit each belong to the even number Subsets of the data word bits stored in the other memory unit.

Im übrigen kann man durch einen Vergleich der Fig. 1 und 5 erkennen, dass das erfindungsgemässe Verteilungsschema gemäss Fig. 5 bei Verwendung des Bausteins Am2960 als EDC-Controllerschaltung erhalten werden kann, wenn man entweder am Baustein Am2960, oder an den Speichereinheiten, die Enden der Verdrahtungen an den Datenwort-Bit-Anschlüssen 5 -8, 6 - 9 und 7-10 miteinander vertauscht. Moreover, by comparing FIGS. 1 and 5, it can be seen that the distribution scheme according to the invention according to FIG. 5 can be obtained when the Am2960 module is used as an EDC controller circuit if the ends are either on the Am2960 module or on the memory units of the wiring on the data word bit connections 5 -8, 6 - 9 and 7-10 interchanged.

Ähnlich bei der Weiterbildung gemäss Fig. 6: dort sind nämlich in der ersten Speichereinheit (d = 1) jeweils nur die Datenwort-Bitstellen 0 3 zusammen mit den dafür Restmengen darstellenden K-Bitstellen 4....7 abgespeichert, aber in der zweiten Speichereinheit (d = 2) die jeweils nur die Datenwort- Similar to the development according to FIG. 6: namely, only the data word bit positions 0 3 together with the K bit positions 4... 7 representing residual quantities are stored in the first storage unit (d = 1), but in the second Storage unit (d = 2) which only contains the data word

Bitstellen 4....9 zusammen mit den dafür Restmengen darstellenden K-Bitstellen 2 und 3, ferner in der dritten Speichereinheit (d = 3) die restlichen Datenwort-Bitstellen 10 15 des auch hier sechzehnstelligen Datenwortes D zusammen mit den restlichen, dafür Restmengen darstellenden K-Bitstellen 0 und 1 der hier achtstelligen K-Bits. Auch bei diesem Beispiel stellt also jedes Bit der K-Bits innerhalb eines der drei Speichereinheiten jeweils eine ungeradzahlige Restmenge für ein dort mitabgespeichertes Datenwort-Bit dar. Ausserdem gehören auch bei dieser Weiterbildung die in der einen Speichereinheit abgespeicherten K-Bits jeweils zu den geradzahligen Untermengen (Datenwort-Bitstellen 0....5, 7, 8, 10, 11, 13, 14) oder zu den geradzahligen Subuntermengen (Datenwort-Bitstellen 6, 9, 12, 15) der in anderen der Speichereinheiten abgespeicherten Daten wort-Bits. Bit positions 4 ... 9 together with the K bit positions 2 and 3 representing the remaining quantities, furthermore in the third memory unit (d = 3) the remaining data word bit positions 10 15 of the sixteen digit data word D together with the remaining remaining quantities representing K bit positions 0 and 1 of the eight-digit K bits here. In this example, too, each bit of the K bits within one of the three storage units each represents an odd number for a data word bit that is also stored there. In this development, too, the K bits stored in one storage unit each belong to the even numbered subsets (Data word bit positions 0 .... 5, 7, 8, 10, 11, 13, 14) or to the even sub-subsets (data word bit positions 6, 9, 12, 15) of the data word bits stored in other of the storage units .

Im folgenden wird anhand von Fig. 4 ein allgemeines Prinzip des den Fig. 5 und 6 zugrundeliegenden erfindungsgemässen Verteilungsschemas erläutert, wobei dieses allgemeine Prinzip auch für Datenwörter mit mehr oder mit weniger als 16 Bitstellen, sowie auch für K-Bits mit mehr oder mit weniger als sechs oder acht Bitstellen gültig ist. A general principle of the distribution scheme according to the invention on which FIGS. 5 and 6 are based will be explained below with reference to FIG. 4, this general principle also for data words with more or with less than 16 bit positions, and also for K bits with more or with less is valid as six or eight bit positions.

Dabei bedeuten in der Fig. 4: 4 mean:

Udk = derartige «direkte Zuordnung»/Verteilung der Da-tenwort-Abschnitte d sowie ihrer (!) jeweiligen ungeradzahligen Restmengen k, dass diese beiden Abschnitte d + k gemeinsam (!) angesteuert, also in einer ihnen gemeinsamen Speichereinheit abgespeichert werden; Udk = "direct allocation" / distribution of the data word sections d and their (!) Respective odd-numbered residual quantities k such that these two sections d + k are controlled together (!), That is to say stored in a memory unit common to them;

Gdk = derartige «indirekte Zuordnung»/Verteilung der Datenwort-Bits eines Datenwort-Abschnittes d sowie ihrer (!) jeweiligen geradzahligen (Sub-) Untermengen k, dass diese Abschnitte d + k nicht (!) gemeinsam angesteuert, also in verschiedenen Speichereinheiten abgespeichert werden; Gdk = "indirect assignment" / distribution of the data word bits of a data word section d and their (!) Respective even (sub) subsets k such that these sections d + k are not (!) Controlled together, that is to say stored in different memory units will;

Ferner bedeuten: Furthermore mean:

Edk = Elementar-Syndrommuster, das aufgrund eines 1-Bit-Datenwortfehlers, welcher im Abschnitt d auftritt, mit den dazugehörenden Bits des K-Bits-Abschnittes k der K-Bits entsteht; Edk = elementary syndrome pattern which arises due to a 1-bit data word error which occurs in section d with the associated bits of the K-bit section k of the K-bits;

Rdk = resultierendes Syndrommuster, das aufgrund eines Mehr-Bit-Datenwortfehlers, welcher im Abschnitt d auftritt, mit den dazugehörenden Bits des K-Bits-Abschnittes k entsteht; sowie Rdk = resulting syndrome pattern that arises due to a multi-bit data word error that occurs in section d with the associated bits of the K-bit section k; such as

Sk = Spalten-Syndrommuster, das durch Überlagerung aller Rdk einer betreffenden Spalte k von Fig. 4 (vgl. auch die entsprechenden k-Spalten in Fig. 5 und 6) entsteht. Sk = column syndrome pattern, which is created by superimposing all Rdk of a respective column k from FIG. 4 (cf. also the corresponding k columns in FIGS. 5 and 6).

Sobald aus einer einzigen Speichereinheit Sp sowohl die Bits d eines falschen Speicherwort-Abschnittes als auch der diesen Bits d direkt zugeordnete Abschnitt k der K-Bits K, siehe Fig. 4, des betreffenden falschen Datenwort-Abschnittes d — zusammen mit richtigen Bits anderer Datenwort-Abschnitte d und diesen d zugeordneten richtigen Abschnitten k der K-Bits K des richtig zu lesenden Datenwortes D — gelesen werden, enthält das zugehörige resultierende Syndrommuster Rdk mit d = k keine Syndrome, es enthält also 0-Syndrome, da die zugehörigen Datenworter- und K-Bits-Abschnitte d, k miteinander konsistent sind. Resultierende Syndrommuster Rdk können dann nur in den Codebereichen mit d =t= k auftreten, siehe Fig. 4, deren Elementar-Syndrommuster Edk jeweils geradzahlig sind. Man kann sich hierbei die resultierenden Syndrommuster Rdk mit d =t= k auch durch EXCLUSIV-ODERierung aller beteiligten Ele-mentar-Syndrommuster Edk entstanden denken. Daher enthalten die resultierenden Syndrommuster Rdk mit d 4= k ebenfalls nur geradzahlige Syndrommuster. Auf dieselbe Art entstehen die Spalten-Syndrommuster Sk aus den beteiligten resultierenden Syndrommustern Rdk, so dass auch diese Spalten-Syndrom-muster Sdk nur geradzahlige Syndrommuster enthalten. Das endgültige Syndrommuster entsteht durch Aneinanderfügen aller Spalte-Syndrommuster Sk und ist daher dann ebenfalls geradzahlig. As soon as from a single memory unit Sp both the bits d of an incorrect memory word section and the section k of the K bits K directly assigned to these bits d, see FIG. 4, of the incorrect data word section d concerned - together with correct bits of another data word Sections d and the correct sections k of the K bits K of the data word D - to be read that are assigned to these d, the associated resulting syndrome pattern Rdk with d = k contains no syndromes, so it contains 0 syndromes, since the associated data words and K-bit sections d, k are consistent with each other. Resulting syndrome patterns Rdk can then only occur in the code areas with d = t = k, see FIG. 4, whose elementary syndrome patterns Edk are each even numbers. The resulting syndrome pattern Rdk with d = t = k can also be imagined by EXCLUSIVE-ORation of all involved element syndrome pattern Edk. Therefore, the resulting syndrome pattern Rdk with d 4 = k also only contains even-numbered syndrome patterns. In the same way, the column syndrome patterns Sk arise from the resulting syndrome patterns Rdk, so that these column syndrome patterns Sdk only contain even-numbered syndrome patterns. The final syndrome pattern is created by joining all column syndrome patterns Sk and is therefore also an even number.

5 5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

65 65

671123 671123

6 6

Dem Einwand, dass die resultierenden Syndrommuster Rdk mit d =f= k, welche zum falsch ausgelesenen K-Bits-Abschnitt k gehören, nur durch K-Bit-Fehler entstanden sind und daher nicht wie Datenfehler behandelt werden dürften, ist entgegenzuhalten, dass auch in diesem Fall die richtig ausgelesenen Datenwort-Bits nicht zu den falsch ausgelesenen Bits der K-Bits passen, und zwar genauso wie in dem Fall, bei welchem die falsch ausgelesenen Bits der K-Bits richtig wären und die Datenwort-Bits unter einer falschen Adresse gelesen worden wären. The objection that the resulting syndrome pattern Rdk with d = f = k, which belong to the incorrectly read K-bit section k, only resulted from K-bit errors and should therefore not be treated like data errors, can be countered in this case the correctly read data word bits do not match the incorrectly read bits of the K bits, just as in the case in which the incorrectly read bits of the K bits would be correct and the data word bits at an incorrect address would have been read.

Wenn das resultierende Syndrommuster O-Syndrome enthält und wenn trotzdem ein Lesefehler vorliegt, dann kann normalerweise der Fehler nicht spontan erkannt werden, wenn wie in Fig. 4 bis 6 keine Mehrfach-Abspeicherung von Bits in gleichzeitig verschiedenen Speichereinheiten zugelassen wird. Die Wahrscheinlichkeit für diesen nicht erkennbaren Fehler nimmt mit wachsender Anzahl der Ansteuerungseinheiten bzw. Speicherbausteine zu. Wenn alle Bits auf nur zwei Speichereinheiten/Ansteuerungseinheiten verteilt werden, dann ist in der Regel eine besonders simple Realisierung mit einem handelsüb-s liehen EDC-Controller-Baustein möglich, siehe das Beispiel in Fig. 5, für welches bei einem Ansteuerungsfehler die Wahrscheinlichkeit für O-Syndrome übrigens nur noch 1/16 beträgt. If the resulting syndrome pattern contains O syndromes and if there is nevertheless a reading error, then the error cannot normally be recognized spontaneously if, as in FIGS. 4 to 6, no multiple storage of bits in simultaneously different storage units is permitted. The probability of this undetectable error increases with an increasing number of control units or memory modules. If all bits are distributed over only two memory units / control units, then a particularly simple implementation with a commercially available EDC controller module is generally possible, see the example in FIG. 5, for which the probability of a control error occurs Incidentally, O syndrome is only 1/16.

Das in Fig. 6 gezeigte Beispiel ist insbesonders für eine Realisierung mit Speicherbausteinen Sp interessant, die intern eine io Wortbreite von nur 8 Bit aufweisen. Da in diesem Fall eine Speicherkapazität für zwei zusätzliche Bits der K-Bits (6 + 2 KBits) vorhanden ist, welche für das Erreichen von zusätzlicher Sicherheit genutzt werden können, beträgt dann die Wahrscheinlichkeit für O-Syndrome bei einem Ansteuerungsfehler sois gar nur noch 1/32. The example shown in FIG. 6 is particularly interesting for an implementation with memory modules Sp which have an internal word width of only 8 bits. In this case, since there is a storage capacity for two additional bits of the K bits (6 + 2 KBits), which can be used to achieve additional security, the probability of O syndrome in the event of a control error is only 1 / 32.

v v

1 Blatt Zeichnungen 1 sheet of drawings

Claims

671123

1. Memory arrangement secured by an error detection and correction code, in short EDC code, that is to say by K bits (K), in particular for a central control unit of an electronic telephone switching system, wherein

- The co-stored K-bits (K) are formed by forming partial parities from certain bit positions of a stored data word (D) such that each individual data word bit is linked to an odd-numbered K-bit subset, so that this individual data word bit and the K-bit subset linked to it form a «bit set» linked together in this way,

but at least every bit of the K bits (K) is linked in a different way with a large number of data word bits,

A plurality of storage units (Spi, Sp2,... Spm), which are controlled in parallel with identical control signals (Adr, W) and each contain their own control unit, are attached,

- The data word bits are distributed in the different storage units (Sp ....) to be controlled under the same address (Adr), and

- The memory units (Spi, Sp2, ... Spm) are followed by one or more EDC controller circuits (EDC-C), characterized in that

- In each of the memory units (Spi, Sp2, ... Spm) both a section (d) of the data word (D) and a section (k) of the K bits (K) are stored, namely

- the individual bits of at least almost all bit sets - the K bits of which are each subdivided into an even-numbered subset or into even-numbered sub-subsets stored separately in separate storage units (e.g. in Sp2 + Sp3) and an odd-numbered remaining set of bits - so distributed in are stored in the various storage units so that each data word bit, in each case together with the remaining quantity of its bit quantity, is stored in another of the storage units (for example in Spi) than the subset (for example in Sp2) / sub-subset (for example in Sp2 + Sp3) of it Bit amount, as well as all storage units (Spi, Sp2), which the sub-

quantity / sub-subsets, the remaining quantity and the data word bit of a bit quantity, a EDC controller circuit EDC-C is connected in series (FIGS. 5 and 6).

2. Memory arrangement according to claim 1, characterized in that each data word bit is stored in only one of the memory units (e.g. in Sp2).

2nd

PATENT CLAIMS

3. Memory arrangement according to claim 1 or 2, characterized in that each bit of the K bits (K) is only stored in a single one of the memory units (e.g. Spi).

4. Storage arrangement according to claims 1 to 3, characterized in that

The data words (D) are each sixteen bits long,

The K bits are each six bits long,

- The EDC controller circuit is formed by a component (EDC-C), by which an odd number of K bits is assigned to each data bit position so that when compared with the stored K bits, odd-numbered patterns of non-conformities only occur if a 1 Bit error in the data word read out, and

- Both the higher and lower bit positions of the respective data word (D), but not bit positions between the lower and the higher bit positions of the data word (D), are stored in at least two of the memory units (e.g. Spi, Sp2) (Fig.

5).