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PATENTANSPRÜCHE
1. Steuerbarer Oszillator (23) für einen Korrelations Geschwindigkeitsmesser (Fig. 1), der mittels eines Messkopfes (15) mit zwei eine Oberfläche (11) nacheinander berührungslos abtastenden Signalaufnehmern (16, 17) zwei annähernd gleiche, gegeneinander zeitverschobene stochastische Abtastsignale (a(t), b(t)) aufnimmt, das vorauseilende Abtastsignal (a(t)) mittels einer einstellbaren Verzögerungseinrichtung (20) zeitlich verzögert, aus dem verzögerten Signal (a(t + T)) und dem nacheilenden Abtastsignal (b(t)) ein Korrelationssignal (K(t)) erzeugt und mit diesem den steuerbaren Oszillator (23) steuert zur Rückwirkung auf die Verzögerungseinrichtung (20), derart, dass deren Verzögerung (T) gleich der zeitlichen Verschiebung zwischen den beiden Abtastsignalen (a(t), b(t)) wird, gekennzeichnet durch folgende Einheiten:
: - einen Grundoszillator (30) zur Abgabe einer starren Grundfrequenz (f), - einen mehrstufigen Teiler (32) mit Abgriffen (33.1...33.7) nach jeder Teilungsstufe zur Unterteilung der Grundfrequenz (f), - einen Rückwärtszähler (47) mit einem Zähleingang (44) und Einschreibeingängen (48), - eine Ansteuerlogik (36) zum jeweiligen Verbinden eines der Angriffe (31.1...31.7) oder des Eingangs (31) des Teilers (32) mit dem Zähleingang (44) des Rückwärtszählers (47) in Abhängigkeit von jeweils an ihren Steuereingängen (40) angelegten ersten Steuersignalen (E), - eine Einschreiblogik zum Einschreiben zweiter Steuersignale (M) parallel über die Einschreibeingänge (48) in den Rückwärtszähler (47), - eine Zählsteuerung (53) zum Steuern des Rückwärtszählers (47) und einen Impulsausgang (55) zum Abgeben von Sequenzimpulsen (S), derart,
dass der Rückwärtszähler (47) auf einen Sequenzimpuls (S) hin jeweils nacheinander vom Zählbetrag der eingeschriebenen zweiten Steuersignale (M) und anschliessend vom maximal möglichen Zählbetrag (Mmax) rückwärts zählt bis Null und dass beim jeweils zweiten Erreichen von Null ein Sequenzimpuls (S) abgegeben wird.
2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der Teiler (32) ein Dualteiler und der Rückwärtszähler (47) ein Dualzähler ist.
3. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Zählsteuerung (53) ein Flipflop ist, das beim Kippen in seine eine Lage jeweils einen Sequenzimpuls (S) abgibt.
Die Erfindung betrifft einen steuerbaren Oszillator für einen Korrelations-Geschwindigkeitsmesser, wie er durch den Oberbegriff von Anspruch 1 festgelegt ist.
Korrelations-Geschwindigkeitsmesser der genannten Art sind beispielsweise aus der schweizerischen Patentschrift 531 178 bekannt. Bei ihnen wird eines der durch die zwei Signalaufnehmer aufgenommenen Abtastsignale zeitlich verzögert, differenziert und anschliessend mittels eines Multiplikators und eines Integrators mit dem anderen Abtastsignal korreliert. Das Korrelationssignal, ein zeitlicher Mittelwert, steuert den steuerbaren Oszillator und dieser koppelt über seine Ausgangssequenz die Einrichtung zurück auf die Verzögerungseinrichtung, die das eine Abtastsignal verzögert.
Im eingeregelten Zustand bildet vor allem die Oszillatorsequenz bzw. die durch sie bestimmte zeitliche Verzögerung ein Mass für die zu bestimmende relative Geschwindigkeit zwischen dem Messkopf und der Oberfläche.
Korrelations-Geschwindigkeitsmesser können entweder in Analog- oder Digitaltechnik aufgebaut sein. In letzterem Fall ist es vorteilhaft, den Multiplikator und den Integrator in Form eines einzigen digitalen Prozessors aufzubauen. Der vom Integrator abgegebene Korrelationswert kann in diesem Fall ein numerischer Wert sein.
Es ist damit die Aufgabe der Erfindung, einen Oszillator anzugeben, der in diesem Fall den numerischen Korrelationswerten entsprechende Impulsfrequenzen abgibt.
Dieser Oszillator ist gekennzeichnet durch die in Anspruch 1 angegebenen Kennzeichen. Er ist einfach im Aufbau, sicher im Betrieb und sein Sequenzbereich reicht über mehrere Zehnerpotenzen.
Im folgenden wird die Erfindung anhand von zwei Figuren beispielsweise näher beschrieben. Es zeigen:
Fig. 1 Allgemeines Blockschaltbild eines Korrelations Geschwindigkeitsmessers
Fig. 2 Detailliertes Blockschaltbild eines einstellbaren Oszillators.
Fig. 1 zeigt das Blockschaltbild eines Korrelations Geschwindigkeitsmessers. 15 bezeichnet einen Messkopf mit zwei Signalaufnehmern 16 und 17, wie er beispielsweise aus der schweizerischen Patentschrift 550 404 bekannt ist. Die Signalaufnehmer 16 und 17 tasten optisch eine relativ zu ihnen bewegte Oberfläche 11 ab und geben dabei Abtastsignale a(t) und b(t) ab. Diese Signale sind annähernd gleich, sind gegeneinander zeitlich verschoben und bilden ein zeitliches Abbild der Oberflächenstruktur. Das zeitlich vorauseilende Abtastsignal a(t) wird einer einstellbaren Verzögerungseinrichtung 20 zugeführt und verlässt diese verzögert.
Das verzögerte Signal wird in einem Differenzierer 24 nach t differenziert und als Verzögerungssignal a'(t + T) zusammen mit dem zeitlich nachlaufenden Abtastsignal b(t) einem Multiplikator 21 zugeführt.
Der Integrator 22 mittelt aus ihnen einen zeitabhängigen Korrelationswert K(t). Dieser Korrelationswert wird über den Oszillator 23 rückgekoppelt zur einstellbaren Verzögerungseinrichtung 20. Der Korrelations-Geschwindigkeitsmesser umfasst damit einen geschlossenen Regelkreis, der die Verzögerung t so einstellt, dass der Integrator 22 dann einen minimalen Korrelationswert K(t) abgibt, wenn die Verzögerung # der Verzögerungseinrichtung 20 derjenigen zwischen den beiden Abtastsignalen a(t) und b(t) entspricht.
Die Einrichtung lässt sich in Digitaltechnik einfach realisieren. Der Differenzierer 24, der Multiplikator 21 und der Integrator 22 werden dabei durch einen programmgesteuerten Prozessor dargestellt und die Verzögerungseinrichtung 20 durch ein Schieberegister. Die erfindungsgemässe Ausbildung des Oszillators 23 wird anhand von Fig. 2 nachfolgend näher beschrieben.
Der gesteuerte Oszillator 23 umfasst einen Grundoszillator 30, zum Beispiel einen Quarzoszillator, der eine starre Grundfrequenz f an einen mehrstufigen Teiler 32 abgibt.
Dieser Teiler 32 ist beispielsweise ein mehrstufiger Dualteiler, durch dessen einzelne Stufen die Frequenz jeweils um den Faktor 2 verringert wird. Jede Stufe des Teilers 32 besitzt einen Abgriff 33.1 bis 33.7, an denen auf diese Weise die Sequenzen f/2, f/4 bis f/128 abgreifbar sind. Die Abgriffe 33.1 bis 33.7 sowie der Ausgang 31 des Grundoszillators 30 sind mit einer ersten Ansteuerlogik 36 verbunden. Diese Ansteuerlogik 36 besitzt drei Steuereingänge 40 und einen Ausgang 44.
Sie verbindet aufgrund des an den Steuereingängen 40 anliegenden Wertes Ejeweils einen der Abgriffe 33.1 bis 33.7 oder die Leitung 31 mit ihrem Ausgang 44.
Der Ausgang 44 ist mit dem Zähleingang eines Rückwärtszählers 47, beispielsweise eines Dualzählers, verbunden.
Dieser Zähler 47 ist mittels einer durch die Pfeile der Leitung
55 angedeuteten Einschreiblogik über seine Einschreibeingänge 48 ladbar. Sein Ausgang 50 ist mit einer Zählersteuerung 53 verbunden, die beispielsweise durch ein Flipflop dargestellt wird. Dieses Flipflop gibt jeweils beim Kippen in seine eine Lage einen Sequenzimpuls S ab, der einerseits am Ausgang 55 des steuerbaren Oszillators 23 abgreifbar ist und der andererseits das Einschreiben des im Register 58 anliegenden Wertes M in den Zähler 47 und des Wertes E in die Ansteuerlogik 36 veranlasst.
Der steuerbare Oszillator 23 arbeitet wie folgt: Sobald das Flipflop 53 auf die Leitung 55 einen Sequenzimpuls S abgibt, wird der im Register 58 anliegende Wert M in den Rückwärtszähler 47 eingeschrieben und der Wert E in die Steuerlogik 36. Diese verbindet hierauf denjenigen Abgriff 33.1 bis 33.7 bzw. die Leitung 31 mit ihrem Ausgang 44, der bzw. die dem eingegebenen Wert E zugeordnet ist.
Der ununterbrochen arbeitende Grundoszillator 30 gibt über den mehrstufigen Teiler 32 mit einer dem Wert E entsprechenden Unterteilung Zählimpulse über die Leitung 44 an den Rückwärtszähler 47 ab. Dieser zählt mit dieser so gewählten Sequenz rückwärts bis zu seinem Minimalwert Null. Beim Weiterzählen gibt er einen Übertragsimpuls an das Flipflop 53 ab und beginnt ohne Unterbruch bei seinem Maximalwert Mmax mit einem neuen Zählzyklus. Das Flipflop 53 kippt durch den Übertragsimpuls in seine zweite Stellung. Der nächste Übertragsimpuls kippt es zurück in seine ursprüngliche Lage. Hierbei wird der nächste Sequenzimpuls auf die Leitung 55 abgegeben und der Vorgang wiederholt sich.
Der im Register 58 jeweils anliegende Wert kann aufgefasst werden als eine Zahl in Exponentialdarstellung, wobei M mit beispielsweise 8 Dualstellen die Mantisse bildet und E mit drei Dualstellen den Exponenten. In dieser beispielsweisen Ausführung variiert die Frequenz der Impulssequenz am Ausgang 55 von minimal f/256 bis f/(128 511), also etwa um den Faktor 28.
Es ist vorteilhaft, den mehrstufigen Teiler 32 und den Rückwärtszähler 47 als Dual-Teiler bzw. -Zähler auszubilden. Es ist jedoch ohne weiteres möglich, auch ein anderes Unterteilungsverhältnis, beispielsweise eine dezimale oder hexadezimale Unterteilung vorzusehen.
Der steuerbare Oszillator 23 ist im Aufbau sehr einfach und benötigt nur einfachste digitale Bausteine. Die nicht näher beschriebene Ansteuer- und Durchschaltelogik 36 und die Einschreiblogik für den Zähler 47 sind in bekannter Art aus logischen Torschaltungen einfach zusammensetzbar.
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PATENT CLAIMS
1. Controllable oscillator (23) for a correlation speedometer (FIG. 1), which by means of a measuring head (15) with two one surface (11) one after the other contactlessly scanning signal pickups (16, 17) two approximately identical, mutually time-shifted stochastic scanning signals (a (t), b (t)), the leading scanning signal (a (t)) is delayed in time by means of an adjustable delay device (20), from the delayed signal (a (t + T)) and the lagging scanning signal (b (t )) generates a correlation signal (K (t)) and controls the controllable oscillator (23) with it in order to act on the delay device (20) such that its delay (T) is equal to the time shift between the two scanning signals (a (t ), b (t)) is characterized by the following units:
: - a basic oscillator (30) for delivering a rigid fundamental frequency (f), - a multi-stage divider (32) with taps (33.1 ... 33.7) after each division stage for dividing the basic frequency (f), - a down counter (47) with a counting input (44) and write-in inputs (48), - a control logic (36) for connecting one of the attacks (31.1 ... 31.7) or the input (31) of the divider (32) to the counting input (44) of the down counter ( 47) as a function of first control signals (E) applied to their control inputs (40), - a write-in logic for writing second control signals (M) in parallel via the write-in inputs (48) into the down counter (47), - a counter control (53) for Controlling the down counter (47) and a pulse output (55) for delivering sequence pulses (S), such
that the down counter (47) counts down to zero in response to a sequence pulse (S) in each case from the counting amount of the second control signals (M) written in and then from the maximum possible counting amount (Mmax) and that a sequence pulse (S) is reached each time zero is reached is delivered.
2. Device according to claim 1, characterized in that the divider (32) is a dual divider and the down counter (47) is a dual counter.
3. Device according to claim 1, characterized in that the counting control (53) is a flip-flop which emits a sequence pulse (S) when tilted into its one position.
The invention relates to a controllable oscillator for a correlation speedometer, as defined by the preamble of claim 1.
Correlation speedometers of the type mentioned are known, for example, from Swiss patent 531 178. With them, one of the scanning signals recorded by the two signal pickups is delayed, differentiated and then correlated with the other scanning signal by means of a multiplier and an integrator. The correlation signal, an average over time, controls the controllable oscillator and this couples its device through its output sequence back to the delay device, which delays the one scanning signal.
In the adjusted state, the oscillator sequence or the time delay determined by it forms a measure of the relative speed to be determined between the measuring head and the surface.
Correlation speedometers can be constructed using either analog or digital technology. In the latter case, it is advantageous to construct the multiplier and the integrator in the form of a single digital processor. In this case, the correlation value given by the integrator can be a numerical value.
It is therefore the object of the invention to provide an oscillator which in this case emits pulse frequencies corresponding to the numerical correlation values.
This oscillator is characterized by the features specified in claim 1. It is simple to set up, reliable in operation and its sequence range spans several orders of magnitude.
The invention is described in more detail below with reference to two figures, for example. Show it:
Fig. 1 General block diagram of a correlation speedometer
Fig. 2 Detailed block diagram of an adjustable oscillator.
Fig. 1 shows the block diagram of a correlation speedometer. 15 denotes a measuring head with two signal pickups 16 and 17, as is known for example from the Swiss patent specification 550 404. The signal pickups 16 and 17 optically scan a surface 11 which is moved relative to them and thereby emit scanning signals a (t) and b (t). These signals are approximately the same, are temporally shifted from each other and form a temporal image of the surface structure. The temporally leading scanning signal a (t) is fed to an adjustable delay device 20 and leaves it with a delay.
The delayed signal is differentiated according to t in a differentiator 24 and supplied to a multiplier 21 as a delay signal a '(t + T) together with the time-lagging scanning signal b (t).
The integrator 22 averages a time-dependent correlation value K (t) from them. This correlation value is fed back via the oscillator 23 to the adjustable delay device 20. The correlation speedometer thus comprises a closed control loop which adjusts the delay t such that the integrator 22 then outputs a minimum correlation value K (t) when the delay # of the delay device 20 corresponds to that between the two scanning signals a (t) and b (t).
The device can be easily implemented in digital technology. The differentiator 24, the multiplier 21 and the integrator 22 are represented by a program-controlled processor and the delay device 20 by a shift register. The configuration of the oscillator 23 according to the invention is described in more detail below with reference to FIG. 2.
The controlled oscillator 23 comprises a basic oscillator 30, for example a quartz oscillator, which outputs a rigid basic frequency f to a multi-stage divider 32.
This divider 32 is, for example, a multi-stage dual divider, the individual stages of which reduce the frequency by a factor of 2 in each case. Each stage of the divider 32 has a tap 33.1 to 33.7, from which the sequences f / 2, f / 4 to f / 128 can be tapped. The taps 33.1 to 33.7 and the output 31 of the basic oscillator 30 are connected to a first control logic 36. This control logic 36 has three control inputs 40 and one output 44.
Due to the value E present at the control inputs 40, it connects one of the taps 33.1 to 33.7 or the line 31 with its output 44.
The output 44 is connected to the counting input of a down counter 47, for example a dual counter.
This counter 47 is by means of one of the arrows of the line
55 indicated enrollment logic can be loaded via its enrollment inputs 48. Its output 50 is connected to a counter controller 53, which is represented, for example, by a flip-flop. This flip-flop emits a sequence pulse S when it is tilted into its one position, which can be tapped at the output 55 of the controllable oscillator 23 and which on the other hand writes the value M present in the register 58 into the counter 47 and the value E into the control logic 36 prompted.
The controllable oscillator 23 works as follows: as soon as the flip-flop 53 outputs a sequence pulse S on the line 55, the value M present in the register 58 is written into the down counter 47 and the value E into the control logic 36. This then connects the tap 33.1 to 33.7 or the line 31 with its output 44, which is assigned to the entered value E.
The continuously operating basic oscillator 30 outputs counting pulses via the line 44 to the down counter 47 via the multistage divider 32 with a division corresponding to the value E. With this selected sequence, the counter counts down to its minimum value of zero. When counting further, it emits a carry pulse to the flip-flop 53 and begins a new counting cycle without interruption at its maximum value Mmax. The flip-flop 53 tilts to its second position due to the carry pulse. The next carry pulse tilts it back to its original position. Here the next sequence pulse is delivered on line 55 and the process is repeated.
The value present in register 58 can be interpreted as a number in exponential representation, M with, for example, 8 dual digits forming the mantissa and E with three dual digits forming the exponent. In this exemplary embodiment, the frequency of the pulse sequence at output 55 varies from a minimum of f / 256 to f / (128 511), that is to say by a factor of 28.
It is advantageous to design the multistage divider 32 and the down counter 47 as a dual divider or counter. However, it is easily possible to provide a different subdivision ratio, for example a decimal or hexadecimal subdivision.
The controllable oscillator 23 is very simple in construction and only requires the simplest digital components. The control and switching logic 36 (not described in more detail) and the write-in logic for the counter 47 can be easily assembled in a known manner from logic gate circuits.