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PATENTANSPRÜCHE
1. Verfahren zur Übertragung von Daten und einem Pilotsignal über einen Übertragungsweg, dessen grösste zulässige Bitrate kleiner ist als die Bitrate des Pilotsignals, dadurch gekennzeichnet, dass aus dem Pilotsignal (t) ein die halbe Bitrate aufweisendes Referenzsignal (t*) abgeleitet und über einen Kanal des Übertragungsweges übertragen wird, dass aus diesem Referenzsignal (t*) dort ein im Vergleich zu diesem Referenzsignal (t*) die doppelte Bitrate aufweisendes Abtastsignal (t') gebildet wird, dessen aufsteigende Flanke mit jeweils einer der beiden Flanken dieses Referenzsignals (t*) zeitlich übereinstimmt.
2. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1, bei welcher sendeseitig die Daten einer Datenquelle im Takt eines Taktgenerators in einen Zwischenspeicher eingelesen werden, dadurch gekennzeichnet, dass der Taktgenerator (T) einerseits mit den Takteingängen des sendeseitigen Zwischenspeichers (ZS) und andererseits über einen Untersetzer (U), eine Leitung (LT) und einen empfangsseitigen Wandler (W) mit einem empfangsseitigen Zwischenspeicher (ZE) verbunden ist.
3. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1, bei welcher sendeseitig die Daten aus einer Datenquelle in einen Zwischenspeicher eingelesen werden, dadurch gekennzeichnet, dass sendeseitig ein Wandler (WS) und ein Untersetzer (US) vorgesehen sind, die mit dem Zwischenspeicher (ZS) verbunden sind, dass empfangsseitig ein Serie-Parallel-Schieberegister (SR1) vorhanden ist, dessen Takteingang an einen Wandler (WE) angeschlossen und das mit einem Zwischenspeicher (ZE) verbunden ist, dessen Takteingang über einen Untersetzer (UE2) am Wandler (WE) angeschlossen und der über ein Parallel-Serie-Schieberegister (SR2) zum Ausgang (A) führt, dass empfangsseitig ausserdem ein Taktgenerator (T) vorhanden ist,
der mit einem Untersetzer (UEI) und sowohl direkt als auch über einen Untersetzer (UE3) mit je- einem Takteingang des Parallel-Serie-Schieberegisters (SR2) verbunden ist, und dass der sendeseitige Zwischenspeicher (ZS) über eine Datenleitungen (L) mit dem Serie-Parallel-Schieberegister (SR1), der empfangsseitige Untersetzer (UE1) über eine erste Taktleitung (LTI) mit dem sendeseitigen Wandler (WS) und der sendeseitige Untersetzer (US) über eine zweite Taktleitung (LT2) mit dem empfangsseitigen Wandler (WE) verbunden ist.
4. Schaltungsanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass der Wandler (W; WS, WE), der das eine doppelte Frequenz aufweisende Abtastsignal (t', t") erzeugt, aus einem Exklusiv-Oder-Gatter (E) besteht, dessen erster Eingang direkt und dessen zweiter Eingang über ein Verzögerungsglied (V) mit dem Ausgang eines Komparators (K) verbunden ist.
5. Schaltungsanordnung nach Anspruch 3 und 4, dadurch gekennzeichnet, dass die zeitliche Verzögerung des Verzögerungsgliedes (V) des sendeseitigen Wandlers (WS) einstellbar ist.
Die vorliegende Erfindung betrifft ein Verfahren zur Übertragung von Daten und einem Pilotsignal über einen Übertragungsweg, dessen grösste zulässige Bitrate kleiner ist als die Bitrate des Pilotsignals, sowie eine Schaltungsanordnung zur Durchführung des Verfahrens
Ein Übertragungsweg ist dann optimal ausgenützt, wenn die Bitrate des Datenstromes möglichst nahe der grössten zulässigen Bitrate gewählt wird. Als grösste zulässige Bitrate wird hierbei die grösstmögliche Bitrate bezeichnet, bei welcher auf der Empfangsseite die einzelnen Signale noch mit Sicherheit identifiziert werden können. Bei der Übertragung von Daten ist es häufig erforderlich, zugleich ein Pilotsignal zu übertragen. Im Falle der synchronen Datenübertragung kann es sich hierbei um ein Taktsignal zum Ein- oder Auslesen von Daten handeln, beispielsweise zum Einlesen in einen Speicher oder in ein Schieberegister.
Grundsätzlich stehen zwei Wege offen, ein derartiges Taktsignal auf der Empfangsseite zu gewinnen. Einmal kann es separat auf einem Übertragungskanal übermittelt werden, oder es kann mit Hilfe von Synchronisierschaltungen aus dem Datenstrom abgeleitet werden. Die Realisierung einer solchen Synchronisierschaltung erfordert aber einen verhältnismässig grossen Aufwand, der vor allem bei langen Übertragungswegen durch die Einsparung eines Übertragungskanals gerechtfertigt ist. Bei kürzeren Übertragungswegen hingegen ist der erstgenannte Weg wirtschaftlicher. Unter Umständen könnte hierzu für die Übertragung des Taktsignals ein separater Übertragungskanal vorgesehen werden, der eine grössere zulässige Bitrate aufweist. Aber abgesehen davon, dass eine solche Lösung nicht immer realisiert werden kann, ist dies auch aus normierungstechnischen Gründen wenig vorteilhaft.
Als weitere Lösung käme eine Datenvermittlung im Start-Stop-Betrieb in Frage.
Hierbei werden Start- oder Stop-Bits benötigt und infolgedessen geht bei diesem Verfahren wertvolle Übertragungszeit verloren, die einer optimalen Ausnützung des Übertragungsweges entgegensteht.
Die Erfindung, wie sie in den Ansprüchen gekennzeichnet ist, löst die Aufgabe, ein Verfahren anzugeben, mit welchem mit möglichst geringem Aufwand die Übertragung eines Pilotsignals über einen Übertragungsweg erfolgen kann, dessen grösste zulässige Bitrate kleiner ist als die Bitrate des Pilotsignals.
Im folgenden wird die Erfindung anhand der Zeichnung beispielsweise erläutert. Es zeigen:
Fig. 1 das Blockschaltbild einer möglichen Schaltungsanordnung,
Fig. 2 eine Ausführungsvariante eines Wandlers W,
Fig. 3 den Signalverlauf an verschiedenen Anschlüssen der Schaltungsanordnung nach Fig. 1,
Fig. 4 ein zweites Beispiel einer möglichen Schaltungsanordnung.
In Fig. list das Blockschaltbild einer möglichen Sc,hal tungsanordnung gezeigt. Diejenigen Elemente, die einer Sendeeinheit S und'diejenigen Elemente, die einer Empfangseinheit E zuzuordnen sind, sind mit einer durchbrochenen Linie umrandet. Auf der Sendeseite ist eine Datenquelle Q vorhanden, die mit einem Zwischenspeicher ZS verbunden ist. Die Zwischenspeicherelemente D1 ... DN des Zwischenspeichers ZS sind an einen Taktgenerator T angeschlossen, der mit einem Untersetzer U verbunden ist. Auf der Empfangsseite ist ein Zwischenspeicher ZE vorhanden, dessen Zwischenspeicherelemente Fl ... FN an einen Wandler W angeschlossen sind. Je ein sendeseitiges Zwischenspeicherelement D1 ...
DN ist über je eine Leitung Ll ... LN mit einem empfangsseitigen ZwischenspeicherelementFl... FN verbunden. Ausserdem verbindet eine Leitung LT den sendeseitigen Untersetzer U mit dem Wandler W. Die in der Datenquelle Q generierten Daten werden im Rhythmus des Taktsignals t in die Speicherelemente Dl ... DN des Zwischenspeichers ZS eingelesen.
Die eingelesenen Informationen dl ... dN werden über die Datenleitungen Ll ... LN zur Empfangseinheit E übermittelt und dort in den Zwischenspeicher ZE eingelesen. Der Einlesevorgang wird im Takt der möglichen Signaländerungen vorgenommen. Das Abtastsignal t' wird aus dem Taktsignal t abgeleitet. Da das Taktsignal t eine doppelt so hohe Bitrate aufweist wie die grösste zulässige Bitrate, wird es im Untersetzer U untersetzt. Die Abtastinformation (die Information, wann ein Abtastvorgang stattfinden soll) ist nun nicht mehr nur in der aufsteigenden Flanke, sondern in beiden Flanken des über die Leitung LT übermittelten Signals enthalten. Der Zwischenspeicher ZE kann mit zweiflankengesteuerten Flip
flops realisiert werden. In den Ausführungsbeispielen wurde jedoch angenommen, dass nur einflankengesteuerte Zwischenspeicherelemente Fl ... FN verwendet werden. Deshalb ist der Wandler W vorgesehen, der beim Auftreten einer Flanke einen Rechteckimpuls erzeugt.
In Fig. 2 ist ein Ausführungsbeispiel eines solchen Wandlers W gezeigt. Der Ausgang eines Komparators K führt über eine direkte Verbindung an den einen und über ein Verzögerungsglied V an den anderen Eingang eines EX-OR-Gatters E. Das Verzögerungsglied V lässt sich in bekannter Weise aus einem oder mehreren Gattern realisieren.
Bei der Übermittlung der Änderungen des Signalpegels der sendeseitigen Zwischenspeicherelemente Dl... DN und bei der Übermittlung der Abtastinformationen über die Leitung LT treten Laufzeiterscheinungen auf. Die Abtastinformationen werden über eine gleichartige Leitung übermittelt wie die Daten der Datenquelle Q. Deshalb sind sämtliche Laufzeiten identisch. Da die Übertragungseigenschaften einer Leitung abhängig sind von deren Vorgeschichte, ferner die Ausgangspegel der empfangsseitigen Zwischenspeicher F1 ...
FN und des Untersetzer U variieren können und die Umschaltschwelle des Komparators K sowie die Ansprechschwelle des Dateneingangs eines Zwischenspeicherelementes Fl ... FN exemplarabhängig sind, treten bei den empfangenen Signalen zusätzliche zeitliche Verschiebungen auf, die von Leitung zu Leitung variieren können. Ferner sind die Signalflanken auf der Empfangsseite verflacht und infolgedessen können überlagerte Störspannungen weitere zeitliche Verschiebungen bewirken. In Berücksichtigung dieser möglichen zeitlichen Verschiebungen der Daten einerseits und bei den Abtastinformationen andererseits findet eine Abtastung mit Vorteil in der zeitlichen Mitte zwischen zwei möglichen Änderungen der Ausgangspegel der Zwischenspeicherelemente Dl ... DN des Zwischenspeichers ZS statt.
Der Untersetzer U wird - beispielsweise mit Hilfe eines Inverters - von den abfallenden Flanken des Taktsignals t gesteuert, so dass die Flanken des untersetzten Taktsignals t* in die zeitliche Mitte zwischen zwei möglichen Änderungen des Informationssignals zu liegen kommen.
Dies wird veranschaulicht im Funktionsdiagramm gemäss Fig. 3. Bei jeder aufsteigenden Flanke des Taktsignals t ist eine Änderung des Datensignals dl möglich. Die abfallende Flanke des Taktsignals t liegt in der Mitte einer möglichen Änderung des Datensignals dl. Beim untersetzten Taktsignal t* ist bei jeder Flanke eine Änderung des Datensignals dl möglich. Die erwähnten sendeseitig auftretenden Signale sind in der Figur mit einer strichpunktierten Linie von den empfangsseitig auftretenden Signalen getrennt. Die strichpunktierte Linie soll eine Laufzeitverschiebung in Erinnerung rufen, welche der Einfachheit halber nicht dargestellt ist. Aus dem untersetzten Signal t* wird mit dem Wandler W das Abtastsignal t' gewonnen. Die Impulsdauer eines derartigen Abtastsignals ist kleiner zu wählen als die kürzest mögliche Periodendauer des im Taktgenerator T erzeugten Taktsignals t.
Das Datensignal dl wird mit einer Verzögerung von einer halben Taktsignalperiode in das empfangsseitige Zwischenspeicherelement Fl eingelesen. Der Signalverlauffl erscheint infolgedessen gegenüber dem Signalverlauf dl um eine halbe Taktperiode verschoben.
Bei der Übermittlung des Taktsignals t tritt neben der von der Kabellänge abhängigen Laufzeit in unvermeidlicher Weise auch Jitter auf. In Fig. 4 ist eine Schaltungsanordnung gezeigt, mit welcher Jitter eliminiert werden kann. Die Elemente der Sendeeinheit S sowie die Elemente der Empfangseinheit E sind wiederum mit einer durchbrochenen Linie umrandet. Auf der Sendeseite ist eine Datenquelle Q vorhanden, die mit einem Zwischenspeicher ZS verbunden ist. Der Ausgang eines Wandlers WS führt einerseits zum Zwischenspeicher ZS und andererseits zu einem Untersetzer US. Auf der Empfangsseite ist ein Taktgenerator T vorhanden, der mit einem Untersetzer UEI und sowohl direkt als auch über einen Untersetzer UE3 mit dem Schieberegister SR2 verbunden ist. Ein Schieberegister SRI ist über einen Zwischenspeicher ZE mit dem Schieberegister SR2 verbunden, an dem der Ausgang A angeschlossen ist.
Ein Wandler WE ist einerseits mit dem Schieberegister SRI und andererseits über einen Untersetzer UE2 mit dem Zwischenspeicher ZE verbunden.
Die Sendeseite ist über Leitungen LT1, LT2, L mit der Empfangsseite verbunden. Die Leitung LT1 führt vom Untersetzer UE1 zum Wandler WS. Die Leitung L führt vom Zwischenspeicher ZS zum Schieberegister SRI. Die Leitung LT2 führt vom Untersetzer US zum Wandler WE.
Das Taktsignal t' für das Einlesen der von der Datenquelle Q generierten Daten in den sendeseitigen Zwischenspeicher ZS wird entsprechend der Abtastinformation des vom Taktgenerator T erzeugten Taktsignals t gebildet. Zu diesem Zweck wird das Taktsignal t im Untersetzer UE1 im Verhältnis 2:1 untersetzt und über die Leitung LT1 dem sendeseitigen Wandler WS zugeführt. Der Wandler WS kann wiederum gemäss Fig. 2 aufgebaut werden, wobei die Verzögerungszeit des Verzögerungsgliedes V und damit die Impulsdauer des Taktimpulses t' variiert werden kann. Das Taktsignal t' wird im Verhältnis 1:2 untersetzt und über die Leitung LT2 dem Wandler WE zugeführt.
Der Untersetzer US wird von den abfallenden Flanken des Taktsignals t' gesteuert, so dass die Flanken des untersetzten Taktsignals t'* in die zeitliche Mitte zwischen zwei möglichen Änderungen des Informationssignals zu liegen kommen. Entsprechend dem am Ausgang des Wandlers WE entnehmbaren Taktsignal t" werden die Daten in das Serie-Parallel-Schieberegister SRI eingelesen. Der optimale Zeitpunkt des Einlesens zwischen zwei möglichen Änderungen des Datensignals kann hierbei durch Verändern der Verzögerungszeit des Verzögerungsgliedes V des Wandlers WS eingestellt werden. Das Taktsignal t" wird im Untersetzer UE2 im Verhältnis 1 :r untersetzt und dem Zwischenspeicher ZE zugeführt.
Die Verhältniszahl r entspricht hierbei der Anzahl der Ausgänge des Schieberegisters SR1. Entsprechend diesem untersetzten Signal werden die an den parallelen Ausgängen des Schieberegisters SR1 anstehenden Daten in den Zwischenspeicher ZE eingelesen. Der Takt des Taktgenerators T wird im Untersetzer UE3 ebenfalls im Verhältnis l:r untersetzt und dem zweiten Schieberegister SR2 zugeführt. Die im Zwischenspeicher ZE enthaltenen Daten werden im untersetzten Takt parallel in das Schieberegister SR2 eingelesen und im Takt t des Taktgenerators T seriell in den Ausgang A ausgelesen.
Diese Lösungsvariante hat den Vorteil, dass einerseits wie schon erwähnt - bei der Übertragung des Taktes auftretender Jitter eliminiert werden kann und andererseits die Daten präzis im Takt des Taktgenerators T auf den Ausgang A übertragen werden können. Dies ist besonders dann von Bedeutung, wenn das Signal des Taktgenerators T mit einem Signal eines weiteren Systems der Anlage synchronisiert werden soll.
Ein weiterer Vorteil dieser Schaltungsanordnung liegt darin, dass die Länge des Übertragungsweges in einem verhältnismässig grossen Bereich variiert werden kann.
Da eine neue Datenfolge jeweils nach r Taktimpulsen t" in den Zwischenspeicher ZE eingelesen wird, stehen r Taktimpulsperioden t" zur Verfügung, innerhalb derer eine bestimmte Datenfolge in das Schieberegister SR2 übertragen werden muss. Infolgedessen können um den Faktor r grössere zwischen den Taktsignalen t und t" auftretende Laufzeitunterschiede in Kauf genommen werden, als wenn beispielsweise bei jedem Taktimpuls t" ein Einlesevorgang in den Zwischenspeicher ZE stattfinden würde.
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PATENT CLAIMS
1. A method for transmitting data and a pilot signal via a transmission path, the maximum permissible bit rate of which is smaller than the bit rate of the pilot signal, characterized in that a reference signal (t *) having half the bit rate is derived from the pilot signal (t) and via a Channel of the transmission path is transmitted, that from this reference signal (t *) there is a sampling signal (t ') having twice the bitrate compared to this reference signal (t *), the rising edge of which with one of the two edges of this reference signal (t *) coincides in time.
2. Circuit arrangement for carrying out the method according to claim 1, in which the data of a data source are read into a buffer in the cycle of a clock generator, characterized in that the clock generator (T) on the one hand with the clock inputs of the transmitter-side buffer (ZS) and on the other a coaster (U), a line (LT) and a receiver-side converter (W) with a receiver-side buffer (ZE) is connected.
3. Circuit arrangement for carrying out the method according to claim 1, in which the data from a data source are read into a buffer on the transmission side, characterized in that a converter (WS) and a coaster (US) are provided on the transmission side which are connected to the buffer (ZS ) that there is a series-parallel shift register (SR1) on the receiving end, whose clock input is connected to a converter (WE) and that is connected to a buffer (ZE), whose clock input is connected to the converter (WE ) connected and which leads to the output (A) via a parallel series shift register (SR2), that a clock generator (T) is also available at the receiving end,
which is connected to a coaster (UEI) and both directly and via a coaster (UE3) to each clock input of the parallel-series shift register (SR2), and that the transmission-side buffer (ZS) is connected via a data line (L) the series-parallel shift register (SR1), the receiver-side coaster (UE1) via a first clock line (LTI) with the transmitter-side converter (WS) and the transmitter-side coaster (US) via a second clock line (LT2) with the receiver-side converter (WE ) connected is.
4. Circuit arrangement according to claim 2 or 3, characterized in that the converter (W; WS, WE), which generates the double-frequency scanning signal (t ', t "), consists of an exclusive-OR gate (E) , the first input of which is connected directly and the second input of which is connected to the output of a comparator (K) via a delay element (V).
5. Circuit arrangement according to claim 3 and 4, characterized in that the time delay of the delay element (V) of the transmitter-side converter (WS) is adjustable.
The present invention relates to a method for transmitting data and a pilot signal via a transmission path, the maximum permissible bit rate of which is smaller than the bit rate of the pilot signal, and a circuit arrangement for carrying out the method
A transmission path is optimally used if the bit rate of the data stream is selected as close as possible to the largest permissible bit rate. The largest possible bit rate is the largest possible bit rate at which the individual signals can still be identified with certainty on the receiving side. When transmitting data, it is often necessary to transmit a pilot signal at the same time. In the case of synchronous data transmission, this can be a clock signal for reading in or reading out data, for example for reading into a memory or into a shift register.
There are basically two ways to obtain such a clock signal on the receiving side. On the one hand, it can be transmitted separately on a transmission channel, or it can be derived from the data stream with the aid of synchronization circuits. However, the implementation of such a synchronization circuit requires a relatively large outlay, which is justified by the saving of a transmission channel, especially in the case of long transmission paths. With shorter transmission paths, however, the former way is more economical. Under certain circumstances, a separate transmission channel could be provided for the transmission of the clock signal, which has a larger permissible bit rate. But apart from the fact that such a solution cannot always be implemented, this is not very advantageous for reasons of standardization.
Another solution would be data transfer in start-stop operation.
Here start or stop bits are required and as a result valuable transmission time is lost with this method, which prevents optimal use of the transmission path.
The invention, as characterized in the claims, solves the problem of specifying a method with which the transmission of a pilot signal can be carried out with as little effort as possible via a transmission path, the largest permissible bit rate of which is smaller than the bit rate of the pilot signal.
In the following the invention is explained for example with reference to the drawing. Show it:
1 shows the block diagram of a possible circuit arrangement,
2 shows an embodiment variant of a converter W,
3 shows the signal curve at different connections of the circuit arrangement according to FIG. 1,
Fig. 4 shows a second example of a possible circuit arrangement.
In Fig. List the block diagram of a possible Sc, holding arrangement is shown. Those elements which are a transmission unit S and those elements which are to be assigned to a reception unit E are outlined with a broken line. A data source Q is present on the transmission side and is connected to a buffer store ZS. The buffer elements D1 ... DN of the buffer memory ZS are connected to a clock generator T which is connected to a coaster U. On the reception side there is a buffer ZE, the buffer elements Fl ... FN of which are connected to a converter W. One transmission-side buffer element D1 ...
DN is connected via a line Ll ... LN to a buffer element Fl ... FN on the receiving side. In addition, a line LT connects the transmitter-side coaster U to the converter W. The data generated in the data source Q are read into the memory elements D1 ... DN of the buffer store ZS in rhythm with the clock signal t.
The read information dl ... dN are transmitted to the receiving unit E via the data lines Ll ... LN and are read there into the buffer store ZE. The read-in process is carried out in time with the possible signal changes. The sampling signal t 'is derived from the clock signal t. Since the clock signal t has a bit rate twice as high as the largest permissible bit rate, it is reduced in the coaster U. The scanning information (the information about when a scanning process is to take place) is now no longer contained only in the rising edge, but in both edges of the signal transmitted via the line LT. The temporary storage ZE can be operated with a two-edge controlled flip
flops can be realized. In the exemplary embodiments, however, it was assumed that only single-edge-controlled buffer elements F1 ... FN are used. Therefore, the converter W is provided, which generates a rectangular pulse when an edge occurs.
An exemplary embodiment of such a converter W is shown in FIG. 2. The output of a comparator K leads via a direct connection to one and via a delay element V to the other input of an EX-OR gate E. The delay element V can be implemented in a known manner from one or more gates.
Runtime phenomena occur when the changes in the signal level of the transmission-side buffer elements D1 ... DN are transmitted and when the scanning information is transmitted via the line LT. The scanning information is transmitted over a line of the same type as the data from the data source Q. Therefore, all transit times are identical. Since the transmission properties of a line depend on its history, furthermore the output level of the receiving buffer F1 ...
FN and the coaster U can vary and the switching threshold of the comparator K and the response threshold of the data input of a buffer element Fl ... FN are dependent on the example, additional time shifts occur in the received signals, which can vary from line to line. Furthermore, the signal edges on the receiving side are flattened and, as a result, superimposed interference voltages can cause further time shifts. Taking into account these possible temporal shifts in the data on the one hand and with the scanning information on the other hand, a scanning advantageously takes place in the middle of the time between two possible changes in the output levels of the buffer elements D1 ... DN of the buffer memory ZS.
The coaster U is controlled - for example with the aid of an inverter - by the falling edges of the clock signal t, so that the edges of the reduced clock signal t * come to lie in the middle of the time between two possible changes in the information signal.
This is illustrated in the functional diagram according to FIG. 3. With each rising edge of the clock signal t, a change in the data signal d1 is possible. The falling edge of the clock signal t lies in the middle of a possible change in the data signal d1. With the reduced clock signal t *, a change in the data signal d1 is possible on each edge. The signals mentioned on the transmission side are separated from the signals on the reception side by a dash-dotted line in the figure. The dash-dotted line is intended to recall a delay in transit time, which is not shown for the sake of simplicity. With the converter W, the sampling signal t 'is obtained from the reduced signal t *. The pulse duration of such a scanning signal is to be chosen to be shorter than the shortest possible period of the clock signal t generated in the clock generator T.
The data signal d1 is read into the receiving-side buffer element F1 with a delay of half a clock signal period. As a result, the signal curve fl appears shifted by half a clock period with respect to the signal curve dl.
When the clock signal t is transmitted, in addition to the transit time dependent on the cable length, jitter also inevitably occurs. 4 shows a circuit arrangement with which jitter can be eliminated. The elements of the transmission unit S and the elements of the reception unit E are in turn surrounded by a broken line. A data source Q is present on the transmission side and is connected to a buffer store ZS. The output of a converter WS leads on the one hand to the buffer store ZS and on the other hand to a coaster US. On the receiving side there is a clock generator T, which is connected to a step-down device UEI and both directly and via a step-down device UE3 to the shift register SR2. A shift register SRI is connected via an intermediate memory ZE to the shift register SR2, to which the output A is connected.
A converter WE is connected, on the one hand, to the shift register SRI and, on the other hand, to the buffer store ZE via a coaster UE2.
The transmission side is connected to the reception side via lines LT1, LT2, L. The line LT1 leads from the coaster UE1 to the converter WS. Line L leads from buffer ZS to shift register SRI. The line LT2 leads from the coaster US to the converter WE.
The clock signal t 'for reading the data generated by the data source Q into the transmission-side buffer ZS is formed in accordance with the scanning information of the clock signal t generated by the clock generator T. For this purpose, the clock signal t is reduced in the ratio UE1 in a ratio of 2: 1 and fed to the transmitter-side converter WS via the line LT1. The converter WS can in turn be constructed according to FIG. 2, the delay time of the delay element V and thus the pulse duration of the clock pulse t 'being able to be varied. The clock signal t 'is reduced in a ratio of 1: 2 and fed to the converter WE via the line LT2.
The coaster US is controlled by the falling edges of the clock signal t ', so that the edges of the reduced clock signal t' * come to lie in the middle of the time between two possible changes in the information signal. The data are read into the series-parallel shift register SRI in accordance with the clock signal t "which can be obtained at the output of the converter WE. The optimum time for reading in between two possible changes in the data signal can be set here by changing the delay time of the delay element V of the converter WS. The clock signal t "is reduced in the ratio UE2 in the ratio 1: r and fed to the buffer store ZE.
The ratio r corresponds to the number of outputs of the shift register SR1. In accordance with this reduced signal, the data present at the parallel outputs of the shift register SR1 are read into the buffer store ZE. The clock of the clock generator T is also reduced in the ratio UE3 in the ratio 1: r and fed to the second shift register SR2. The data contained in the intermediate memory ZE are read in parallel into the shift register SR2 in the step-down clock and read out serially into the output A in the clock t of the clock generator T.
This variant of the solution has the advantage that on the one hand, as already mentioned, jitter occurring during the transmission of the clock can be eliminated and, on the other hand, the data can be transmitted to the output A precisely in time with the clock generator T. This is particularly important when the signal of the clock generator T is to be synchronized with a signal from another system in the system.
Another advantage of this circuit arrangement is that the length of the transmission path can be varied within a relatively large range.
Since a new data sequence is read into the buffer ZE after r clock pulses t ", r clock pulse periods t" are available within which a specific data sequence must be transferred to the shift register SR2. As a result, the runtime differences occurring between the clock signals t and t "can be accepted by a factor r larger than if, for example, a reading process into the buffer memory ZE would take place with each clock pulse t".