La présente invention a pour objet un registre à décalage, comprenant une pluralité de chaînons de transfert d'une information disposés les uns à la suite des autres et destinés à être commandés alternativement à partir de l'une et l'autre phase d'un réseau de tension biphasée, cette information se présentant sous forme d'une variation déterminée et momentanée de potentiel électrique à l'entrée de chaque chaînon.
Les dispositifs de ce genre peuvent généralement être de deux types différents, à savoir, d'une part, ceux travaillant par transfert de charges électriques de chaînon à chaînon (voir par exemple F. L. J. Sangster and K. Teer Bucket brigade electronics - New possibilities for delay, time-axis conversion and scanning IEEE J. Solid-State Circuits, vol. SC-4, pp. 131136, Juin 1969) et, d'autre part, ceux dans lesquels les divers chaînons livrent sur leur sortie, avec un retard dans le temps, un signal en tension caractéristique de l'information reçue à leur entrée (voir par exemple Intel Data Catalog de février 1973, chapitre 4 Shift Registers, p. 4-1 à 4-18 édité par Intel
Corporation - Santa Clara, Californie/USA).
Dans les dispositifs dits à transfert de charge, ce transfert ne s'effectue toutefois que de façon incomplète de sorte que, lorsque le nombre de chaînons constituant de tels dispositifs est particulièrement élevé ou que ces chaînons sont disposés de manière à former une boucle fermée, par exemple comme le préconise M. F. Tompsett à la page 242 de son article A simple charge regenerator for use with Charge-Transfer
Devices and the Design of Functional Logic Arrays - (IEEE
J. Solid-State Circuits vol. SC-7 pp. 237-242, Juin 1972), il est nécessaire de procéder à une régénération périodique de la charge transférée de manière que l'information puisse être transférée un nombre de fois particulièrement élevé.
Cette régénération est usuellement effectuée grâce à-un circuit supplémentaire dont les composants sont généralement intégrés dans le même substrat que celui formant support pour les composants des chaînons du registre, ce qui rend évidemment plus complexe la structure et le mode d'exécution du circuit intégré. Par ailleurs, une telle régénération nécessite une dépense supplémentaire d'énergie, ce qui constitue un inconvénient relativement important dans tous les cas où un circuit de ce genre est destiné à être incorporé dans un appareil portatif alimenté à partir d'une pile de faible capacité.
Dans le cas du second genre de dispositif cité précédemment, chaque chaînon dissipe une quantité déterminée d'énergie, qu'il exécute son rôle de transfert d'information ou non. Cet état de choses donne lieu à un inconvénient identique à celui mentionné ci-dessus dans le cadre d'une utilisation dans un appareil portatif à pile.
La présente invention vise à réaliser un registre à décalage permettant d'obvier aux divers inconvénients cités tout en étant susceptible d'être facilement réalisé sous forme intégrée.
A cet effet, ce registre se caractérise par le fait que chaque chaînon englobe un condensateur dont une armature constitue l'entrée du chaînon considéré et dont l'autre armature est rattachée à l'entrée d'un circuit électronique dont la sortie constitue la sortie dudit chaînon, l'apparition de ladite information sur l'entrée du chaînon se traduisant dans ce condensateur par une variation, à partir d'une valeur de référence, de l'état de charge du condensateur liée à ladite variation de potentiel, par le fait que le circuit comprend des moyens de détection de l'apparition de ladite information sur l'armature du condensateur constituant l'entrée du chaînon et des moyens, commandés par l'une ou l'autre phase dudit réseau, alternativement de chaînon à chaînon, pour former, sur la sortie du circuit, et partant du chaînon,
un signal correspondant à l'information détectée à l'entrée du chaînon avec un retard, par rapport à la réception de ladite information, équivalent sensiblement à une demie-période de la tension dudit réseau, et enfin par le fait que chaque chaînon comprend, de plus, des moyens pour restituer au condensateur du chaînon une charge, équivalant à ladite valeur de référence au plus tard une fois la formation dudit signal terminée.
Les dessins annexés représentent, à titre d'exemple et très schématiquement, une forme d'exécution et deux variantes de l'objet de la présente invention ainsi que divers diagrammes explicatifs:
La fig. 1 montre le schéma électrique de ladite forme d'exécution;
les fig. 2a à 2g sont des diagrammes illustrant le fonctionnement de cette forme d'exécution;
la fig. 3 montre le schéma électrique d'une première variante d'exécution;
les fig. 4a à 4h sont des diagrammes illustrant le fonctionnement de cette variante;
la fig. 5 représente le schéma électrique d'une seconde variante de l'objet de l'invention;
les fig. 6a à 6i sont des diagrammes illustrant le fonctionnement de cette seconde variante.
Dans la forme d'exécution faisant l'objet de la fig. 1, le registre à décalage selon l'invention englobe une pluralité de chaînons de transfert présentant chacun une structure identique et dont seuls les deux premiers, I et II, ainsi que le dernier chaînon, N, du registre sont représentés au dessin.
Tous ces chaînons sont alimentés en courant continu à partir d'une ligne commune P, elle-même reliée à une source de tension continue, non représentée, et sont commandés, de la façon qui sera décrite par la suite, à partir d'un réseau biphasé ¯l et °2 sur lequel la tension varie sinusoidalement comme représenté sur le diagramme de la fig. 2a (tension Vol et V*).
Il est à remarquer que, bien que cette tension présente ici une forme sinusoïdale, elle pourrait, en variante, avoir un caractère purement impulsionnel, les signaux parcourant chaque ligne ¯l et °2 étant déphasés de ligne à ligne.
Comme on le voit au dessin, chaque chaînon présente une entrée ao, ai, au ... an-1 et une sortie qui coïncide, pour les N- 1 premiers chaînons, avec l'entrée du chaînon suivant. Ces sorties sont donc en ai, pour le chaînon I, en a2 pour le chaînon II, ... en an pour le chaînon N.
Dans le forme d'exécution représentée, chaque chaînon comprend quatre composants électroniques, à savoir un condensateur C11, respectivement Cl2, , respectivement G: (pour les chaînons représentés I, II et N), et trois transistors à effet de champ, à électrode de commande isolée, T11, T21, T31, respectivement T12, T22, T32, ... respectivement T1", T2", T3n, (pour les mêmes chaînons ci-dessus).
Le circuit électronique visible sur la fig. 1 englobe de plus une paire de transistors à effet de champ, à électrode de commande isolée, T10 et T20 qui sont disposés en série entre la ligne P, déjà citée, et une ligne M, qui constitue le point commun du circuit. Le point de liaison de ces transistors coïncide avec l'entrée ao du premier chaînon, I, du registre. En outre, l'électrode de commande du transistor T20 est rattachée à la ligne < )í iet celle du transistor T10 à une borne so.
L'ensemble des composants électroniques cités ci-dessus est réalisé sous forme intégrée dans un seul et même cristal p. ex.
de type p, les transistors étant, dans ce cas là, de type n. En outre, on signalera que la tension de seuil des divers transistors est choisie sensiblement égale à 0, voire légèrement positive.
Comme on le voit au dessin, le condensateur C11, Cri2,...
Cln de chaque chaînon I, II, ... N, est relié, par une armature, à l'entrée ao, ai, ... an-l, du chaînon correspondant, et, par l'autre armature, d'une part, en série avec le transistor T31, ....... T3" respectivement et, d'autre part, à l'électrode de commande du transistor T1 ....... Tln respectivement.
Le transistor T31, T32, ... T3" est en outre relié, par sa source, à la ligne M et, par son électrode de commande, à la ligne °2, pour les transistors appartenant à un chaînon d'ordre impair (I,
III, V ...) ou à la ligne #i, pour les transistors appartenant à un
chaînon d'ordre pair (Il, IV ...). Dans l'exemple d'exécution
considéré, le chaînon N est donc un chaînon d'ordre impair. fi pourrait évidemment être d'ordre pair, dans une variante, sans
que cela change quelque chose au mode de fonctionnement du
registre à décalage considéré.
ll découle de ce qui précède que le transistor T3 des divers chaînons est commandé par le signal Va (pour le chaînon I), par le signal Vo, (pour le chaînon II), par le signal vu (pour le chaînon IH),par le signalV°,(pour le chaînon IV)et ainsi desuite.
Il en est de même du transistor T2 de chaque chaînon (T21, T22, Tnn selon les chaînons), dont l'électrode de commande est reliée à la même ligne #i ou 4)2 a laquelle est rattachée l'électrode de commande du transistor T3 du chaînon considéré. Comme on le voit au dessin, ce transistor TQ est, par ailleurs, branché en série avec le transistor T1 du même
chaînon (T1Ú, ....... T1D selon les chaînons), entre la ligne P, à laquelle le transistor T2 est relié par son drain, et la ligne M, à laquelle le transistor T1 est rattaché par sa source. Le point de liaison des transistors T11 et T21, T12 et T22, ...
T1n-Ú et T2n-
constitue en même temps la sortie ai, a2,... an-l du chaînon correspondant I, Il,... N- 1 et l'entrée du chaînon suivant Il,
III, ... N.
Le point de liaison an des transistors Tln et T2n constitue en même temps la sortie du chaînon d'ordre N et la sortie de l'ensemble du registre à décalage.
Voyons maintenant comment fonctionne le registre qui vient d'être décrit en se référant aux deux premiers chaînons I et Il de ce registre et reportons nous, à cet effet, aux fig. 2a à 2g dont les fig. 2b à 2g représentent, sous forme de diagrammes, l'allure du potentiel aux points so, ao, sl, ai, S2 et a2 du circuit représenté.
Supposons tout d'abord que, à l'instant to, le potentiel sur les points so, Si, S2, ... sn soit nul par rapport au point commun
M du circuit et que le potentiel sur les points ao, ai, a2, an-1, et an ait une valeur Vp, correspondant à la tension sur la ligne P.
Dans une telle hypothèse, les condensateurs Cii, Ci2, ... Gn sont chargés et la différence de potentiel entre leurs armatures est également Vp.
Tant que le potentiel sur la borne so reste égal à 0, c'est-àdire jusqu'au moment tl, les signaux alternatifs Vo, et V# apparaissant sur les lignes ¯l et q)2 ne produisent aucune modi.
fication dans l'état de l'ensemble du circuit représenté.
Supposons maintenant que, à l'instant tl, on délivre sur la borne so une impulsion de tension Vs, d'amplitude supérieure à la tension de seuil du transistor T10 et de durée correspondant sensiblement à celle d'une demi-période de la fréquence du signal alternatif V 2 avec laquelle elle est en phase. fi s'ensuit que le transistor T10 ouvre de sorte que le potentiel du point ao devient nul puisque le transistor T20 demeure bloqué
(la tension Vol est négative). Par ailleurs, comme la tension
Va devient positive, le transistor T31 du chaînon I ouvre de sorte que le condensateur C11 se décharge.
A l'instant t2, c'est-à-dire au moment où le signal Vol devient positif, le transistor T20 ouvre alors que le transistor T10 vient de se fermer puisque l'impulsion de tension V# a disparu sur la borne so. Le transistor T33 vient également de se fermer puisque la tension Vo2 devient négative. De ce fait, la tension sur le point ao devient égale à V30 = Vp (fig. 2c).
Comme le transistor T31 est bloqué, le point si du circuit voit aussi monter son potentiel à une valeur légèrement inférieure à la valeur VaO (compte tenu de l'influence des capacités parasitaires et en particulier de la capacité d'entrée du transistor
T1Ú), mais supérieure à la valeur de la tension de seuil du transistor Tell. fi s'ensuit que ce transistor ouvre et cela en même temps que le transistor T32 dont l'électrode de commande est rattachée à la phase 4 > l comme c'est le cas pour le transistor T2 . Comme, par ailleurs, le transistor T23 est fermé,
parce que commandé à partir de la phase 4)2, il découle de ce qui précède que le condensateur C12 se décharge au travers des transistors Ti1 et T32 et que, pendant que le signal Vo, devient positif suivant l'instant ti, on obtient, au point Si du circuit, une impulsion de tension Vsl (fig. 2d) et, au point ai, une absence de potentiel (fig. 2e), et cela à une demi-période de distance dans le temps par rapport à tl.
Cette absence de potentiel de même que l'impulsion de tension Vs, ont une durée sensiblement égale à une demipériode de la tension de commande Vo, ou Vo2, soit jusqu'à l'instant ti (fig. 2a). En effet, lorsque la tension Vo, sur les électrodes de commande des transistors T22 et T32 devient négative, ces transistors se bloquent, mais en même temps les transistors T21 et T31 ouvrent, vu que leur électrode isolée est commandée par la tension Va qui devient positive.
Comme le transistor T11 reste fermé, le potentiel du point ai du circuit monte jusqu'à une valeur correspondant à celle de la tension de la ligne P.
Par ailleurs, il convient de signaler que le transistor T10 étant bloqué entre les instants t2 et t3, c'est-à-dire pendant que le transistor T20 est ouvert, la capacité du point ao par rapport à la ligne M se charge, la tension au point ao étant sensiblement égale à Up. Comme à partir de l'instant t3, le transistor T31 ouvre (tension V 2 positive), l'énergie emmagasinée dans cette capacité est partiellement transférée dans le condensateur Ci3 de sorte que le potentiel en ao diminue légèrement (fig. 2c).
L'énergie ainsi transférée dans ce condensateur est suffisante pour que, lors de la prochaine ouverture du transistor T20 (à partir de l'instant t4), le potentiel du point ao remonte à la valeur Vp et que l'accroissement de potentiel qui en résulte sur le point si ne détermine pas l'ouverture du transistor T11.
Il découle de ce qui précède que, dans la forme d'exécution décrite, l'état dans lequel se retrouvent les composants électroniques du chaînon I après l'insatant t4 est le même que celui qu'ils possédaient à l'instant tl.
Le processus qui vient d'être décrit se produit de même façon dans tous les chaînons du registre au fur et à mesure du passage de l'information de chaînon à chaînon. fi ne sera donc plus redécrit par la suite.
Dans une variante, non représentée, il est possible d'accélérer ce processus en disposant un condensateur supplémentaire entre l'entrée et la sortie de chaque chaînon du registre, ce condensateur ayant essentiellement le rôle d'un réservoir momentané d'énergie. Dans le cas du premier chaînon, cette énergie est destinée à être transférée dans le condensateur Cl1, lorsque le transistor T31, ouvre (instant t3). Par ce moyen, le potentiel au point ao du circuit ne subit aucune diminution du genre de celle visible sur la fig. 2c parce que l'ouverture du transistor T31 a lieu en synchronisme avec l'ouverture du transistor T21 reliant cette capacité réservoir à la ligne P.
Ce qui vient d'être décrit pour le premier chaînon s'applique tel quel pour les chaînons successifs.
Par la disposition et le mécanisme décrits, il a donc été possible de transférer du chaînon I au chaînon II, en une demi- période du signal de commande Vo, ou Va, une information se présentant sous la forme d'un état déchargé du condensateur-mémoire C11, G2 de ces chaînons. Cet état de choses s'est produit sensiblement à l'instant t2 suivant d'une demipériode du signal de commande Vo, ou V#, l'instant tl auquel on a délivré l'impulsion de tension Vso.
Comme la structure des divers chaînons qu'englobe le registre à décalage représenté est identique de chaînon à chaînon, il s'ensuit qu'il en sera de même sur toute la longueur du registre et que, de ce fait, le signal qu'on pourra percevoir sur la borne an du registre apparaîtra avec un retard de
NT
2 secondes par rapport à l'instant tl, si T est égal à la période du signal de commande Vo, ou V 2 Dans la variante d'exécution de la fig.
3, le registre à déca- lage, dont seuls les deux premiers chaînons I et Il sont représentés au dessin, est commandé, principalement, à partir d'un réseau biphasé #i et °2 et, accessoirement, par un second réseau #i* et Q > 2*. L'alimentation en courant continu est assurée à partir d'une ligne P et le point commun de l'ensemble du circuit est constitué par la ligne M.
Comme on le voit sur la fig. 4a, les lignes du réseau biphasé
i et @2 sont parcourues par un signal sinusoïdal Vo, et V 2, respectivement.
Les lignes du réseau #1*et et #2* sont parcourues par un
signal périodique Vo,* et V 2* en phase avec le signal V#1 et
V 2, résultant de la superposition d'un signal sinusoïdal corre
spondant au signal Vo, et V#2 et d'une tension continue néga
tive.
Comme dans le cas de l'exécution de la fig. 1, les signaux V 1, V 2, V#1* et V 2*
pourraient ici également être remplacés par des signaux pré
sentant un caractère purement impulsionnel.
Chaque chaînon du registre présente une entrée ao, ai, a. ...
an-l, et une sortie qui coïncide, pour les N- 1 premiers chaî
nons, avec l'entrée du chaînon suivant. Les sorties sont en ai,
pour le chaînon I, en a2, pour le chaînon II, et ainsi de suite.
Dans la présente variante d'exécution, chaque chaînon du
registre présente cinq composants électroniques, à savoir un
condensateur C11, respectivement Ci2..., pour les chaînons I et
Il, et quatre transistors à effet de champ, à électrode de com
mande isolée T11, T21, T31, T41, respectivement T1Ê, T22, T32,
T42, etc. Le circuit électronique représenté sur la fig. 3 englobe de plus, une paire de transistors à effet de champ, à électrode commande isolée, T10 et T2 , branchés en série entre eux, le transistor T1 étant rattaché à la ligne M, par sa source, et le transistor T20 étant reliée, par son drain, à la ligne P.
Le point commun des transistors T10 et T20 coïncide avec l'entrée ao du premier chaînon du registre. En outre, l'électrode de commande du transistor T10 est reliée à une borne so qui constitue l'entrée du registre à décalage, dont la sortie est formée par la sortie de son dernier chaînon, N (non représenté).
De préférence, l'ensemble des composants électroniques du registre se présente sous la forme d'un circuit intégré. Dans le cas considéré, il s'agit de transistors de type n intégrés dans un
cristal de type p. En outre, on signalera que la tension de seuil des divers transistors est ici aussi choisie sensiblement égale à
0, voire légèrement positive.
Le condensateur Cll, C12... etc. de chaque chaînon I, II, etc.
est relié, par une armature, à l'entrée ao, ai etc. du chaînon
respectif et, par l'autre armature, premièrement, en série avec
le transistor T3', T32 etc. dont l'électrode de commande est reliée à la ligne °2 et °1 i alternativement, deuxièmement, en
série avec le transistor T41, T42, etc. dont l'électrode de com
mande est reliée à la ligne #i*, respectivement °2* et, troisiè-
mement, à l'électrode isolée du transistor T11, T12, etc. Les
transistors T11, TlÊ, etc. T31, T32, etc. et T41, T42, etc. sont
reliés, par leur source, à la masse M. En outre, le transistor
T1l, T12 etc. est branché en série avec le transistor T2Ú, T22, etc.
qui est relié, par son drain, à la ligne P et, par son électrode de commande, à la ligne Q > z, respectivement #i
De façon générale, les transistors appartenant à un chaînon d'ordre impair, tel que I, III, V, etc. seront commandés à partir de la ligne 482, pour les transistors d'indice 2 et 3 (T21, T23 ...;
T31, T33 ...), et à partir de la ligne #i*, pour les transistors d'indice 4 (T41, T44...).
Dans les chaînons d'ordre pair, tels les chaînons Il, IV etc.
les transistors d'indice 2 et 3 (T22, T24...; T32, T34) seront commandés à partir de la ligne #i et les transistors d'indice 4 (T42, T44...) à partir de la ligne < Pz*.
Voyons maintenant comment fonctionne le registre à décalage faisant l'objet de la fig. 3 en se référant aux fig. 4a-4h du dessin, dont les six dernières représentent, sous forme de diagrammes, l'allure du potentiel aux points so, ao, 53, ai, 52 et a2 des deux premiers chaînons du registre.
Supposons tout d'abord que, à l'instant to, le potentiel entre les points so, sl, S2 ... Sn et la ligne M soit nul et que le potentiel entre les points ao, ai, a2 et cette même ligne M ait une valeur
Vp, correspondant à la tension sur la ligne P. Dans ce cas, les
condensateurs Cll, Ci2... C1n de l'ensemble du registre sont
chargés et la différence de potentiel entre leurs armatures est
sensiblement égale à Vp.
Tant que le potentiel sur la borne so reste égal à 0, c'est-àdire jusqu'au moment tl, les signaux alternatifs Vo, et V#, apparaissant sur les lignes #1 et et #2, et les signaux périodiques V#1* et V#2*, apparaissant sur les lignes Q > 1* et cPz*, ne produisent aucun changement d'état dans l'ensemble du circuit représenté.
Supposons maintenant que, à l'instant ti, c'est-à-dire à l'instant où les signaux Vo, et V 2 sont nuls, on délivre sur la borne so une impulsion de tension Vs, de forme triangulaire, dont l'amplitude est supérieure à la tension de seuil du transistor T10 et dont la durée est telle que la valeur du potentiel devient subitement nulle à l'instant tz, moment où la tension V 2* commence à redevenir positive. On remarquera encore que l'apparition de l'impulsion Vs, coïncide avec l'apparition d'une tension positive V 2 sur la ligne °2.
Il en découle que les transistors T1 , T31 et T21 ouvrent alors que les transistors T2 , T11 et T41 restent fermés de sorte que le potentiel au point ao devient nul (fig. 4d), le condensateur C se déchargeant au travers des transistors T10 et T31.
A l'instant tz, il apparaît une tension positive V#* sur la ligne °2* en même temps que disparaît le signal Vso. Cette tension V 2 * n'a toutefois aucune influence sur le premier chaînon du registre vu que aucun composant électronique de ce chaînon n'est commandé par cette tension.
Au moment t3, distant de tl d'une demi-période de la tension Vo, et Vo2, le signal V# devient négatif alors que le signal Vo, devient positif. ll s'ensuit que les transistors T21 et T31 se ferment alors que le transistor T2 s'ouvre pendant que le transistor T41 est toujours fermé. En conséquence, le potentiel des points ao et Si du circuit croît jusqu'à une valeur sensiblement égale à la tension de la ligne P, pour le point ao, et jusqu'à une valeur intermédiaire sur le point si.
Cette valeur intermédiaire dépend, d'une part, de la capacité du point sl par rapport à M et, d'autre part, de l'instant t4 auquel apparaît la tension V°,*, la tension de commande du transistor T41 C'est à cet instant que le transistor T41 ouvre et que le potentiel en
Si (potentiel Vq, fig. 4e) tombe à O: on a ainsi formé au point
Si une impulsion de tension qui est identique, en tous points, à l'impulsion Vso délivrée sur la borne so une demi-période du signal Vo, ou V 2 auparavant.
Cette impulsion Vs, commande l'ouverture du transistor T11 en même temps qu'il apparaît une tension positive sur la ligne #i commandant les transistors T2 , T32 et T22.
L'ouverture du transistor T2 fait que le condensateur Cîi est relié à la ligne P au travers de ce transistor et se charge au travers du transistor T41 à partir de l'instant t4 et cela jusqu'à ce que le potentiel du point ao atteigne la valeur de la tension de la ligne P.
Par l'ouverture pratiquement simultanée des transistors T11 et T32, on obtient la décharge du condensateur C12 de sorte que le potentiel Val du point ai du circuit tombe à O (voir fig. 4f).
Lorsque la valeur du signal Vo, redevient nulle, c'est-à-dire à l'instant ts et que celle du signal V 2 redevient positive, les transistors T22 et T32 se bloquent alors que le transistor T23 s'ouvre. Le transistor T42 est fermé parce qu'il n'y a pas de signal positif sur la ligne < D2*. A partir de ce moment, le potentiel aux points ai et 52 croît. Sur ce dernier point, le potentiel
monte jusqu'au moment où le transistor T42 est ouvert par le signal positif V , < " pour devenir brusquement nul (instant t6).
Sur le point ai, le potentiel monte jusqu'à une valeur correspondant à la tension de la ligne P. Le condensateur C12 est
donc rechargé.
Pendant la montée de la tension au point ai, la tension
devient nulle au point a2 (voir fig. 4h), les transistors T12 et
T33 (non représenté mais appartenant au chaînon III) étant
ouverts par la tension Vs2, pour le premier, et par la tension V 2, pour le second.
On voit donc que, par l'agencement décrit, il a été possible de transférer du chaînon I au chaînon Il une information
constituée par une absence de potentiel entre les armatures des condensateurs G1, C12 avec un décalage de temps d'une
demipériode du signal de commande V#1 et Va. fi va de soi
que, tous les chaînons du registre présentant une structure
identique à celle des chaînons I et Il, les N chaînons du registre
permettront de transférer à la sortie du registre un signal
délivré sur la borne d'entrée so en un temps égal à
NT
2 si T est égal à la période du signal Vo, et V ,
Dans la variante d'exécution de la fig.
5, le registre à décalage, dont seuls les deux premiers chaînons I et Il sont représentés au dessin, est commandé à partir d'un réseau biphasé #i et 4)2 délivrant sur chacune de ses lignes un signal sinusoida
Vo, et V4 > 2 respectivement (fig. 6a).
L'alimentation du registre en courant continu est assurée à
partir d'une ligne P et le point commun de l'ensemble du
circuit représenté est constitué par la ligne M.
Dans le cas de cette exécution, comme dans celui des exécutions des fig. 1 et 3, les signaux sinusoïdaux Voi et V , pour
raient, en variante, être remplacés par deux séries de signaux présentant un caractère impulsionnel et déphasés de série à
série.
Chaque chaînon du registre présente une entrée ao, ai, aÊ...
et une sortie qui coïncide, pour les N -1 premiers chaînons,
avec l'entrée du chaînon suivant. Ces sorties sont en ai, pour le
chaînon I, en a2 pour le chaînon Il et ainsi de suite jusqu'au
N ème chaînon.
Dans la variante représentée, chaque chaînon du registre
présente cinq composants électroniques, à savoir un condensa teur Ci', respectivement C1Ê,... (pour les chaînons I, II) et
quatre transistors à effet de champ, à électrode commande
isolée, T1Ú, Tz', T31, T4l, respectivement T1Ê, T22, T32, T42. Le
circuit électronique représenté englobe, de plus, une paire de
transistors à effet de champ, à électrode de commande isolée,
T10 et T20, branchés en série entre eux, le transistor T10 étant
rattaché à la ligne M par sa source et le transistor T20 étant
reliée, par son drain, à la ligne P. Le point de liaison des
transistors T10 et T20 coïncide avec l'entrée ao du premier
chaînon du registre.
Les transistors T10 et T2 sont reliés, par
leur électrode isolée, respectivement à une borne so, consti tuant la borne d'entrée du registre, et à la ligne # l.
L'ensemble des composants électroniques du registre se
présente sous la forme d'un circuit intégré. Dans le cas repré
senté, les transistors sont du type n et le cristal dans lequel ils sont intégrés est du type p. En outre, on signalera que la tension de seuil des divers transistors est choisie sensiblement égale à 0, voire légèrement positive.
Le condensateur Cll, e12 respectivement des chaînons I, Il est relié, par son armature, à l'entrée ao, ai du chaînon respectif et, par l'autre armature, d'une part, en série avec le transistor T3Ú, T32 respectivement qui est rattaché à la ligne M, par sa source, et, d'autre part, à l'électrode de commande du transistor T11, T12 respectivement.
L'électrode isolée du transistor T31, T32 respectivement est reliée au drain du transistor T41, T42 respectivement, lequel est relié, par sa source, au drain du transistor T10, T1Ú respectivement et, par son électrode isolée, à la ligne #2, pour le chaînon
I (et de façon générale pour tous les chaînons d'ordre impair I, III, V, etc.) et à la ligne 4)l ipour le chaînon Il (ainsi que pour tous les chaînons d'ordre pair - Il, IV, VI etc.).
Le transistor T1Ú, T12 respectivement, est branché en série avec le transistor T2Ú, T22 respectivement, entre la ligne M (à laquelle est reliée la source des transistors Tell, T1Ê...) et la ligne P (à laquelle est relié le drain du transistor T2Ú, T22 respectivement), l'électrode de commande du transistor Tzl, et de façon générale celle de tous les transistors Ti appartenant à des chaînons d'ordre impair (I, III, V, etc.) est rattachée à la ligne 4)2. Dans le cas du transistor T22 et de tous ses homologues appartenant à des chaînons d'ordre pair (Il, IV, VI, etc.), l'électrode de commande est rattachée à la ligne 4)l.
Voyons maintenant comment fonctionne le registre à décalage faisant l'objet de la fig. 5 en se référant aux fig. 6a à 6c (dont les huit dernières représentent, sous forme de diagrammes, l'allure du potentiel aux points so ao, Si, Zi, ai, Si, Zi, a2 du circuit) et en se limitant à considérer les deux premiers chaînons I et Il du registre.
Supposons tout d'abord que, à l'instant to, le potentiel sur les points s, si, s etc., soit nul par rapport au potentiel du point commun M et que le potentiel sur les points ao, Zi, ai, zi, a2, ait une valeur Vp, correspondant à la tension sur la ligne P. Dans ce cas, les condensateurs Cll et C12 sont chargés et les transistors T31 et T32 sont ouverts.
Tant que le potentiel sur la borne so reste égal à 0, c'est-àdire jusqu'au moment tl, les signaux alternatifs Vo, et V , apparaissant sur les lignes ¯l et #2 ne produisent aucun changement d'état dans le circuit représenté.
Supposons que, à l'instant tl, coïncidant avec celui où les signaux Vo, et V , sont nuls, et à partir duquel V , devient positif, on délivre sur la borne so un signal trapézoïdal Vs, de durée sensiblement égale à une demi-période des signaux Vol et V , et supposons que l'amplitude du signal Vso soit supérieure à la tension de seuil du transistor Ti0.
Le signal Vs, commande donc l'ouverture du transistor T10 en même temps que le signal V , commande l'ouverture du transistor T4l. Le signal Vo, étant alors négatif, le transistor T20 est fermé. Il s'ensuit que le potentiel Va, du point ao devient nul (fig. 6c) en même temps que s'ouvre le transistor T4 .
De cet état de choses, il découle essentiellement
- que le potentiel V21 du point zl devient nul (fig. 6e), la capacité d'entrée du transistor T31 se déchargeant au travers des transistors T41 et Tla et ce transistor T31 se bloquant,
- que, dès l'instant où le potentiel V21 devient nul, le potentiel du point Si devient plus négatif que le potentiel du point zl, parce que le potentiel du point ao est en train de devenir nul et que la charge reste conservée dans le condensateur Cll. De ce fait, le transistor T31 ouvre à nouveau pratiquement immédiatement après qu'il ait été fermé,
et le condensateur ClÚ se décharge au travers des transistors T10 et T3l. En pratique, les variations de potentiel du point Si à l'instant ti sont particulièrement faibles et c'est la raison pour laquelle elles n'ont pas été représentées.
Le transistor T31 se referme dès l'instant où le condensateur Cll est déchargé et il reste bloqué tant que les transistors T10 et T41 demeurent ouverts, c'est-à-dire pendant toute la durée du signal Vs, et de l'alternance positive du signal Va, soit jusqu'à l'instant t2.
Après cet instant t2, la tension Vol sur la ligne 4)l redevient positive ce qui détermine l'ouverture des transistors T20 et T42.
Comme le transistor T31 est alors bloqué, le potentiel aux points ao et sl monte jusqu'à une valeur Va, et Vs, respectivement, la première correspondant à la tension de la ligne P et la seconde étant fonction du rapport des valeurs de la capacité du condensateur Cii et de la capacité du point Si par rapport à la ligne M.
Dès l'instant où le potentiel Vs, devient supérieur à la ten
sion de seuil du transistor T11, ce qui a pratiquement lieu au moment où le transistor T42 ouvre, commandé qu'il est par le signal Vol apparaissant en phase avec le potentiel Vq, le potentiel du point Z2 du chaînon Il (potentiel Vz2 - fig. 6h) tombe à O, la capacité d'entrée du transistor T32 se déchargeant au travers des transistors T1l et T42: le transistor T32 se bloque.
fi en est de même du potentiel au point ai (potentiel Val fig. 6f) de sorte que le potentiel du point 52 est plus négatif que
celui du point zz: il s'ensuit que le transistor T32 s'ouvre à nouveau et que le condensateur c,2 se décharge au travers de ce transistor et du transistor Tii toujours ouvert. Dans ce cas,
également, la variation mentionnée du potentiel au point 52 n'a pas été représentée, cette variation étant très faible.
A l'instant ti, coïncidant avec celui où la tension Vo, devient
nulle, les transistors T20 et T42 se sont à nouveau bloqués. A ce moment, la tension V 2 redevient positive et détermine donc l'ouverture des transistors T21 et T41. fi s'ensuit qu'une partie
de l'énergie électrique stockée dans le condensateur G1, et
dans les capacités des points ai et Si par rapport à la ligne M,
est transférée à la capacité existant entre le point zl et cette même ligne de sorte que:
:
- le potentiel au point ao diminue légèrement (voir fig. 6c),
- le potentiel du point zl croît jusqu'à une valeur supérieure
à la tension de seuil du transistor T31,
- le transistor T31 ouvre de sorte que le potentiel du point sl potentiel Vq - fig. 6d) devient nul,
- le transistor T11 ferme et le potentiel au point ai monte à
la valeur Val correspondant à la tension sur la ligne P,
- il apparaît un potentiel VS, au point s2 dont la valeur est fonction du rapport des valeurs de la capacité du condensateur
Ci2 et de la capacité existant entre le point 52 et la ligne M.
On voit donc que, grâce au processus décrit, il a été possible
de transférer, du chaînon I au chaînon II, une information
constituée par un état déchargé du condensateur Cll, respecti
vement Ci2, avec un retard égal à une demi-période du signal V , ou Va. fi en sera évidemment de même alternativement
avec les autres chaînons que comprend le registre de sorte que l'on peut dire que ce registre permettra de transférer sur sa
sortie le signal appliqué à son entrée dans un laps# de temps égal à
NT
2
T étant égal à la période du signal Vol et V , et N le nombre
de chaînons du registre.
Il convient de signaler que, selon une variante d'exécution, non représentée, il est ici aussi possible d'accélérer la recharge des condensateurs Cll, G2 respectivement, et de ce fait de supprimer la chute momentanée de potentiel aux points ao, ai respectivement (chute visible par exemple sur la fig. 6c après l'instant t3) en faisant usage d'un condensateur réservoir branché entre l'entrée et la sortie de chaque chaînon I et II. fi va de soi que la même mesure serait prise pour tous les chaînons du registre.
On signalera encore pour terminer que les registres à décalage décrits fonctionnent avec une consommation d'énergie P particulièrement réduite qui peut s'écrire par la relation mathématique:
P = eCz-V2-f-N dans laquelle:
C est la capacité du condensateur-mémoire que comprend
chaque chaînon du registre, V Vest la tension appliquée sur le condensateur,
f la fréquence avec laquelle est appliqué, sur l'entrée so du
registre, un signal à transférer (Vs),
N le nombre de chaînons.
Il découle de ce qui précède que les registres à décalage décrits ne consomment de l'énergie que lors du transfert d'information et cela sans qu'il soit nécessaire de régénérer cette information par un circuit supplémentaire.
The present invention relates to a shift register, comprising a plurality of information transfer links arranged one after the other and intended to be controlled alternately from one and the other phase of a two-phase voltage network, this information being in the form of a determined and momentary variation of electric potential at the input of each link.
Devices of this kind can generally be of two different types, namely, on the one hand, those working by transfer of electric charges from link to link (see for example FLJ Sangster and K. Teer Bucket brigade electronics - New possibilities for delay , time-axis conversion and scanning IEEE J. Solid-State Circuits, vol. SC-4, pp. 131136, June 1969) and, on the other hand, those in which the various links deliver on their output, with a delay in time, a voltage signal characteristic of the information received at their input (see for example Intel Data Catalog of February 1973, chapter 4 Shift Registers, p. 4-1 to 4-18 edited by Intel
Corporation - Santa Clara, California / USA).
In so-called charge transfer devices, however, this transfer takes place only incompletely so that, when the number of links constituting such devices is particularly high or when these links are arranged so as to form a closed loop, for example as recommended by MF Tompsett on page 242 of his article A simple charge regenerator for use with Charge-Transfer
Devices and the Design of Functional Logic Arrays - (IEEE
J. Solid-State Circuits vol. SC-7 pp. 237-242, June 1972), it is necessary to carry out a periodic regeneration of the transferred charge so that the information can be transferred a particularly high number of times.
This regeneration is usually carried out thanks to an additional circuit, the components of which are generally integrated in the same substrate as that forming a support for the components of the links of the register, which obviously makes the structure and the mode of execution of the integrated circuit more complex. . Moreover, such a regeneration requires an additional expenditure of energy, which constitutes a relatively significant drawback in all cases where a circuit of this type is intended to be incorporated into a portable device powered from a low capacity battery. .
In the case of the second type of device mentioned above, each link dissipates a determined quantity of energy, whether it performs its role of information transfer or not. This state of affairs gives rise to a drawback identical to that mentioned above in the context of use in a portable battery-powered device.
The present invention aims to provide a shift register making it possible to obviate the various drawbacks mentioned while being capable of being easily produced in integrated form.
To this end, this register is characterized by the fact that each link includes a capacitor, one armature of which constitutes the input of the link in question and the other armature of which is attached to the input of an electronic circuit, the output of which constitutes the output. of said link, the appearance of said information on the input of the link being reflected in this capacitor by a variation, from a reference value, of the state of charge of the capacitor linked to said variation in potential, by the that the circuit comprises means for detecting the appearance of said information on the armature of the capacitor constituting the input of the link and means, controlled by one or the other phase of said network, alternately from link to link , to form, on the output of the circuit, and starting from the link,
a signal corresponding to the information detected at the input of the link with a delay, with respect to the reception of said information, substantially equivalent to a half-period of the voltage of said network, and finally by the fact that each link comprises, moreover, means for restoring to the capacitor of the link a charge, equivalent to said reference value at the latest once the formation of said signal is terminated.
The appended drawings represent, by way of example and very schematically, one embodiment and two variants of the subject of the present invention as well as various explanatory diagrams:
Fig. 1 shows the electrical diagram of said embodiment;
figs. 2a to 2g are diagrams illustrating the operation of this embodiment;
fig. 3 shows the electrical diagram of a first variant embodiment;
figs. 4a to 4h are diagrams illustrating the operation of this variant;
fig. 5 shows the electric diagram of a second variant of the subject of the invention;
figs. 6a to 6i are diagrams illustrating the operation of this second variant.
In the embodiment forming the subject of FIG. 1, the shift register according to the invention includes a plurality of transfer links each having an identical structure and of which only the first two, I and II, as well as the last link, N, of the register are shown in the drawing.
All these links are supplied with direct current from a common line P, itself connected to a direct voltage source, not shown, and are controlled, as will be described below, from a two-phase network ¯l and ° 2 on which the voltage varies sinusoidally as shown in the diagram in fig. 2a (voltage Vol and V *).
It should be noted that, although this voltage here has a sinusoidal shape, it could, as a variant, have a purely pulse character, the signals traveling through each line ¯1 and ° 2 being phase-shifted from line to line.
As can be seen in the drawing, each link has an entry ao, ai, au ... an-1 and an exit which coincides, for the first N- 1 links, with the entry of the following link. These outputs are therefore in ai, for link I, in a2 for link II, ... in an for link N.
In the embodiment shown, each link comprises four electronic components, namely a capacitor C11, respectively Cl2,, respectively G: (for the links shown I, II and N), and three field effect transistors, with electrode of isolated control, T11, T21, T31, respectively T12, T22, T32, ... respectively T1 ", T2", T3n, (for the same links above).
The electronic circuit visible in fig. 1 further encompasses a pair of field effect transistors, with isolated control electrode, T10 and T20 which are arranged in series between the line P, already mentioned, and a line M, which constitutes the common point of the circuit. The point of connection of these transistors coincides with the entry ao of the first link, I, of the register. Further, the control electrode of transistor T20 is attached to the line <i and that of transistor T10 to a terminal so.
All the electronic components mentioned above are produced in integrated form in a single crystal p. ex.
of type p, the transistors being, in this case, of type n. In addition, it will be noted that the threshold voltage of the various transistors is chosen to be substantially equal to 0, or even slightly positive.
As can be seen in the drawing, the capacitor C11, Cri2, ...
Cln of each link I, II, ... N, is connected, by a reinforcement, to the entry ao, ai, ... an-l, of the corresponding link, and, by the other reinforcement, of a on the one hand, in series with the transistor T31, ....... T3 "respectively and, on the other hand, with the control electrode of the transistor T1 ....... Tln respectively.
Transistor T31, T32, ... T3 "is also connected, by its source, to line M and, by its control electrode, to line 2, for transistors belonging to an odd-order link ( I,
III, V ...) or on line #i, for transistors belonging to a
even order link (II, IV ...). In the execution example
considered, the link N is therefore an odd order link. fi could obviously be of even order, in a variant, without
that this changes the way the
shift register considered.
It follows from the above that the transistor T3 of the various links is controlled by the signal Va (for the link I), by the signal Vo, (for the link II), by the signal seen (for the link IH), by the signalV °, (for link IV) and so on.
The same applies to the transistor T2 of each link (T21, T22, Tnn depending on the links), whose control electrode is connected to the same line #i or 4) 2 to which is attached the control electrode of the transistor T3 of the link considered. As can be seen in the drawing, this transistor TQ is, moreover, connected in series with the transistor T1 of the same
link (T1Ú, ....... T1D depending on the links), between line P, to which transistor T2 is connected by its drain, and line M, to which transistor T1 is connected by its source. The point of connection of transistors T11 and T21, T12 and T22, ...
T1n-Ú and T2n-
constitutes at the same time the exit ai, a2, ... an-l of the corresponding link I, Il, ... N- 1 and the entry of the following link Il,
III, ... N.
The connection point an of the transistors Tln and T2n constitutes at the same time the output of the link of order N and the output of the whole of the shift register.
Let us now see how the register which has just been described works with reference to the first two links I and II of this register and refer, for this purpose, to figs. 2a to 2g of which figs. 2b to 2g represent, in the form of diagrams, the shape of the potential at points so, ao, sl, a1, S2 and a2 of the circuit shown.
Let us first suppose that, at time to, the potential on the points so, Si, S2, ... sn is zero with respect to the common point
M of the circuit and that the potential on the points ao, ai, a2, an-1, and an has a value Vp, corresponding to the voltage on the line P.
In such a case, the capacitors Cii, Ci2, ... Gn are charged and the potential difference between their plates is also Vp.
As long as the potential on terminal so remains equal to 0, that is to say until time tl, the alternating signals Vo, and V # appearing on lines ¯l and q) 2 do not produce any modification.
fication in the state of the entire circuit shown.
Let us suppose now that, at the instant t1, one delivers on the terminal so a voltage pulse Vs, of amplitude greater than the threshold voltage of the transistor T10 and of duration corresponding substantially to that of a half-period of the frequency of the alternating signal V 2 with which it is in phase. fi follows that transistor T10 opens so that the potential of point ao becomes zero since transistor T20 remains blocked
(the voltage Vol is negative). Moreover, as the tension
Va becomes positive, transistor T31 of link I opens so that capacitor C11 is discharged.
At the instant t2, that is to say at the moment when the signal Vol becomes positive, the transistor T20 opens while the transistor T10 has just closed since the voltage pulse V # has disappeared on the terminal so. Transistor T33 has also just closed since voltage Vo2 becomes negative. As a result, the voltage at point ao becomes equal to V30 = Vp (fig. 2c).
As the transistor T31 is blocked, the point if of the circuit also sees its potential rise to a value slightly lower than the value VaO (taking into account the influence of parasitic capacitances and in particular of the input capacitance of the transistor
T1Ú), but greater than the value of the threshold voltage of the Tell transistor. fi follows that this transistor opens and that at the same time as the transistor T32 whose control electrode is attached to phase 4> l as is the case for transistor T2. As, moreover, the transistor T23 is closed,
because controlled from phase 4) 2, it follows from the above that the capacitor C12 is discharged through the transistors Ti1 and T32 and that, while the signal Vo, becomes positive according to the instant ti, we obtain , at point Si of the circuit, a voltage pulse Vsl (fig. 2d) and, at point ai, an absence of potential (fig. 2e), and this at half a period of time with respect to tl.
This absence of potential, as well as the voltage pulse Vs, have a duration substantially equal to half a period of the control voltage Vo, or Vo2, ie until the instant ti (FIG. 2a). Indeed, when the voltage Vo, on the control electrodes of the transistors T22 and T32 becomes negative, these transistors are blocked, but at the same time the transistors T21 and T31 open, since their isolated electrode is controlled by the voltage Va which becomes positive.
As the transistor T11 remains closed, the potential of point ai of the circuit rises to a value corresponding to that of the voltage of line P.
Moreover, it should be noted that the transistor T10 being blocked between the instants t2 and t3, that is to say while the transistor T20 is open, the capacitance of the point ao with respect to the line M is charged, the voltage at point ao being substantially equal to Up. As from the instant t3, the transistor T31 opens (voltage V 2 positive), the energy stored in this capacitor is partially transferred into the capacitor Ci3 so that the potential at ao decreases slightly (fig. 2c).
The energy thus transferred into this capacitor is sufficient so that, during the next opening of the transistor T20 (from the instant t4), the potential of the point ao rises to the value Vp and that the increase in potential which in results on the point if does not determine the opening of transistor T11.
It follows from the foregoing that, in the embodiment described, the state in which the electronic components of link I are found after the unsatant t4 is the same as that which they had at the instant t1.
The process which has just been described occurs in the same way in all the links of the register as the information passes from link to link. fi will therefore no longer be redescribed later.
In a variant, not shown, it is possible to accelerate this process by placing an additional capacitor between the input and the output of each link of the register, this capacitor essentially having the role of a momentary reservoir of energy. In the case of the first link, this energy is intended to be transferred into the capacitor Cl1, when the transistor T31 opens (time t3). By this means, the potential at the point ao of the circuit does not undergo any reduction of the kind visible in FIG. 2c because the opening of transistor T31 takes place in synchronism with the opening of transistor T21 connecting this reservoir capacitor to line P.
What has just been described for the first link applies as it is for the successive links.
By the arrangement and the mechanism described, it was therefore possible to transfer from link I to link II, in a half-period of the control signal Vo, or Va, information in the form of a discharged state of the capacitor -memory C11, G2 of these links. This state of affairs occurred substantially at the instant t2 following a half-period of the control signal Vo, or V #, the instant t1 at which the voltage pulse Vso was delivered.
As the structure of the various links which the shift register represented is identical from link to link, it follows that it will be the same over the entire length of the register and that, therefore, the signal that is will be able to collect on the terminal an of the register will appear with a delay of
NT
2 seconds with respect to the instant t1, if T is equal to the period of the control signal Vo, or V 2 In the variant embodiment of FIG.
3, the shift register, of which only the first two links I and II are shown in the drawing, is mainly controlled from a two-phase network #i and ° 2 and, incidentally, by a second network #i * and Q> 2 *. The DC power supply is provided from a line P and the common point of the entire circuit is formed by the line M.
As seen in fig. 4a, the two-phase network lines
i and @ 2 are traversed by a sinusoidal signal Vo, and V 2, respectively.
The lines of the network # 1 * and and # 2 * are crossed by a
periodic signal Vo, * and V 2 * in phase with signal V # 1 and
V 2, resulting from the superposition of a sinusoidal signal corre
spondant to the signal Vo, and V # 2 and a negative direct voltage
tive.
As in the case of the execution of fig. 1, the signals V 1, V 2, V # 1 * and V 2 *
could here also be replaced by pre
feeling a purely impulsive character.
Each link in the register has an entry ao, ai, a. ...
an-l, and an exit which coincides, for the N- 1 first chains
nons, with the entry of the next link. The outputs are in ai,
for link I, at a2, for link II, and so on.
In the present variant, each link of the
register has five electronic components, namely a
capacitor C11, respectively Ci2 ..., for the links I and
It, and four field-effect transistors, with control electrode
isolated control T11, T21, T31, T41, respectively T1Ê, T22, T32,
T42, etc. The electronic circuit shown in FIG. 3 furthermore includes a pair of field effect transistors, with an isolated control electrode, T10 and T2, connected in series with one another, the transistor T1 being connected to the line M, by its source, and the transistor T20 being connected, by its drain, at line P.
The common point of transistors T10 and T20 coincides with the input ao of the first link of the register. In addition, the control electrode of transistor T10 is connected to a terminal so which constitutes the input of the shift register, the output of which is formed by the output of its last link, N (not shown).
Preferably, all of the electronic components of the register are in the form of an integrated circuit. In the case considered, these are n-type transistors integrated in a
p-type crystal. In addition, it will be noted that the threshold voltage of the various transistors is here also chosen to be substantially equal to
0 or even slightly positive.
The capacitor Cll, C12 ... etc. of each link I, II, etc.
is connected, by a frame, to the input ao, ai etc. of the link
respective and, by the other frame, firstly, in series with
the transistor T3 ', T32 etc. whose control electrode is connected to line ° 2 and ° 1 i alternately, secondly, by
series with transistor T41, T42, etc. including the com electrode
command is connected to line # i *, respectively ° 2 * and, third
mement, to the electrode isolated from transistor T11, T12, etc. The
transistors T11, TlÊ, etc. T31, T32, etc. and T41, T42, etc. are
connected, by their source, to ground M. In addition, the transistor
T1l, T12 etc. is connected in series with transistor T2Ú, T22, etc.
which is connected, by its drain, to the line P and, by its control electrode, to the line Q> z, respectively #i
Generally speaking, transistors belonging to an odd-order link, such as I, III, V, etc. will be ordered from line 482, for transistors of index 2 and 3 (T21, T23 ...;
T31, T33 ...), and from line # i *, for transistors of index 4 (T41, T44 ...).
In even order links, such as Il, IV etc.
the transistors of index 2 and 3 (T22, T24 ...; T32, T34) will be controlled from line #i and the transistors of index 4 (T42, T44 ...) from line < Pz *.
Let us now see how the shift register which is the subject of fig. 3 with reference to fig. 4a-4h of the drawing, the last six of which represent, in the form of diagrams, the shape of the potential at points so, ao, 53, ai, 52 and a2 of the first two links of the register.
Let us first suppose that, at the instant to, the potential between the points so, sl, S2 ... Sn and the line M is zero and that the potential between the points ao, ai, a2 and this same line M have a value
Vp, corresponding to the voltage on line P. In this case, the
capacitors Cll, Ci2 ... C1n of the whole register are
charged and the potential difference between their reinforcements is
substantially equal to Vp.
As long as the potential on terminal so remains equal to 0, that is to say until time tl, the alternating signals Vo, and V #, appearing on lines # 1 and and # 2, and the periodic signals V # 1 * and V # 2 *, appearing on the lines Q> 1 * and cPz *, do not produce any change of state in the whole of the represented circuit.
Let us suppose now that, at the instant ti, that is to say at the instant when the signals Vo, and V 2 are zero, one delivers on the terminal so a voltage pulse Vs, of triangular shape, of which l the amplitude is greater than the threshold voltage of transistor T10 and the duration of which is such that the potential value suddenly becomes zero at the instant tz, when the voltage V 2 * begins to become positive again. It will also be noted that the appearance of the pulse Vs coincides with the appearance of a positive voltage V 2 on line ° 2.
It follows that the transistors T1, T31 and T21 open while the transistors T2, T11 and T41 remain closed so that the potential at the point ao becomes zero (fig. 4d), the capacitor C being discharged through the transistors T10 and T31.
At the instant tz, a positive voltage V # * appears on line ° 2 * at the same time as the signal Vso disappears. This voltage V 2 * however has no influence on the first link of the register since no electronic component of this link is controlled by this voltage.
At time t3, distant from t1 by half a period of voltage Vo, and Vo2, signal V # becomes negative while signal Vo becomes positive. It follows that the transistors T21 and T31 close while the transistor T2 opens while the transistor T41 is still closed. Consequently, the potential of the points ao and Si of the circuit increases to a value substantially equal to the voltage of the line P, for the point ao, and to an intermediate value on the point si.
This intermediate value depends, on the one hand, on the capacitance of point sl with respect to M and, on the other hand, on the instant t4 at which the voltage V °, * appears, the control voltage of the transistor T41 C ' is at this moment that the transistor T41 opens and that the potential in
If (potential Vq, fig. 4e) falls to O: we have thus formed at the point
If a voltage pulse which is identical in all respects to the pulse Vso delivered to the terminal so a half-period of the signal Vo, or V 2 previously.
This pulse Vs controls the opening of transistor T11 at the same time that a positive voltage appears on line #i controlling transistors T2, T32 and T22.
The opening of transistor T2 causes capacitor CII to be connected to line P through this transistor and to charge through transistor T41 from time t4 and this until the potential of point ao reaches the value of the line voltage P.
By the practically simultaneous opening of the transistors T11 and T32, the discharge of the capacitor C12 is obtained so that the potential Val of the point ai of the circuit drops to 0 (see fig. 4f).
When the value of the signal Vo i becomes zero again, that is to say at the instant ts and that of the signal V 2 becomes positive again, the transistors T22 and T32 turn off while the transistor T23 opens. Transistor T42 is closed because there is no positive signal on line <D2 *. From this moment, the potential at points ai and 52 increases. On this last point, the potential
rises until the moment when the transistor T42 is opened by the positive signal V, <"to suddenly become zero (instant t6).
On point ai, the potential rises to a value corresponding to the voltage on line P. The capacitor C12 is
therefore recharged.
During the rise of the voltage at point ai, the voltage
becomes zero at point a2 (see fig. 4h), transistors T12 and
T33 (not shown but belonging to link III) being
opened by the voltage Vs2, for the first, and by the voltage V 2, for the second.
It can therefore be seen that, by the arrangement described, it was possible to transfer from link I to link II information
constituted by an absence of potential between the plates of the capacitors G1, C12 with a time shift of one
half-period of the control signal V # 1 and Va. it goes without saying
that, all the links of the register presenting a structure
identical to that of links I and II, the N links of the register
will allow a signal to be transferred to the output of the register
delivered to the input terminal so in a time equal to
NT
2 if T is equal to the period of the signal Vo, and V,
In the variant embodiment of FIG.
5, the shift register, of which only the first two links I and II are shown in the drawing, is controlled from a two-phase network #i and 4) 2 delivering on each of its lines a sinusoida signal
Vo, and V4> 2 respectively (fig. 6a).
DC power is supplied to the damper
from a line P and the common point of the whole
represented circuit is constituted by line M.
In the case of this execution, as in that of the executions of FIGS. 1 and 3, the sinusoidal signals Voi and V, for
would, as a variant, be replaced by two series of signals having a pulse character and phase-shifted from series to
series.
Each link in the register has an entry ao, ai, aÊ ...
and an exit which coincides, for the N -1 first links,
with the entry of the next link. These outputs are in ai, for the
link I, in a2 for link II and so on until
N th link.
In the variant shown, each link in the register
presents five electronic components, namely a capacitor Ci ', respectively C1Ê, ... (for links I, II) and
four field effect transistors, with control electrode
isolated, T1Ú, Tz ', T31, T4l, respectively T1Ê, T22, T32, T42. The
electronic circuit shown includes, in addition, a pair of
Field effect transistors with insulated control electrode,
T10 and T20, connected in series with each other, the transistor T10 being
attached to line M by its source and transistor T20 being
connected, by its drain, to the line P. The point of connection of
transistors T10 and T20 coincide with the ao input of the first
link in the register.
The transistors T10 and T2 are connected, by
their insulated electrode, respectively to a terminal so, constituting the input terminal of the register, and to line # 1.
All the electronic components of the register are
present in the form of an integrated circuit. In the case represented
felt, the transistors are of type n and the crystal in which they are integrated is of type p. In addition, it will be noted that the threshold voltage of the various transistors is chosen to be substantially equal to 0, or even slightly positive.
The capacitor Cll, e12 respectively of the links I, It is connected, by its armature, to the input ao, ai of the respective link and, by the other armature, on the one hand, in series with the transistor T3Ú, T32 respectively which is attached to the line M, by its source, and, on the other hand, to the control electrode of the transistor T11, T12 respectively.
The isolated electrode of transistor T31, T32 respectively is connected to the drain of transistor T41, T42 respectively, which is connected, by its source, to the drain of transistor T10, T1Ú respectively and, by its isolated electrode, to line # 2, for the link
I (and in general for all the links of odd order I, III, V, etc.) and on line 4) l i for the link II (as well as for all the links of even order - II, IV, VI etc.).
The transistor T1Ú, T12 respectively, is connected in series with the transistor T2Ú, T22 respectively, between the line M (to which is connected the source of the Tell transistors, T1Ê ...) and the line P (to which the drain is connected of transistor T2Ú, T22 respectively), the control electrode of transistor Tzl, and in general that of all transistors Ti belonging to odd-order links (I, III, V, etc.) is attached to the line 4) 2. In the case of transistor T22 and of all its counterparts belonging to even order links (II, IV, VI, etc.), the control electrode is attached to line 4) 1.
Let us now see how the shift register which is the subject of fig. 5 with reference to fig. 6a to 6c (the last eight of which represent, in the form of diagrams, the shape of the potential at the points so ao, Si, Zi, ai, Si, Zi, a2 of the circuit) and limiting themselves to considering the first two links I and He from the registry.
Suppose first that, at time to, the potential on points s, si, s etc., is zero with respect to the potential of the common point M and that the potential on points ao, Zi, ai, zi , a2, has a value Vp, corresponding to the voltage on line P. In this case, capacitors C1 and C12 are charged and transistors T31 and T32 are open.
As long as the potential on the terminal so remains equal to 0, i.e. until the moment tl, the alternating signals Vo, and V, appearing on the lines ¯l and # 2 do not produce any change of state in the circuit shown.
Suppose that, at the instant tl, coinciding with that when the signals Vo, and V, are zero, and from which V becomes positive, a trapezoidal signal Vs is delivered on the terminal so, of duration substantially equal to half -period of signals Vol and V, and assume that the amplitude of signal Vso is greater than the threshold voltage of transistor Ti0.
The signal Vs, therefore controls the opening of transistor T10 at the same time as the signal V, controls the opening of transistor T4l. The signal Vo, then being negative, the transistor T20 is closed. It follows that the potential Va, from the point ao becomes zero (FIG. 6c) at the same time as the transistor T4 opens.
From this state of affairs it essentially follows
- that the potential V21 of the point zl becomes zero (fig. 6e), the input capacitance of the transistor T31 being discharged through the transistors T41 and Tla and this transistor T31 being blocked,
- that, as soon as the potential V21 becomes zero, the potential of the point Si becomes more negative than the potential of the point zl, because the potential of the point ao is in the process of becoming zero and the charge remains conserved in the capacitor Cll. Therefore, the transistor T31 opens again almost immediately after it has been closed,
and the capacitor ClÚ discharges through the transistors T10 and T3l. In practice, the potential variations of the point Si at the instant ti are particularly weak and this is the reason why they have not been shown.
The transistor T31 closes again as soon as the capacitor C1 is discharged and it remains blocked as long as the transistors T10 and T41 remain open, that is to say throughout the duration of the signal Vs, and of the positive half-wave. signal Va, ie up to time t2.
After this instant t2, the voltage Vol on line 4) l becomes positive again, which determines the opening of transistors T20 and T42.
As the transistor T31 is then blocked, the potential at the points ao and sl rises up to a value Va, and Vs, respectively, the first corresponding to the voltage of the line P and the second being a function of the ratio of the values of the capacitor of the capacitor Cii and of the capacitance of the point Si with respect to the line M.
As soon as the potential Vs, becomes greater than the ten
threshold of transistor T11, which practically takes place at the moment when transistor T42 opens, controlled as it is by the signal Vol appearing in phase with the potential Vq, the potential of the point Z2 of the link II (potential Vz2 - fig. 6h) drops to 0, the input capacitance of transistor T32 discharging through transistors T1l and T42: transistor T32 is blocked.
fi is the same for the potential at point ai (potential Val fig. 6f) so that the potential at point 52 is more negative than
that of point zz: it follows that transistor T32 opens again and that capacitor c, 2 is discharged through this transistor and transistor Tii still open. In that case,
also, the mentioned variation of the potential at point 52 has not been shown, this variation being very small.
At the instant ti, coinciding with that where the voltage Vo, becomes
zero, transistors T20 and T42 are blocked again. At this moment, the voltage V 2 becomes positive again and therefore determines the opening of the transistors T21 and T41. fi follows that part
electrical energy stored in capacitor G1, and
in the capacities of the points ai and Si with respect to the line M,
is transferred to the capacity existing between point zl and this same line so that:
:
- the potential at point ao decreases slightly (see fig. 6c),
- the potential of point zl increases to a higher value
at the threshold voltage of transistor T31,
- the transistor T31 opens so that the potential of the potential point sl Vq - fig. 6d) becomes zero,
- transistor T11 closes and the potential at point ai rises to
the value Val corresponding to the voltage on line P,
- a potential VS appears, at point s2, the value of which depends on the ratio of the values of the capacitance of the capacitor
Ci2 and the capacity existing between point 52 and line M.
It can therefore be seen that, thanks to the process described, it was possible
to transfer, from link I to link II, information
constituted by a discharged state of the capacitor Cll, respectively
Event Ci2, with a delay equal to half a period of the signal V, or Va. fi will obviously be the same alternately
with the other links included in the register so that we can say that this register will allow to transfer to its
output the signal applied to its input within a time # equal to
NT
2
T being equal to the period of the signal Vol and V, and N the number
of links in the register.
It should be noted that, according to an alternative embodiment, not shown, it is here also possible to accelerate the recharging of capacitors C1, G2 respectively, and therefore to eliminate the momentary drop in potential at points ao, ai respectively. (drop visible for example in FIG. 6c after time t3) by making use of a reservoir capacitor connected between the input and the output of each link I and II. It goes without saying that the same measure would be taken for all the links in the register.
Finally, we will point out that the shift registers described operate with a particularly reduced energy consumption P which can be written by the mathematical relation:
P = eCz-V2-f-N in which:
C is the capacity of the memory capacitor that includes
each link in the register, V Vest the voltage applied to the capacitor,
f the frequency with which is applied, on the so input of the
register, a signal to transfer (Vs),
N the number of links.
It follows from the foregoing that the shift registers described only consume energy during the transfer of information and that without it being necessary to regenerate this information by an additional circuit.