BRPI0309319B1

BRPI0309319B1 - method and process for timing timing

Info

Publication number: BRPI0309319B1
Application number: BRPI0309319A
Authority: BR
Inventors: Rell Bouillet Aaron; Thomas Mayer Matthew; Liu Weixiao
Original assignee: Thomson Licensing Sa
Priority date: 2003-04-15
Filing date: 2003-04-15
Publication date: 2017-04-11
Also published as: BR0309319A

Abstract

"algoritmo de pesquisa de temporização de símbolo". é descrito um sistema para estabelecer sincronia de temporização ou temporização entre uma sincronização local de receptor de símbolos e uma sincronização de transmissor de símbolos. um número prescrito de valores de desvio é calculado para a faixa de temporização de símbolos desejada. os valores de desvio são agrupados de forma substancialmente simétrica em torno de um valor de desvio central. cada um dos valores de desvio pré-selecionados é testado para verificar se pode ser obtido travamento de recuperação de temporização de símbolos (str), iniciando-se no valor de desvio central e afastando-se gradualmente de tal valor (606, 608, 610 e 614). finalmente, são usados dois algoritmos de detecção de temporização e a comutação entre os dois algoritmos é efetuada tal como desejado para maximizar a possibilidade de travamento de str (604)."symbol timing search algorithm". A system for establishing timing or timing synchronization between a local symbol receiver synchronization and a symbol transmitter synchronization is described. A prescribed number of offset values is calculated for the desired symbol timing range. deviation values are grouped substantially symmetrically around a central deviation value. each of the preselected offset values is tested to see if symbol timing recovery lock (str) can be obtained by starting at the central offset value and gradually moving away from that value (606, 608, 610 and 614). Finally, two timing detection algorithms are used and switching between the two algorithms is performed as desired to maximize the possibility of str (604) locking.

Description

"MÉTODO E PROCESSO PARA ESTABELECER A SINCRONIA DA TEMPORIZAÇÃO" FUNDAMENTOS"METHOD AND PROCESS FOR ESTABLISHING TIMING SYNCHRONY" BACKGROUND

CAMPO DA INVENÇÃO A presente invenção está relacionada a um método e um aparelho para recuperação de temporização de símbolos em um receptor de televisão. Mais especificamente, a presente invenção está relacionada a um método e um aparelho para recuperação de temporização de símbolos úteis em um receptor de televisão de alta definição.FIELD OF THE INVENTION The present invention relates to a method and apparatus for retrieving symbol timing on a television receiver. More specifically, the present invention relates to a method and apparatus for retrieving symbol timing useful in a high definition television receiver.

DESCRIÇÃO DA TÉCNICA CORRELACIONADADESCRIPTION OF CORRELATED TECHNIQUE

Qualquer sistema de TV digital terrestre deve efetuar várias funções e superar diversos problemas na transmissão de sinais para um receptor. Como exemplo, os EUA adotaram o sistema do comitê de sistema de televisão avançado (ATSC -Advanced Television System Committee) que utiliza a banda lateral vestigial de 8 níveis (8-VSB - 8-level Vestigial SideBand) como seu padrão de modulação para televisão digital. Em tal sistema, os dados que representam o programa de televisão são transmitidos na forma de um fluxo de símbolos, cada símbolo representando três bits de dados. Tais símbolos são gerados em uma freqüência nominal especificada. A recuperação de dados a partir dos sinais modulados contendo informações digitais na forma de um fluxo de símbolos usualmente requer três funções em um receptor: recuperação de temporização para sincronização dos símbolos, recuperação da portadora (demodulação de freqüência para a banda base) e equalização de canal. A presente invenção lida especificamente com um método e um aparelho para uma aquisi- çãe mais confiável e rápida para recuperação de temporização de símbolos (STR), dentro de uma ampla gama de freqüências de desvio de STR, A recuperação de temporização de símbolos constitui um processo pelo qual um clock de símbolos de receptor (base de tempo) é sincronizado com o clock de símbolos do transmissor. Ela permite que um sinal recebido seja amostrado em pontos ótimos no tempo para reduzir erros por fatia-mento associados com o processamento dirigido por decisão de valores de símbolos recebidos. Constitui portanto um importante propósito da presente invenção o provimento de um enlace para recuperação de temporização para obtenção da sincronização de símbolos. Para travar a freqüência de amostragem de símbolos do receptor na freqüência dos símbolos transmitidos, a freqüência de símbolos deve ser captada, estimada e rastreada de forma a que amostras possam ser tomadas na taxa e pontos corretos no tempo. Como exemplo, apesar de a taxa de símbolos do sistema poder ser especificada como sendo de 20 megahertz (MHz), as respectivas freqüências dos osciladores no transmissor e no receptor podem variar com o tempo, e portanto a freqüência de símbolos real se diferenciar da freqüência de símbolos especificada. A diferença entre a freqüência de símbolos real do sinal recebido e a freqüência de símbolos especificada será designada como "desvio" no restante do presente pedido.Any digital terrestrial TV system must perform many functions and overcome various problems in transmitting signals to a receiver. As an example, the US has adopted the Advanced Television System Committee (ATSC), which uses the 8-level Vestigial SideBand (8-VSB) as its modulation standard for television. digital. In such a system, data representing the television program is transmitted in the form of a symbol stream, each symbol representing three data bits. Such symbols are generated at a specified nominal frequency. Data retrieval from modulated signals containing digital information in the form of a symbol stream usually requires three functions on a receiver: timing recovery for symbol synchronization, carrier recovery (frequency demodulation for the baseband) and frequency equalization. channel. The present invention deals specifically with a method and apparatus for more reliable and faster acquisition of symbol timing recovery (STR) within a wide range of STR offset frequencies. Symbol timing recovery is a The process by which a receiver symbol clock (time base) is synchronized with the transmitter symbol clock. It allows a received signal to be sampled at optimal points in time to reduce chunk errors associated with decision driven processing of received symbol values. It is therefore an important purpose of the present invention to provide a time retrieval link for obtaining symbol synchronization. To lock the receiver symbol sampling frequency to the transmitted symbol frequency, the symbol frequency must be captured, estimated and tracked so that samples can be taken at the correct rate and time points. As an example, although the system symbol rate may be specified to be 20 MHz (MHz), the respective oscillator frequencies on the transmitter and receiver may vary over time, so the actual symbol frequency may differ from the frequency. of specified symbols. The difference between the actual symbol frequency of the received signal and the specified symbol frequency will be designated as "deviation" in the remainder of this application.

Em uma modalidade conhecida de um circuito para recuperação de temporização de símbolos, um circuito de sincronização de fase (PLL) no receptor gera o clock de símbo- los em sincronia com o sinal recebido. 0 PLL inclui um integrador de laço que controla a freqüência de um oscilador controlado por voltagem. Um comparador de fase, que compara as respectivas fases do sinal recebido e do sinal de saída do oscilador controlado por voltagem, provê um sinal de controle para o integrador de laço, tudo de uma maneira conhecida. Quando um novo sinal deve ser recebido, a saída do integrador de laço deve ser ajustada de tal forma que a freqüência do oscilador controlado por voltagem seja adequada à taxa de símbolos do novo sinal, um processo denominado como aquisição. 0 PLL deve ser capaz de se travar em uma faixa de valores de freqüência de símbolos de modo a receber sinais provenientes de diferentes transmissores, cada um possuindo seu próprio clock de transmissor. Como foi descrito acima, a freqüência de símbolos do sinal recebido irá frequentemente estar deslocada em relação à freqüência de símbolos especificada. De forma similar, o termo desvio pode se referir à diferença entre o valor do sinal do integrador de laço que iria condicionar o oscilador de laço a gerar um sinal travado aos símbolos no sinal recebido e o valor do sinal de integrador de laço que iria condicionar o oscilador de laço a gerar um sinal travado em símbolos na freqüência especificada.In a known embodiment of a symbol timing recovery circuit, a phase synchronization circuit (PLL) at the receiver generates the symbol clock in sync with the received signal. PLL includes a loop integrator that controls the frequency of a voltage controlled oscillator. A phase comparator, which compares the respective phases of the received signal and the voltage controlled oscillator output signal, provides a control signal to the loop integrator, all in a known manner. When a new signal is to be received, the loop integrator output must be adjusted such that the voltage-controlled oscillator frequency is appropriate to the symbol rate of the new signal, a process called acquisition. The PLL must be capable of locking in a range of symbol frequency values in order to receive signals from different transmitters, each having its own transmitter clock. As described above, the symbol frequency of the received signal will often be offset relative to the specified symbol frequency. Similarly, the term deviation may refer to the difference between the loop integrator signal value that would condition the loop oscillator to generate a signal locked to the symbols in the received signal and the loop integrator signal value that would condition the loop oscillator generating a symbol locked signal at the specified frequency.

Existem vários problemas envolvidos com a obtenção da recuperação de temporização de símbolos no receptor. Como exemplo, pode ser necessário um longo tempo para que o circuito de recuperação de temporização de símbolos consiga um " travamento11 em um canal caso o ponto inicial do integrador de laço de recuperação de temporização de símbolos (STR) (por exemplo, o sinal de saída do integrador de laço para o sinal anterior) esteja afastado do eventual valor travado para o novo sinal. 0 problema se torna ainda mais sério quando é utilizada uma amplitude de banda estreita para o laço STR para assegurar a aquisição confiável. De fato, caso o desvio inicial de STR esteja muito afastado do valor travado, o travamento do laço STR pode não ser obtido de forma confiável. Além disso, sob condições de moderadas a fortes de fantasmas, o travamento de temporização de símbolos é obtido de forma mais confiável quando o desvio inicial está próximo ao desvio final.There are several issues involved with achieving symbol timing recovery on the receiver. As an example, it may take a long time for the symbol timing retrieval circuit to "lock" on a channel if the threshold of the symbol timing retrieval loop (STR) integrator (e.g. loop integrator output to the previous signal) is away from the possible locked value for the new signal The problem becomes even more serious when a narrow bandwidth is used for the STR loop to ensure reliable acquisition. If the initial STR offset is too far from the locked value, STR loop locking may not be reliably obtained, and under moderate to strong ghost conditions, symbol timing locking is most reliably achieved when the initial deviation is close to the final deviation.

SUMÁRIO DA INVENÇÃO A presente invenção está relacionada a um método para estabelecer a sincronia de temporização entre um clock de símbolos de transmissor e um clock de símbolos em um receptor para receber um sinal formatado como uma seqüência de símbolos em uma freqüência de símbolos e sujeito a apresentar um desvio de temporização de símbolos. 0 método inclui as etapas de calcular um número pré-selecionado de valores de desvio para uma faixa de recuperação de temporização de símbolos (STR) desejada. Os valores de desvio são agrupados de forma substancialmente simétrica em torno de um valor de desvio central. Cada um dos valores de desvio pré-selecionados é testado para verificar se pode ser obtido o travamento de recuperação de temporização de símbolos iniciando-se no valor central e afastando-se gradualmente do va- ler central. Finalmente, são usados dois algoritmos para detecção de temporização para maximizar a probabilidade de travamento STR.SUMMARY OF THE INVENTION The present invention relates to a method for establishing timing synchronization between a transmitter symbol clock and a symbol clock on a receiver to receive a signal formatted as a symbol sequence at a symbol frequency and subject to display a symbol timing offset. The method includes the steps of calculating a preselected number of offset values for a desired symbol timing recovery (STR) range. Deviation values are grouped substantially symmetrically around a central deviation value. Each of the preset offset values is tested to see if symbol timing recovery lockout can be obtained by starting at the center value and gradually moving away from the center value. Finally, two timing detection algorithms are used to maximize the probability of STR crash.

Outra modalidade incorporando os princípios da presente invenção propicia um processador para estabelecer a sincronia de temporização entre um clock de símbolos de transmissor e um clock de símbolos de receptor em um receptor para recepção de um sinal compreendendo uma seqüência de símbolos em uma freqüência de símbolos e sujeito a apresentar desvio de freqüência de símbolos. Tal modalidade inclui um dispositivo para calcular um número pré-selecionado de valores de desvio para uma faixa desejada de recuperação de temporização de símbolos (STR), os valores de desvio estando agrupados de forma substancialmente simétrica em torno de um valor de desvio central. São providos dispositivos para testar cada um dos valores de desvio pré-selecionados para verificar se o travamento para recuperação de temporização de símbolos pode ser obtido iniciando-se no valor de desvio central e afastando-se gradualmente de tal valor de desvio central. São também incluídos dispositivos para comutação entre os dois algoritmos para maximizar a possibilidade de travamento STR, BREVE DESCRIÇÃO DOS DESENHOS A Figura 1 é um diagrama de blocos de um receptor VSB incorporando os princípios da presente invenção; e A Figura 2 é um fluxograma ilustrando o método de aquisição de acordo com os princípios da presente invenção.Another embodiment incorporating the principles of the present invention provides a processor for establishing timing synchronization between a transmitter symbol clock and a receiver symbol clock at a receiver for receiving a signal comprising a symbol sequence at a symbol frequency and subject to frequency deviation of symbols. Such an embodiment includes a device for calculating a preselected number of offset values for a desired symbol timing recovery (STR) range, the offset values being grouped substantially symmetrically around a central offset value. Devices are provided for testing each of the preselected offset values to verify that the lock for symbol timing recovery can be obtained by starting at the center offset value and gradually moving away from such a center offset value. Also included are devices for switching between the two algorithms to maximize the possibility of STR locking. BRIEF DESCRIPTION OF THE DRAWINGS Figure 1 is a block diagram of a VSB receiver incorporating the principles of the present invention; and Figure 2 is a flow chart illustrating the acquisition method in accordance with the principles of the present invention.

DESCRIÇÃO DETALHADADETAILED DESCRIPTION

Fazendo referência aos desenhos, a Figura 1 é um diagrama de blocos de um receptor VSB incorporando os princípios da presente invenção, Um sinal de alimentação (IN) analógico de televisão de alta definição (HDTV) terrestre é recebido por uma antena (não é mostrada). 0 sinal recebido é um sinal modulado em 8-VSB com portadora suprimida, tal como proposto pela norma de televisão digital do comitê de sistema de televisão avançado (ATSC) , de 16 de setembro de 1995, adotada pelos EUA e aqui incorporada pela presente referência. Tal sinal VSB é representado por uma constelação de símbolos de dados unidimensionais, em que apenas um eixo contém dados quantificados a serem recuperados pelo receptor. Como foi acima mencionado, o sinal recebido representa um fluxo de símbolos de dados no formato 8-VSB, cada símbolo representando três bits de dados do sinal de televisão digital. Tais sinais representativos de símbolos ocorrem em uma freqüência de símbolos que pode variar em relação à frequência de símbolos nominalmente especificada. 0 sinal recebido é aplicado a um terminal de alimentação 10 de uma rede 20 que inclui circuitos de sintoni-zação de RF e um processador de IF. O processador de IF inclui um sintonizador de conversão dupla para produzir um sinal de saída passa banda de IF. A rede 20 inclui também os circuitos de controle de ganho automático (AGC) apropriados. O sinal de saída da rede 20 consiste de um sinal de saída passa banda de IF. Tal sinal é aplicado a um conversor analógico para digital (ADC) 30 que produz um fluxo de dados digitais super amostrado. 0 ADC 30 super amostra o fluxo de alimentação de dados de símbolos VSB a 10,76 mega símbolos por segundo a uma taxa de clock de amostragem de 21,52 MHz, o que é duas vezes a taxa de símbolos recebida. Isto propicia um fluxo de dados digitais super amostrado de 21,52 mega amostras por segundo, com duas amostras por símbolo, O uso de tal processamento de duas amostras por símbolo, em lugar de uma amostra por símbolo, propicia uma operação vantajosa para as funções subsequentes de processamento de sinais, tais como aquelas associadas à subseqüente unidade de compensação DC 50 e os detetores de fase de símbolos, como será descrito em maiores detalhes mais adiante. O restante dos circuitos ilustrados na Figura 1 é implementado no domínio digital, em lugar de no domínio analógico. Tais circuitos podem ser implementados na forma de circuitos de hardware dedicados ou exclusivos. No entanto, tais circuitos podem também ser implementados na forma de um processador de sinais digitais disposto para executar um programa de software para prover as funções de processamento necessárias, tudo de forma conhecida. O fluxo de dados digitais proveniente do ADC 30 é demodulado para a banda base pela aplicação do fluxo de dados a uma rede 40, a qual consiste de um demodulador e uma rede de recuperação de portadora totalmente digitais. A rede 40 efetua tal função através da utilização de um circuito de sincronização de fase (PLL) totalmente digital que responde a uma pequena portadora piloto de referência no fluxo de da- dos VSB recebido. A unidade 40 produz um fluxo de dados de símbolos demodulado de fase X de saída.Referring to the drawings, Figure 1 is a block diagram of a VSB receiver incorporating the principles of the present invention. A terrestrial high definition television (HDTV) analog power (IN) signal is received by an antenna (not shown ). The received signal is a carrier-suppressed 8-VSB modulated signal as proposed by the Advanced Television System Committee (ATSC) Digital Television Standard of September 16, 1995, adopted by the US and incorporated herein by reference. . Such a VSB signal is represented by a constellation of one-dimensional data symbols, wherein only one axis contains quantized data to be retrieved by the receiver. As mentioned above, the received signal represents a stream of data symbols in 8-VSB format, each symbol representing three data bits of the digital television signal. Such representative symbol signals occur at a symbol frequency that may vary from the nominally specified symbol frequency. The received signal is applied to a power terminal 10 of a network 20 including RF tuning circuits and an IF processor. The IF processor includes a dual conversion tuner for producing an IF bandpass output signal. Network 20 also includes the appropriate automatic gain control (AGC) circuits. The network output signal 20 consists of an IF bandpass output signal. Such a signal is applied to an analog to digital converter (ADC) 30 which produces an oversampled digital data stream. The ADC 30 supersamples the VSB symbol data feed stream at 10.76 mega symbols per second at a sampling clock rate of 21.52 MHz, which is twice the received symbol rate. This provides an over-sampled digital data stream of 21.52 mega samples per second, with two samples per symbol. The use of such processing of two samples per symbol instead of one sample per symbol provides advantageous operation for the functions. subsequent signal processing processes, such as those associated with the subsequent DC 50 compensation unit and the symbol phase detectors, as will be described in more detail below. The rest of the circuits illustrated in Figure 1 are implemented in the digital domain rather than the analog domain. Such circuits may be implemented in the form of dedicated or dedicated hardware circuits. However, such circuits may also be implemented in the form of a digital signal processor arranged to execute a software program to provide the necessary processing functions, all in known manner. The digital data stream from ADC 30 is demodulated to the baseband by applying the data stream to a network 40, which consists of a fully digital demodulator and carrier recovery network. Network 40 performs such a function by utilizing a fully digital phase synchronization (PLL) circuit that responds to a small reference pilot carrier in the received VSB data stream. Unit 40 produces an output of X-phase demodulated symbol data.

Associada à rede ADC 30 e ao demodulador 40 encontra-se uma rede de sincronização de segmentos e recuperação de clock de símbolos 60. A função de recuperação de clock de símbolos opera para detectar as localizações dos símbolos no sinal de alimentação. Um clock de amostragem é a seguir gerado em sincronia com o fluxo de símbolos recebido. Como foi acima descrito, o clock de amostragem é gerado com freqüên-cia duas vezes maior que a frequência de símbolos e em sincronia com os símbolos recebidos, resultando em duas amostras por símbolo. Tal clock de amostragem é acoplada ao ADC 30.Associated with the ADC 30 network and the demodulator 40 is a segment synchronization and symbol clock recovery network 60. The symbol clock recovery function operates to detect the locations of the symbols in the power signal. A sampling clock is then generated in sync with the received symbol stream. As described above, the sampling clock is generated twice as often as the symbol frequency and in sync with the received symbols, resulting in two samples per symbol. Such a sampling clock is coupled to the ADC 30.

Quando é sintonizado um novo canal, a sincronização dos símbolos deve adquirida. Tal processo será descrito em maiores detalhes mais adiante. Uma vez captada, a sincronização de símbolos deve ser mantida, ou ratreada. O sinal de HDTV é transmitido na forma de quadros sucessivos, cada quadro contendo dois campos, cada campo contendo 313 segmentos, cada segmento contendo 832 símbolos. Cada campo se inicia com um segmento de sincronização de campo e cada segmento, incluindo os segmentos de sincronização de campo, se inicia com uma seqüência de sincronização de quatro símbolos, todos eles possuindo o mesmo valor fixo. A rede 60 detecta os respectivos componentes de sincronização no início de cada segmento nos dados recebidos. Os sinais de sincronização de segmentos são fornecidos (o que não é mostrado, para simplificar a figura) para outros blocos de processamento. As localizações no tempo dos sinais de sincronização de segmentos são também detectadas e usadas para manter um clock de amostragem de 21,52 MHz apropriadamente em fase, o qual é usado para controlar a amostragem de símbolos do fluxo de dados pelo ADC 30, tudo de maneira conhecida.When a new channel is tuned, symbol synchronization must be acquired. Such a process will be described in more detail below. Once captured, symbol synchronization should be maintained or re-created. The HDTV signal is transmitted as successive frames, each frame containing two fields, each field containing 313 segments, each segment containing 832 symbols. Each field begins with a field synchronization segment and each segment, including the field synchronization segments, begins with a four-symbol synchronization sequence, all of which have the same fixed value. Network 60 detects its synchronization components at the beginning of each segment in the received data. Segment synchronization signals are provided (not shown for simplicity) for other processing blocks. The timing locations of segment synchronization signals are also detected and used to maintain a properly in-phase 21.52 MHz sampling clock, which is used to control the sampling of data stream symbols by the ADC 30, all of which known way.

Uma vez que o circuito 60 tenha conseguido um tra-vamento no canal, de forma que o clock do receptor esteja sincronizado com o clock do transmissor, o receptor VSB é sintonizado no canal apropriado e pode funcionar de uma maneira apropriada. A saída do circuito demodulador digital e de recuperação de portadora 40 é aplicada ao circuito de compensação DC 50, o qual compensa a presença do tom de piloto, tal como foi acima descrito. A saída do circuito de compensação DC 50 é aplicada a um detetor de sincronização de campo 70 e a um circuito de rejeição de interferência entre canais NTSC 80. A saída do circuito 80 é aplicada a um equalizador de canal adaptativo 90 que corrige as distorções de canal.Once circuit 60 has achieved a channel lock so that the receiver clock is synchronized with the transmitter clock, the VSB receiver is tuned to the appropriate channel and can function properly. The output of the digital demodulator and carrier recovery circuit 40 is applied to the DC compensation circuit 50 which compensates for the presence of pilot tone as described above. The DC 50 compensation circuit output is applied to a field synchronization detector 70 and an NTSC 80 channel interference rejection circuit. The output of circuit 80 is applied to an adaptive channel equalizer 90 which corrects the distortions of channel.

No entanto, o ruído de fase pode girar aleatoriamente a constelação de símbolos de forma a que a saída do equalizador 90 seja aplicada a um laço de seguimento de fase 100 que remove a fase residual e o ruído de ganho no sinal de saída proveniente do equalizador 90. Isto inclui o ruído de fase que não foi removido pela rede de recuperação de portadora 40 precedente em resposta ao sinal piloto. O sinal com fase corrigida emitido a partir do laço de seguimento de fase 100 é a seguir decodificado em tre-liça pela unidade 110, desintercalado pela unidade 120, cor- rigido em erros de acordo com Reed - Solomon pela unidade 130 e desembaralhado ou desaleatorizado pela unidade 140. A seguir, o fluxo de dados decodificado é submetido ao processamento de áudio, vídeo e exibição pela unidade 150. A unidade sintonizadora e processadora de IF 20, o detetor de sincronização de campo 70, o equalizador 90, o laço de seguimento de fase 100, o decodificador em grade 110, o desintercalador 120, o decodif icador Reed - Solomon 130 e o desembaralhador 140 podem empregar circuitos do tipo descrito na especificação Grand Alliance HDTV System, de 14 de abril de 1994. Os circuitos para efetuar as funções do conversor analógico para digital 30, a demodulação digital e recuperação de portadora 40 e a compensação DC 50 são também bem conhecidos.However, phase noise can randomly rotate the symbol constellation so that the equalizer output 90 is applied to a phase tracking loop 100 that removes the residual phase and gain noise in the output signal from the equalizer. 90. This includes phase noise that was not removed by the preceding carrier recovery network 40 in response to the pilot signal. The phase corrected signal emitted from the phase tracking loop 100 is thereafter decoded by unit 110, de-interleaved by unit 120, error corrected according to Reed-Solomon by unit 130 and unscrambled or de-randomized 140. The decoded data stream is then subjected to audio, video and display processing by unit 150. The IF 20 tuner and processor unit, field synchronization detector 70, equalizer 90, loop of 100 phase tracking, grid decoder 110, deinterleaver 120, Reed - Solomon decoder 130 and scrambler 140 may employ circuits of the type described in the Grand Alliance HDTV System specification of April 14, 1994. Circuits for performing The functions of analog to digital converter 30, digital demodulation and carrier recovery 40 and DC 50 compensation are also well known.

Os técnicos na área notarão, pelo que foi acima descrito, que os sinais de sincronização de segmentos são usados para seguir ou rastrear a temporização dos símbolos. Dado que os sinais de segmentos constituem uma seqüência de quatro símbolos com um valor fixo conhecido, para detectar os sinais de sincronização de segmentos o clock de amostragem fornecido ao ADC 30 já deve estar em sincronia com a temporização de símbolos do sinal recebido. Este não é o caso quando é recebido um sinal novo. Dessa forma, a temporização de símbolos deve ser captado por um método diferente que é usado para seguir a temporização de símbolos. Isto é, quando um novo canal é sintonizado, a temporização de símbolos do sinal recém recebido deve ser detectado e a sincronização de amostras fornecido ao ADC 30 deve estar apropriada- mente em fase para captar as amostras no sinal recém recebido, São conhecidos dois algoritmos que podem detectar a fase de símbolos em um fluxo de símbolos com relação ao clock de amostragem sem requerer a sincronização dos símbolos. Os algoritmos de Mueller e Muller e o de Gardner podem ser utilizados para efetuar o processo de aquisição da presente invenção. Tais algoritmos são bem conhecidos. 0 algoritmo de Mueller e Muller está descrito em IEEE Transactions on Communications, de maio de 1976, páginas 516 a 531, sendo aqui incorporado pela presente referência. 0 algoritmo de Gardner está descrito em IEEE Transactions on Communications, de maio de 1986, Vol. Com-34, N2 5, sendo também aqui incorporado pela presente referência. 0 algoritmo de Mueller e Muller se baseia em uma amostra por símbolo porém é direcionado para decisões. 0 algoritmo de Gardner não está dirigido para decisões porém de um modo geral requer duas amostras por símbolo, uma das quais coincide com a localização temporal do símbolo. Cada um dentre os algoritmos de Mueller e Muller e de Gardner apresenta diversas vantagens e desvantagens e nenhum deles funciona sempre realmente melhor que o outro. Caso seja usado apenas um algoritmo, ele não irá necessariamente operar em todos os casos em que a recuperação da temporização de símbolos (STR) pode ser potencialmente capaz de ser obtida. 0 algoritmo de aquisição detetor da temporização STR do circuito 60 está disposto de tal forma que o detetor irá se comutar "em movimento" entre os dois algoritmos de temporiza- ção de símbolos para maximizar a probabilidade de travamento STR de uma maneira que será descrita em maiores detalhes mais adiante, Como foi acima descrito, a freqüência de símbolos real pode variar, ou estar deslocada, em relação à freqüência de símbolos nominal especificada dentro de uma faixa de freqüências de símbolos aceitáveis. Além disso, é possível que a freqüência de símbolos de um sinal precedente esteja deslocada em direção a uma ponta da faixa, enquanto que a freqüência de símbolos do sinal recém recebido esteja deslocada em direção à outra ponta da faixa. Como foi acima descrito, em tal situação, pode ser necessário um longo tempo para captar a nova freqüência de símbolos ou, no pior caso, o circuito de recuperação de clock de símbolos 60 pode nem mesmo captar a freqüência de símbolos do novo sinal.Those skilled in the art will appreciate from what has been described above that segment synchronization signals are used to track or track the timing of symbols. Since segment signals constitute a sequence of four symbols with a known fixed value, to detect segment synchronization signals the sampling clock provided to the ADC 30 must already be in sync with the symbol timing of the received signal. This is not the case when a new signal is received. Thus, symbol timing must be captured by a different method that is used to follow symbol timing. That is, when a new channel is tuned, the symbol timing of the newly received signal must be detected and the sample synchronization provided to the ADC 30 must be properly in phase to capture the samples in the newly received signal. Two algorithms are known. which can detect the symbol phase in a symbol stream with respect to the sampling clock without requiring symbol synchronization. Mueller and Muller and Gardner algorithms can be used to perform the acquisition process of the present invention. Such algorithms are well known. The Mueller and Muller algorithm is described in IEEE Transactions on Communications, May 1976, pages 516 to 531, and is incorporated herein by reference. Gardner's algorithm is described in IEEE Transactions on Communications, May 1986, Vol. Com-34, No. 25, and is also incorporated herein by reference. Mueller and Muller's algorithm is based on a symbol sample but is directed toward decisions. Gardner's algorithm is not decision-driven but generally requires two samples per symbol, one of which coincides with the temporal location of the symbol. Each of Mueller and Muller and Gardner algorithms has several advantages and disadvantages, and none of them always work really better than the other. If only one algorithm is used, it will not necessarily operate in all cases where symbol timing recovery (STR) may potentially be achievable. The STR timing detector acquisition algorithm of circuit 60 is arranged such that the detector will switch "in motion" between the two symbol timing algorithms to maximize the probability of STR locking in a manner that will be described below. Further details later, As described above, the actual symbol frequency may vary, or be offset, from the specified nominal symbol frequency within an acceptable symbol frequency range. In addition, it is possible that the symbol frequency of a preceding signal is shifted toward one end of the band, while the symbol frequency of the newly received signal is shifted toward the other end of the range. As described above, in such a situation, it may take a long time to pick up the new symbol frequency or, in the worst case, the symbol clock recovery circuit 60 may not even pick up the symbol frequency of the new signal.

De acordo com os princípios da presente invenção, o desvio de freqüência de símbolos STR no circuito 60 é ajustado durante a fase de aquisição para diferentes valores escolhidos dentre a gama de desvios que o STR provavelmente atravessará. Em uma modalidade preferida da presente invenção, a gama de desvio STR é especificada como sendo de ± 1 kHz. Tal faixa é particionada em nove pontos que correspondem a desvios de 0, ± 200Hz, ± 400 Hz, ± 600 Hz e ± 800 Hz, em relação à freqüência de símbolos nominal. Além disso, de acordo com os princípios da presente invenção, para estabelecer rápida e confiavelmente a sincronia de temporização entre o clock de símbolos do receptor e o clock de símbolos de transmissor, a presente invenção utiliza os dois algoritmos de detecção de temporização acima descritos, A Figura 2 é um fluxograma ilustrando o método de aquisição de acordo com os princípios da presente invenção, 0 algoritmo de pesquisa ilustrado na Figura 2 se inicia no bloco 602. No bloco 604, é selecionado um dos algoritmos de detecção de temporização acima descritos. No bloco 606, para o algoritmo de temporização selecionado, é usado um dos nove desvios pré-calculados acima descritos para gerar um sinal de clock de amostragem para o ADC 30. No bloco 608, iniciando-se em tal desvio pré-calculado, é efetuada uma tentativa para se travar no sinal recém recebido. No bloco 610, é efetuado uma conferência para determinar se a tentativa de tra-vamento foi bem sucedida. Caso positivo, o método de aquisição termina no bloco 612. Caso contrário, é efetuada uma conferência no bloco 614 para determinar se outros valores de desvio pré-calculados devem ainda ser testados. Caso positivo, então o próximo valor de desvio pré-calculado é selecionado no bloco 606 e outra tentativa de travamento é efetuada no bloco 608. Caso todos os valores de desvio pré-calculados tenham sido testados, então, no bloco 616, é efetuada uma conferência para determinar se ambos os algoritmos de temporização foram testados. Caso negativo, então o outro algoritmo de temporização é testado no bloco 604 e todos os valores de desvio pré-calculados são testados pata tal algoritmo de temporização. Caso ambos os algoritmos de temporização tenham sido testados para todos os valores de desvio pré-calculados e nenhum travamento tenha sido obtido, então é indicada uma falha no bloco 618. Alternativamente, o método de aquisição ilustrado na Figura 2 pode ser repetido indefinidamente .In accordance with the principles of the present invention, the frequency deviation of STR symbols in circuit 60 is adjusted during the acquisition phase to different values chosen from the range of deviations that the STR is likely to traverse. In a preferred embodiment of the present invention, the STR deviation range is specified to be within ± 1 kHz. This range is partitioned into nine points corresponding to deviations of 0, ± 200Hz, ± 400Hz, ± 600Hz, and ± 800Hz from the nominal symbol frequency. Furthermore, in accordance with the principles of the present invention, to quickly and reliably establish the timing synchronization between the receiver symbol clock and the transmitter symbol clock, the present invention utilizes the two timing detection algorithms described above, Figure 2 is a flowchart illustrating the acquisition method according to the principles of the present invention. The search algorithm illustrated in Figure 2 begins at block 602. At block 604, one of the timing detection algorithms described above is selected. At block 606, for the selected timing algorithm, one of the nine precalculated offsets described above is used to generate a sampling clock signal for ADC 30. At block 608, starting at such a precalculated offset, is An attempt was made to lock the newly received signal. At block 610, a conference is performed to determine if the lockout attempt was successful. If so, the acquisition method ends at block 612. If not, a check is made at block 614 to determine if other precalculated deviation values are yet to be tested. If so, then the next precalculated deviation value is selected at block 606 and another lockout attempt is made at block 608. If all precalculated deviation values have been tested, then at block 616 a conference to determine if both timing algorithms have been tested. If not, then the other timing algorithm is tested at block 604 and all precalculated deviation values are tested for such timing algorithm. If both timing algorithms have been tested for all precalculated deviation values and no lockout has been obtained, then a fault in block 618 is indicated. Alternatively, the acquisition method illustrated in Figure 2 may be repeated indefinitely.

Como foi acima descrito, o circuito de recuperação de sincronização de símbolos 60 pode ser implementado na forma de hardware dedicado, adaptado para implementar a função descrita na Figura 2. Alternativamente, o circuito de recuperação de clock de símbolos 60 pode incluir um processador de sinais digitais programável ou microprocessador operando sob controle de um programa que condiciona o processador a efetuar o método ilustrado na Figura 2. Além disso, o circuito de recuperação de temporização de símbolos 60 pode incluir uma combinação de um processador programável e hardware dedicado para efetuar a função selecionada sob o controle do DSP, tudo de uma maneira conhecida.As described above, symbol synchronization recovery circuit 60 may be implemented in the form of dedicated hardware adapted to implement the function described in Figure 2. Alternatively, symbol clock recovery circuit 60 may include a signal processor digital programmable or microprocessor operating under the control of a program that conditions the processor to perform the method illustrated in Figure 2. In addition, the symbol timing recovery circuit 60 may include a combination of a programmable processor and dedicated hardware to perform the function. selected under DSP control, all in a known way.

Sob condições típicas, o desvio de freqüência entre a freqüência de símbolos nominal e a freqüência de símbolos real de um sinal recebido fica próximo a zero ou, dito de outra forma, próximo ao centro da faixa de freqüências de símbolos dentro da qual o circuito para recuperação de clock de símbolos 60 pode obter o travamento. No entanto, ocasionalmente, a freqüência de símbolos real de um sinal recebido tende ao extremo da faixa de travamento especificada devido a erros de clock de referência do transmissor e/ou receptor. Dessa forma, o método de aquisição se inicia no bloco 606 pela seleção de um desvio no centro ou de zero kHz no exemplo acima descrito e se move gradualmente para fora, isto é, ± 200 Hz, a seguir ± 400 Hz, a seguir ± 600 Hz e seguir ± 800 Hz, em direção à extremidade da faixa de travamento. Tal disposição do algoritmo permite uma aquisição STR mais confiável e rápida dentro de uma gama mais ampla de freqüências de desvio STR e na presença de condições de fantasma moderadas a fortes. N© circuito de recuperação de elock de símbolos e sincronização de segmentos 60, como foi acima mencionado, os desvios de freqüência da portadora foram pré-calculados de modo a cobrir toda a faixa antecipada em que o STR provavelmente atravessará. Isto irá garantir uma aquisição mais confiável. Uma vez que o STR no circuito 60 possui menor distância para atravessar quando se começa com um valor de desvio pesquisado, é necessário menos tempo para que se consiga a aquisição, o que propicia confiabilidade adicional de aquisição.Under typical conditions, the frequency drift between the nominal symbol frequency and the actual symbol frequency of a received signal is close to zero or, otherwise, near the center of the symbol frequency range within which the circuit stops. 60 symbol clock recovery can get the crash. However, occasionally the actual symbol frequency of a received signal tends to the extreme of the specified locking range due to transmitter and / or receiver reference clock errors. Thus, the acquisition method starts at block 606 by selecting a center deviation or zero kHz in the above example and gradually moves outwards, ie ± 200 Hz, then ± 400 Hz, then ± 600 Hz and follow ± 800 Hz towards the end of the locking range. Such an arrangement of the algorithm allows for more reliable and faster STR acquisition within a wider range of STR offset frequencies and in the presence of moderate to strong phantom conditions. In the symbol elock retrieval and segment synchronization circuitry 60, as mentioned above, carrier frequency offsets have been pre-calculated to cover the entire anticipated range in which the STR is likely to cross. This will ensure a more reliable purchase. Since the STR in circuit 60 has less distance to traverse when starting with a surveyed deviation value, less time is required to achieve acquisition, which provides additional acquisition reliability.

De acordo com os princípios da presente invenção, a utilização do algoritmo de Mueller e Muller em combinação com o algoritmo de Gardner, bem como a disposição acima descrita para calcular um número pré-selecionado de valores de desvio para uma faixa desejada de aquisição de símbolos assegura o "travamento" rápido e acurado do clock do receptor com o clock do transmissor. É obtida uma aquisição mais confiável, uma vez que, tal como foi acima mencionado, o integrador STR tem menor distância a percorrer quando começa com um valor de desvio pesquisado.In accordance with the principles of the present invention, the use of the Mueller and Muller algorithm in combination with the Gardner algorithm as well as the arrangement described above to calculate a preselected number of offset values for a desired range of symbol acquisition. ensures fast and accurate locking of the receiver clock with the transmitter clock. A more reliable acquisition is obtained since, as mentioned above, the STR integrator has the shortest distance to travel when starting with a searched deviation value.

Apesar de a presente invenção ter sido descrita com referência a um método especifico e um exemplo ilustrativo particular, fica evidente que os princípios da presente Invenção podem ser incorporados em outros métodos e disposições sem constituir um afastamento do escopo da presente invenção tal como é definido pelas reivindicações que se seguem. Como exemplo, os algoritmos de temporização de Gardner e/ou de Mueller e Muller podem ser modificados para uma aquisição mais acurada do sinal VSB particular especificado para o sistema de transmissão de HDTV. Alternativamente, outros algoritmos de temporização de símbolos além daqueles acima descritos, podem ser incluídos pela inclusão dos mesmos no método ilustrado na Figura 2. Além disso, a faixa de freqüências de símbolos pode ser mais ampla que o 1 kHz na modalidade ilustrada, tal faixa podendo ser dividida em mais que os nove pontos na modalidade ilustrada. Ademais, os técnicos na área notarão que o método de modulação não é essencial para a presente invenção. Isto é, a presente invenção pode também ser usada com outros esquemas de modulação digitais, tais como a modulação pela amplitude da quadratura (QAM) e a modulação por deslocamento por chaveamento de fase em quadratura (QPSK).Although the present invention has been described with reference to a specific method and a particular illustrative example, it is apparent that the principles of the present invention may be incorporated into other methods and arrangements without departing from the scope of the present invention as defined by the present invention. following claims. As an example, Gardner and / or Mueller and Muller timing algorithms can be modified for more accurate acquisition of the particular VSB signal specified for the HDTV broadcast system. Alternatively, other symbol timing algorithms than those described above may be included by including them in the method illustrated in Figure 2. In addition, the symbol frequency range may be wider than 1 kHz in the illustrated embodiment, such range. can be divided into more than nine points in the illustrated mode. Furthermore, those skilled in the art will appreciate that the modulation method is not essential to the present invention. That is, the present invention may also be used with other digital modulation schemes, such as quadrature amplitude modulation (QAM) and quadrature phase shift shift modulation (QPSK).

REIVINDICAÇÕES

Claims

1. A method for synchronizing timing between a transmitter symbol clock and a local symbol clock at a receiver for receiving a transmitted signal in the form of a symbol sequence at a symbol frequency and subject to an offset of symbol frequency, comprising the steps of: calculating a preselected number of offset values for a desired symbol timing recovery range, the offset values being grouped substantially symmetrically around a central offset value; testing (610) each of the preselected offset values to verify that the symbol timing recovery lock can be obtained by starting from the central offset value and gradually moving away from the central offset value; and characterized in that it comprises the step of repeating (616) the test step for each of a plurality of symbol timing retrieval algorithms.

A method according to claim 1, characterized in that the received signal carries a high definition television (HDTV) signal transmitted as a modulated vestigial sideband (VSB) signal formatted as a data constellation. -dimensional symbols representing data from digital images.

Method according to claim 1, characterized in that the desired symbol timing recovery range is about 1 kHz.

Method according to claim 3, characterized in that the preselected number of deviation values is nine.

Method according to claim 4, characterized in that the nine deviation values from 0 Hz, plus or minus 200 Hz, plus or minus 400 Hz, plus or minus 600 Hz and plus or minus 800 Hz.

Method according to claim 1, characterized in that the plurality of symbol timing retrieval algorithms comprise the Mueller and Muller algorithm and the Gardner algorithm.

Processor (60) for establishing timing synchronization between a transmitter symbol clock and a local symbol clock at a signal receiving receiver comprising a symbol sequence at a symbol frequency and subject to an offset of symbol frequency, comprising: a device for calculating (60) a preselected number of offset values for a desired symbol timing recovery range, the offset values being grouped substantially symmetrically around a offset value central; a device for testing (60) each of the preselected offset values to verify that the symbol timing recovery lock can be obtained by starting with the center offset value and gradually moving away from the center offset value, FEATURED in that it further comprises a device for switching between algorithms as desired to maximize the possibility of STR locking the switching device comprises devices for selecting one from a plurality of detection algorithms before testing each of said pre-shift values. selected.

Processor according to claim 7, characterized in that the received signal comprises a high definition television (HDTV) signal transmitted in the form of a one-dimensional constellation of symbol data representing digital image data.

Processor according to claim 7, characterized in that the desired symbol timing recovery range is about 1 kHz.

Processor according to claim 9, characterized in that the preselected number of offset values is nine.

Processor according to Claim 10, characterized in that the nine deviation values are 0 Hz, plus or minus 200 Hz, plus or minus 400 Hz, plus or minus 600 Hz and plus or minus 800 Hz.

A processor according to claim 11, further comprising: an apparatus for using a plurality of symbol timing retrieval algorithms for testing.

Processor according to claim 12, characterized in that the plurality of timing detection algorithms comprise the Mueller and Muller algorithm and the Gardner algorithm.