BR112020000012B1

BR112020000012B1 - COMPOUND SEMICONDUCTOR FIELD EFFECT TRANSISTOR

Info

Publication number: BR112020000012B1
Application number: BR112020000012-4A
Authority: BR
Inventors: Bin Yang; Xia Li; Gengming Tao; Periannan Chidambaram
Original assignee: Qualcomm Incorporated
Priority date: 2017-07-10
Filing date: 2018-05-23
Publication date: 2024-04-16

Abstract

Um transistor de efeito de campo semicondutor composto incluindo uma camada de canal (524), uma camada de barreira epitaxial de múltiplas camadas (636, 534b, 638, 534c, 640, 534d) na camada de canal. A camada de canal sendo disposta em uma camada de buffer dopada (622), que é disposta em uma camada de buffer não dopada (522). O transistor de efeito de campo semicondutor composto inclui ainda uma porta (1454c) em uma primeira camada (636) da camada de barreira epitaxial de múltiplas camadas e através de um espaço entre as porções de uma segunda camada da camada de barreira epitaxial de múltiplas camadas. O transistor de efeito de campo semicondutor composto pode ainda incluir um contato corporal (1454) eletricamente acoplado à camada de buffer dopada (622).A compound semiconductor field effect transistor including a channel layer (524), a multilayer epitaxial barrier layer (636, 534b, 638, 534c, 640, 534d) in the channel layer. The channel layer being disposed on a doped buffer layer (622), which is disposed on an undoped buffer layer (522). The compound semiconductor field effect transistor further includes a gate (1454c) in a first layer (636) of the multilayer epitaxial barrier layer and through a space between portions of a second layer of the multilayer epitaxial barrier layer . The compound semiconductor field effect transistor may further include a body contact (1454) electrically coupled to the doped buffer layer (622).

Description

FUNDAMENTALS Field

[0001] A presente divulgação refere-se geralmente a sistemas de comunicação sem fio e, mais especificamente, a dispositivos de transistor de efeito de campo (FET) de semicondutor composto de alta potência (por exemplo, III-V) com dreno de baixa dopagem (LDD).[0001] The present disclosure relates generally to wireless communication systems, and more specifically to high-power (e.g., III-V) compound semiconductor field-effect transistor (FET) devices with low drain. doping (LDD).

Fundamentals

[0002] Um dispositivo sem fio (por exemplo, um telefone celular ou um smartphone) ou uma estação base em um sistema de comunicação sem fio pode incluir um transceptor de radiofrequência (RF) para transmitir e receber dados para comunicação bidirecional. Um transceptor de RF móvel pode incluir uma seção de transmissão para transmissão de dados e uma seção de recebimento para recepção de dados. Para transmissão de dados, a seção de transmissão pode modular um sinal de portadora de RF com dados para obter um sinal de RF modulado, amplificar o sinal de RF modulado para obter um sinal de RF amplificado com o nível de potência de saída adequado e transmitir o sinal de RF amplificado através de uma antena para estação base ou ao dispositivo sem fio. Para recepção de dados, a seção de recebimento pode obter um sinal de RF recebido através da antena e pode amplificar e processar o sinal de RF recebido para recuperar dados enviados pela estação base ou pelo dispositivo sem fio.[0002] A wireless device (e.g., a cell phone or a smartphone) or a base station in a wireless communication system may include a radio frequency (RF) transceiver for transmitting and receiving data for two-way communication. A mobile RF transceiver may include a transmit section for transmitting data and a receive section for receiving data. For data transmission, the transmission section can modulate an RF carrier signal with data to obtain a modulated RF signal, amplify the modulated RF signal to obtain an amplified RF signal with the appropriate output power level, and transmit the RF signal amplified through an antenna to the base station or wireless device. For receiving data, the receiving section may obtain an RF signal received through the antenna and may amplify and process the received RF signal to retrieve data sent by the base station or the wireless device.

[0003] A seção de transmissão do transceptor de RF móvel pode amplificar e transmitir um sinal de comunicação. A seção de transmissão pode incluir um ou mais circuitos para amplificar e transmitir o sinal de comunicação. Os circuitos do amplificador podem incluir um ou mais estágios do amplificador que podem ter um ou mais estágios do driver e um ou mais estágios do amplificador de potência. Cada um dos estágios do amplificador inclui um ou mais transistores configurados de várias maneiras para amplificar o sinal de comunicação. Os transistores configurados para amplificar o sinal de comunicação são geralmente selecionados para operar em tensões de ruptura substancialmente mais altas para suportar a comunicação da estação base.[0003] The transmission section of the mobile RF transceiver can amplify and transmit a communication signal. The transmission section may include one or more circuits for amplifying and transmitting the communication signal. The amplifier circuits may include one or more amplifier stages which may have one or more driver stages and one or more power amplifier stages. Each of the amplifier stages includes one or more transistors configured in various ways to amplify the communication signal. Transistors configured to amplify the communication signal are generally selected to operate at substantially higher breakdown voltages to support base station communication.

[0004] Os materiais semicondutores compostos (por exemplo, coluna III e coluna V (III-V) ou coluna II e coluna IV (II-VI, como GaAs e InP)) têm maior gap de banda e maior mobilidade e, portanto, devem ter maior ruptura e maior eficiência de potência adicionada (PAE), o que é desejável para amplificadores de potência. No entanto, devido a danos ao implante em um substrato do semicondutor composto (por exemplo, substrato III-V) que causa defeitos de formação, tensões de ruptura mais altas nos transistores do material semicondutor composto (por exemplo, transistores de efeito de campo III-V (FETs) não foi alcançado ainda, o que dificulta o atendimento às especificações de potência para comunicação.[0004] Composite semiconductor materials (e.g., column III and column V (III-V) or column II and column IV (II-VI, such as GaAs and InP)) have larger band gap and greater mobility and therefore they must have higher breakdown and higher power added efficiency (PAE), which is desirable for power amplifiers. However, due to implant damage on a compound semiconductor substrate (e.g., III-V substrate) that causes formation defects, higher breakdown voltages in transistors of the compound semiconductor material (e.g., III-V field effect transistors) -V (FETs) has not been achieved yet, which makes it difficult to meet power specifications for communication.

SUMMARY

[0005] Um transistor de efeito de campo de semicondutor composto pode incluir uma camada de canal. O transistor de efeito de campo de semicondutor composto também pode incluir uma camada de barreira epitaxial multicamada na camada de canal. A camada de canal pode estar em uma camada de buffer dopada ou em uma primeira camada de buffer não dopada. O transistor semicondutor composto pode ainda incluir uma porta. A porta pode estar em um primeiro nível da camada de barreira epitaxial multicamada e através de um espaço entre as porções de um segundo nível da camada de barreira epitaxial multicamada.[0005] A compound semiconductor field effect transistor may include a channel layer. The compound semiconductor field effect transistor may also include a multilayer epitaxial barrier layer in the channel layer. The channel layer may be in a doped buffer layer or in an undoped first buffer layer. The compound semiconductor transistor may further include a gate. The gate may be in a first level of the multilayer epitaxial barrier layer and through a space between portions of a second level of the multilayer epitaxial barrier layer.

[0006] Um método de produção de um transistor de efeito de campo (FET) de semicondutor composto pode incluir o crescimento epitaxial de uma camada de buffer dopada ou de uma primeira camada de buffer não dopada. O método pode incluir a formação de uma camada de barreira epitaxial multicamada em uma camada de canal. A camada de canal pode estar na camada de buffer dopada ou na primeira camada de buffer não dopada. O método também pode incluir a decapagem da camada de barreira epitaxial multicamada para expor um primeiro nível da camada de barreira epitaxial multicamada. O método pode ainda incluir formar uma porta no primeiro nível da camada de barreira epitaxial multicamada e através de um espaço entre as porções de um segundo nível da camada de barreira epitaxial multicamada.[0006] A method of producing a compound semiconductor field effect transistor (FET) may include epitaxial growth of a doped buffer layer or a first undoped buffer layer. The method may include forming a multilayer epitaxial barrier layer on a channel layer. The channel layer can be in the doped buffer layer or in the first undoped buffer layer. The method may also include stripping the multilayer epitaxial barrier layer to expose a first level of the multilayer epitaxial barrier layer. The method may further include forming a gate in the first level of the multilayer epitaxial barrier layer and through a space between portions of a second level of the multilayer epitaxial barrier layer.

[0007] Um módulo de extremidade frontal de radiofrequência (RF) pode incluir um chip. O chip pode incluir um transistor de efeito de campo de semicondutor composto, compreendendo uma camada de canal e uma camada de barreira epitaxial multicamada na camada de canal. A camada de canal pode estar em uma camada de buffer dopada ou em uma primeira camada de buffer não dopada. O chip também pode incluir uma porta em um primeiro nível da camada de barreira epitaxial multicamada e através de um espaço entre porções de um segundo nível da camada de barreira epitaxial multicamada. O módulo de extremidade frontal de RF também pode incluir uma antena acoplada a uma saída do chip.[0007] A radio frequency (RF) front end module may include a chip. The chip may include a compound semiconductor field effect transistor, comprising a channel layer and a multilayer epitaxial barrier layer in the channel layer. The channel layer may be in a doped buffer layer or in an undoped first buffer layer. The chip may also include a gate in a first level of the multilayer epitaxial barrier layer and through a space between portions of a second level of the multilayer epitaxial barrier layer. The RF front end module may also include an antenna coupled to an output on the chip.

[0008] Isso delineou, de maneira geral, os recursos e vantagens técnicas da presente divulgação, a fim de que a descrição detalhada a seguir possa ser melhor compreendida. Recursos e vantagens adicionais da divulgação serão descritos abaixo. Deve ser apreciado pelos especialistas na técnica que esta divulgação pode ser facilmente utilizada como base para modificar ou projetar outras estruturas para realizar os mesmos objetivos da presente divulgação. Também deve ser percebido por aqueles especialistas na técnica que tais construções equivalentes não se afastam dos ensinamentos da divulgação, conforme estabelecido nas reivindicações anexas. Os novos recursos, que se acredita serem característicos da divulgação, tanto quanto à sua organização e método de operação, juntamente com outros objetos e vantagens, serão melhor compreendidos a partir da descrição a seguir, quando considerados em conexão com as figuras anexas. Deve ser expressamente entendido, no entanto, que cada uma das figuras é fornecida apenas para fins de ilustração e descrição e não se destina a ser uma definição dos limites da presente divulgação.[0008] This has generally outlined the technical features and advantages of the present disclosure, so that the following detailed description can be better understood. Additional features and benefits of disclosure will be described below. It should be appreciated by those skilled in the art that this disclosure can readily be used as a basis for modifying or designing other structures to accomplish the same objectives as the present disclosure. It should also be appreciated by those skilled in the art that such equivalent constructions do not depart from the teachings of the disclosure as set forth in the appended claims. The new features, which are believed to be characteristic of the disclosure, both as to their organization and method of operation, together with other objects and advantages, will be better understood from the following description, when considered in connection with the accompanying figures. It should be expressly understood, however, that each of the figures is provided for illustration and description purposes only and is not intended to be a definition of the limits of the present disclosure.

BRIEF DESCRIPTION OF THE DRAWINGS

[0009] A FIGURA 1 mostra um dispositivo sem fio que se comunica com um sistema sem fio, de acordo com um aspecto da presente divulgação.[0009] FIGURE 1 shows a wireless device that communicates with a wireless system, in accordance with an aspect of the present disclosure.

[0010] A FIGURA 2 mostra um diagrama de blocos do dispositivo sem fio na FIGURA 1, de acordo com um aspecto da presente divulgação.[0010] FIGURE 2 shows a block diagram of the wireless device in FIGURE 1, in accordance with an aspect of the present disclosure.

[0011] A FIGURA 3 é um exemplo de uma visão em seção transversal de um semicondutor de óxido de metal lateralmente difuso.[0011] FIGURE 3 is an example of a cross-sectional view of a laterally diffuse metal oxide semiconductor.

[0012] A FIGURA 4 mostra uma visão em seção transversal de um dispositivo de material semicondutor composto exemplar.[0012] FIGURE 4 shows a cross-sectional view of an exemplary compound semiconductor material device.

[0013] A FIGURA 5 ilustra uma porção de um transistor de efeito de campo de semicondutor composto com uma camada de barreira epitaxial de camada única.[0013] FIGURE 5 illustrates a portion of a compound semiconductor field effect transistor with a single-layer epitaxial barrier layer.

[0014] As FIGURAS 6A, 6B, 7, 8, 9, 10, 11, 12, 13 e 14 ilustram a formação de um transistor de efeito de campo de semicondutor composto de acordo com aspectos da presente divulgação.[0014] FIGURES 6A, 6B, 7, 8, 9, 10, 11, 12, 13 and 14 illustrate the formation of a compound semiconductor field effect transistor in accordance with aspects of the present disclosure.

[0015] A FIGURA 15 é um diagrama de fluxo que ilustra um método de fabricação de um transistor de efeito de campo de semicondutor composto, de acordo com aspectos da presente divulgação.[0015] FIGURE 15 is a flow diagram illustrating a method of manufacturing a compound semiconductor field effect transistor, in accordance with aspects of the present disclosure.

[0016] A FIGURA 16 é um diagrama de blocos que mostra um sistema de comunicação sem fio exemplar no qual um aspecto da divulgação pode ser vantajosamente empregado.[0016] FIGURE 16 is a block diagram showing an exemplary wireless communication system in which one aspect of the disclosure can be advantageously employed.

DETAILED DESCRIPTION

[0017] A descrição detalhada estabelecida abaixo, em conexão com os desenhos anexos, pretende ser uma descrição de várias configurações e não representa as únicas configurações nas quais os conceitos aqui descritos podem ser praticados. A descrição detalhada inclui detalhes específicos com o objetivo de fornecer uma compreensão completa dos vários conceitos. Será evidente, no entanto, para aqueles especialistas na técnica que esses conceitos podem ser praticados sem esses detalhes específicos. Em alguns casos, estruturas e componentes conhecidos são mostrados no formato de diagrama de blocos para evitar obscurecer esses conceitos.[0017] The detailed description set forth below, in connection with the attached drawings, is intended to be a description of various configurations and does not represent the only configurations in which the concepts described herein can be practiced. The detailed description includes specific details intended to provide a complete understanding of the various concepts. It will be apparent, however, to those skilled in the art that these concepts can be practiced without these specific details. In some cases, known structures and components are shown in block diagram format to avoid obscuring these concepts.

[0018] Conforme descrito neste documento, o uso do termo "e/ou" pretende representar um "OR inclusivo" e o uso do termo "ou" representa um "OR exclusivo". Como aqui descrito, o termo "exemplar" usado ao longo desta descrição significa "servir como exemplo, instância ou ilustração" e não deve necessariamente ser interpretado como preferido ou vantajoso em relação a outras configurações exemplares. O termo "acoplado" usado ao longo desta descrição significa "conectado, direta ou indiretamente, através de conexões intermediárias (por exemplo, um comutador), elétrico, mecânico ou outro", e não está necessariamente limitado a conexões físicas. Além disso, as conexões podem ser tais que os objetos estejam permanentemente conectados ou conectados de maneira liberável. As conexões podem ser através de comutadores.[0018] As described in this document, the use of the term "and/or" is intended to represent an "inclusive OR" and the use of the term "or" represents an "exclusive OR". As described herein, the term "exemplary" used throughout this description means "to serve as an example, instance or illustration" and should not necessarily be interpreted as preferred or advantageous over other exemplary configurations. The term "coupled" used throughout this description means "connected, directly or indirectly, through intermediate connections (e.g., a switch), electrical, mechanical, or otherwise", and is not necessarily limited to physical connections. Furthermore, the connections may be such that the objects are permanently connected or connected in a releasable manner. Connections can be through switches.

[0019] Os materiais semicondutores compostos convencionais (por exemplo, transistores de efeito de campo III-V (FETs) ou transistores de efeito de campo II-VI (FETs)) não incluem um dreno de baixa dopagem (LDD) e, portanto, sofrem com menores tensões de ruptura mais baixas do seu potencial final. Por exemplo, esses materiais semicondutores compostos podem incluir, mas não estão limitados a, arseneto de gálio (GaAs), fosfeto de índio (InP), nitreto de gálio (GaN), estíbio de gálio (GaSb), fosfeto de gálio (GaP), arseneto de índio e gálio (InGaAs), arseneto de alumínio e gálio (AlGaAs), fosfeto de índio e gálio (InGaP), fosfeto de alumínio e gálio (AsGaP), estíbio de alumínio e gálio (AlGaSb), estíbio de índio e gálio (InGaSb), nitreto de índio e gálio (InGaN), nitreto de alumínio e gálio (AlGaN), fosfeto de arseneto de índio e gálio (InGaAsP), estíbio de arseneto de índio e gálio (InGaAsSb) ou arseneto de índio e gálio: nitreto (InGaAs:N). Estes são apenas exemplares e outros materiais são possíveis.[0019] Conventional compound semiconductor materials (e.g., III-V field effect transistors (FETs) or II-VI field effect transistors (FETs)) do not include a low doping drain (LDD) and therefore suffer from lower breakdown voltages lower than their final potential. For example, such compound semiconductor materials may include, but are not limited to, gallium arsenide (GaAs), indium phosphide (InP), gallium nitride (GaN), gallium stibium (GaSb), gallium phosphide (GaP) , indium gallium arsenide (InGaAs), aluminum gallium arsenide (AlGaAs), indium gallium phosphide (InGaP), aluminum gallium phosphide (AsGaP), aluminum gallium stibium (AlGaSb), indium stibium and gallium (InGaSb), indium gallium nitride (InGaN), aluminum gallium nitride (AlGaN), indium gallium arsenide phosphide (InGaAsP), indium gallium arsenide stibium (InGaAsSb) or indium gallium arsenide : nitride (InGaAs:N). These are examples only and other materials are possible.

[0020] Devido à falta de um dreno de baixa dopagem, os materiais semicondutores compostos (por exemplo, arseneto de gálio (GaAs) e FETs de fosfeto de índio (InP)) são limitados a aplicações de alta velocidade. Isso ocorre porque os dispositivos III-V têm melhor desempenho de frequência. No entanto, os dispositivos III-V não podem suportar altas tensões. Por exemplo, a tensão de ruptura dos dispositivos III-V pode ser tão baixa quanto 15V. Portanto, atualmente não há amplificadores de potência (PAs) para estações base com GaAs ou InP. Por outro lado, mesmo que o silício (Si) tenha um gap de banda menor, o semicondutor de óxido metálico difundido lateralmente (LDMOS) pode fornecer tensões de ruptura de 50V-100V ou superiores e é predominantemente usado em amplificadores de potência para estações base sem fio.[0020] Due to the lack of a low-doping drain, composite semiconductor materials (e.g., gallium arsenide (GaAs) and indium phosphide (InP) FETs) are limited to high-speed applications. This is because III-V devices have better frequency performance. However, III-V devices cannot withstand high voltages. For example, the breakdown voltage of III-V devices can be as low as 15V. Therefore, there are currently no power amplifiers (PAs) for base stations with GaAs or InP. On the other hand, even though silicon (Si) has a smaller band gap, laterally diffused metal oxide semiconductor (LDMOS) can provide breakdown voltages of 50V-100V or higher and is predominantly used in power amplifiers for base stations. wireless.

[0021] O LDMOS de silício convencional pode atingir altas tensões de ruptura, porque os drenos de baixa dopagem podem ser implantados no dreno de acordo com várias etapas de implantação. Várias etapas de implantação em dispositivos semicondutores compostos, como um dispositivo III-V, não são uma opção. Em vez disso, todas as camadas em um dispositivo III-V da fonte ao dreno são uniformes. Por exemplo, a barreira dopada, o canal, o buffer e o substrato são todos uniformes. Nenhum implante é permitido para transistores III-V de alta mobilidade devido a problemas de formação de defeitos ou degradação da mobilidade do canal. Isso ocorre porque o material do dispositivo III-V pode ser aumentado e decapado, mas não pode sofrer vários implantes para formar o LDD.[0021] Conventional silicon LDMOS can achieve high breakdown voltages, because low-doping drains can be implanted into the drain according to various implantation steps. Multiple deployment steps in compound semiconductor devices, such as a III-V device, are not an option. Instead, all layers in a III-V device from source to drain are uniform. For example, the doped barrier, channel, buffer and substrate are all uniform. No implantation is permitted for high-mobility III-V transistors due to issues of defect formation or degradation of channel mobility. This is because the III-V device material can be scaled up and etched, but cannot be implanted multiple times to form the LDD.

[0022] Em princípio, o GaAs e o InP têm maior gap de banda e maior mobilidade e, portanto, devem ter maior ruptura e eficiência de potência adicionada (PAE), o que é muito desejável para PAs. No entanto, devido ao dano do implante no substrato III-V que causa defeitos de formação, o LDD nos FETs III-V ainda não foi alcançado. Os dispositivos de transistor de alta mobilidade de elétrons (NEM) de nitreto de gálio (GaN) convencionais podem ser fabricados com alta ruptura e alta potência devido à ionização de impacto muito menor como resultado de um gap de banda intrinsecamente mais alto. No entanto, como o GaN HEMT convencional não possui LDD, a tensão de ruptura atualmente alcançada está muito abaixo do limite de potencial que um GaN HEMT poderia potencialmente atingir.[0022] In principle, GaAs and InP have a larger band gap and greater mobility and, therefore, should have higher breakdown and power added efficiency (PAE), which is very desirable for PAs. However, due to implant damage to the III-V substrate that causes formation defects, LDD in III-V FETs has not yet been achieved. Conventional gallium nitride (GaN) high electron mobility (NEM) transistor devices can be manufactured with high breakdown and high power due to much lower impact ionization as a result of an intrinsically higher band gap. However, as conventional GaN HEMT does not have LDD, the breakdown voltage currently achieved is far below the potential limit that a GaN HEMT could potentially achieve.

[0023] Portanto, existe um desejo por um dispositivo FET semicondutor composto de alta potência. Os aspectos da presente divulgação são direcionados a um dispositivo FET semicondutor composto de alta potência com uma nova estrutura LDD para GaAs, InP e GaN HEMT ou dispositivos de transistor de alta mobilidade de elétrons pseudomórficos (pHEMT). A estrutura LDD pode incluir um novo projeto de camada epitaxial, que é alcançado através de um novo processamento, para aumentar significativamente as tensões de ruptura em um FET semicondutor composto.[0023] Therefore, there is a desire for a high-power compound semiconductor FET device. Aspects of the present disclosure are directed to a high-power compound semiconductor FET device with a novel LDD structure for GaAs, InP, and GaN HEMT or pseudomorphic high electron mobility transistor (pHEMT) devices. The LDD structure can include a new epitaxial layer design, which is achieved through new processing, to significantly increase breakdown voltages in a compound semiconductor FET.

[0024] Em um aspecto da divulgação, um transistor de efeito de campo de semicondutor composto inclui uma camada de barreira epitaxial multicamada (por exemplo, camada de barreira epitaxial multicamada compostas) em uma camada de canal. O transistor semicondutor composto pode incluir um transistor de alta mobilidade de elétrons (HEMT) ou um transistor pseudomórfico de alta mobilidade de elétrons (pHEMT). A camada de barreira epitaxial multicamada composta pode incluir um primeiro nível e um segundo nível. Uma porta é fornecida no primeiro nível da camada de barreira epitaxial multicamada composta através de um espaço entre as porções do segundo nível da camada de barreira epitaxial multicamada. O transistor de efeito de campo de semicondutor composto inclui ainda um contato do corpo acoplado eletricamente à camada de buffer dopada. A camada de buffer dopada pode ser uma camada de buffer dopada do tipo p. Uma camada de parada de decapagem pode ser fornecida na camada de buffer dopada, onde a camada de parada de decapagem está entre a camada de buffer dopada e a camada de canal.[0024] In one aspect of the disclosure, a compound semiconductor field effect transistor includes a multilayer epitaxial barrier layer (e.g., composite multilayer epitaxial barrier layer) in a channel layer. The compound semiconductor transistor may include a high electron mobility transistor (HEMT) or a pseudomorphic high electron mobility transistor (pHEMT). The composite multilayer epitaxial barrier layer may include a first level and a second level. A port is provided in the first level of the composite multilayer epitaxial barrier layer through a space between portions of the second level of the multilayer epitaxial barrier layer. The compound semiconductor field effect transistor further includes a body contact electrically coupled to the doped buffer layer. The doped buffer layer may be a p-type doped buffer layer. A stripping stop layer may be provided in the doped buffer layer, where the stripping stop layer is between the doped buffer layer and the channel layer.

[0025] Em um aspecto da divulgação, uma espessura da camada de barreira epitaxial multicamada composta aumenta em etapas à medida que a distância da porta aumenta. Por exemplo, a camada de barreira epitaxial multicamada pode incluir um terceiro nível com uma distância aumentada da porta, que resulta em uma espessura aumentada da camada de barreira epitaxial multicamada composta em relação ao terceiro nível. Uma camada de parada de decapagem pode ser fornecida entre cada um dos níveis. Em alguns aspectos, uma distância entre a porta e uma região fonte do transistor de efeito de campo de semicondutor composto é menor que uma distância entre a porta e uma região dreno.[0025] In one aspect of the disclosure, a thickness of the composite multilayer epitaxial barrier layer increases in steps as the distance from the gate increases. For example, the multilayer epitaxial barrier layer may include a third level with an increased distance from the gate, which results in an increased thickness of the composite multilayer epitaxial barrier layer relative to the third level. A pickling stop layer may be provided between each of the levels. In some aspects, a distance between the gate and a source region of the compound semiconductor field effect transistor is less than a distance between the gate and a drain region.

[0026] As vantagens incluem uma melhoria nas tensões de ruptura do FET de semicondutores compostos em um múltiplo de 2x-10x. A estrutura LDD também pode ser fabricada em um FET semicondutor composto sem qualquer preocupação com danos ao implante. O processo utiliza a tecnologia de processo convencional de semicondutores compostos, para que nenhum equipamento adicional ou ferramentas especiais sejam usadas. A implementação é de baixo custo e aplicável a uma ampla variedade de produtos de telecomunicações.[0026] Advantages include an improvement in compound semiconductor FET breakdown voltages by a multiple of 2x-10x. The LDD structure can also be fabricated into a compound semiconductor FET without any concerns about damage to the implant. The process uses conventional compound semiconductor process technology, so no additional equipment or special tools are used. Implementation is low cost and applicable to a wide variety of telecommunications products.

[0027] A FIGURA 1 mostra um dispositivo sem fio 110 se comunicando com um sistema de comunicação sem fio 120. O sistema de comunicação sem fio 120 pode ser um sistema 5G, sistema de Evolução a longo prazo (LTE), um sistema de Acesso Múltiplo por Divisão de Código (CDMA), um sistema Global para comunicações móveis (GSM), um sistema de rede local sem fio (WLAN), ou algum outro sistema sem fio. Um sistema CDMA pode implementar CDMA de banda larga (WCDMA), CDMA síncrono por divisão de tempo (TD-SCDMA), CDMA2000 ou alguma outra versão do CDMA. Por simplicidade, a FIGURA 1 mostra o sistema de comunicação sem fio 120 incluindo duas estações base 130 e 132 e um controlador de sistema 140. Em geral, um sistema sem fio pode incluir qualquer número de estações base e qualquer número de entidades de rede.[0027] FIGURE 1 shows a wireless device 110 communicating with a wireless communication system 120. The wireless communication system 120 may be a 5G system, Long Term Evolution (LTE) system, an Access system Code Division Multiple (CDMA), a Global System for Mobile Communications (GSM), a wireless local area network (WLAN) system, or some other wireless system. A CDMA system may implement wideband CDMA (WCDMA), time-division synchronous CDMA (TD-SCDMA), CDMA2000, or some other version of CDMA. For simplicity, FIGURE 1 shows wireless communication system 120 including two base stations 130 and 132 and a system controller 140. In general, a wireless system may include any number of base stations and any number of network entities.

[0028] Um dispositivo sem fio 110 também pode ser referido como um equipamento de usuário (UE), uma estação móvel, um terminal, um terminal de acesso, uma unidade de assinante, uma estação, etc. O dispositivo sem fio 110 pode ser um telefone celular, um smartphone, um tablet, um modem sem fio, um assistente digital pessoal (PDA), um dispositivo portátil, um computador laptop, um Smartbook, um netbook, um telefone sem fio, um loop local sem fio (WLL), um dispositivo Bluetooth etc. O dispositivo sem fio 110 pode ser capaz de se comunicar com o sistema de comunicação sem fio 120. O dispositivo sem fio 110 também pode ser capaz de receber sinais de estações de broadcast (por exemplo, uma estação de broadcast 134), sinais de satélites (por exemplo, um satélite 150) em um ou mais sistemas globais de navegação por satélite (GNSS), etc. O dispositivo sem fio 110 pode suportar uma ou mais tecnologias de rádio para comunicação sem fio, como LTE, CDMA2000, WCDMA, TD-SCDMA, GSM, 802.11, etc.[0028] A wireless device 110 may also be referred to as a user equipment (UE), a mobile station, a terminal, an access terminal, a subscriber unit, a station, etc. The wireless device 110 may be a cell phone, a smartphone, a tablet, a wireless modem, a personal digital assistant (PDA), a handheld device, a laptop computer, a Smartbook, a netbook, a cordless telephone, a wireless local loop (WLL), a Bluetooth device, etc. The wireless device 110 may be capable of communicating with the wireless communication system 120. The wireless device 110 may also be capable of receiving signals from broadcast stations (e.g., a broadcast station 134), signals from satellites (e.g., a satellite 150) in one or more global navigation satellite systems (GNSS), etc. The wireless device 110 may support one or more radio technologies for wireless communication, such as LTE, CDMA2000, WCDMA, TD-SCDMA, GSM, 802.11, etc.

[0029] O dispositivo sem fio 110 pode suportar agregação de portadora, que opera em várias portadoras. A agregação de portadora também pode ser referida como operação de várias portadoras. De acordo com um aspecto da presente divulgação, o dispositivo sem fio 110 pode ser capaz de operar em banda baixa de 698 a 960 megahertz (MHz), banda média de 1475 a 2170 MHz e/ou banda alta de 2300 a 2690, banda ultra alta de 3400 a 3800 MHz e LTE (evolução a longo prazo) em bandas não licenciadas LTE (LTE-U/LAA) de 5150 MHz a 5950 MHz. Banda baixa, banda média, banda alta, banda ultra alta e LTE-U referem-se a cinco grupos de bandas (ou grupos de bandas), com cada grupo de bandas incluindo várias bandas de frequência (ou simplesmente "bandas"). Por exemplo, em alguns sistemas, cada banda pode cobrir até 200 MHz e pode incluir uma ou mais portadoras. Por exemplo, cada portadora pode cobrir até 40 MHz em LTE. Obviamente, a faixa para cada uma das bandas é meramente exemplar e não limitativa, e outras faixas de frequência podem ser usadas. O LTE Versão 11 suporta 35 bandas, conhecidas como bandas LTE/UMTS e listadas no 3GPP TS 36.101. O dispositivo sem fio 110 pode ser configurado com até 5 portadoras em uma ou duas bandas no LTE Release 11.[0029] The wireless device 110 may support carrier aggregation, which operates on multiple carriers. Carrier aggregation can also be referred to as multi-carrier operation. According to one aspect of the present disclosure, the wireless device 110 may be capable of operating in low band 698 to 960 megahertz (MHz), mid band 1475 to 2170 MHz, and/or high band 2300 to 2690, ultraband. high band from 3400 to 3800 MHz and LTE (long term evolution) in unlicensed LTE bands (LTE-U/LAA) from 5150 MHz to 5950 MHz. Low band, mid band, high band, ultra high band and LTE-U refer consists of five band groups (or band groups), with each band group including several frequency bands (or simply "bands"). For example, in some systems, each band may cover up to 200 MHz and may include one or more carriers. For example, each carrier can cover up to 40 MHz in LTE. Obviously, the range for each of the bands is merely exemplary and not limiting, and other frequency ranges may be used. LTE Version 11 supports 35 bands, known as LTE/UMTS bands and listed in 3GPP TS 36.101. The wireless device 110 can be configured with up to 5 carriers in one or two bands in LTE Release 11.

[0030] A FIGURA 2 mostra um diagrama de blocos de um projeto exemplar de um dispositivo sem fio 200, como a estação base 130 mostrada na FIGURA 1. A FIGURA 2 mostra um exemplo de um transceptor 220, que pode ser um transceptor sem fio (WTR). Em geral, o condicionamento dos sinais em um transmissor 230 e um receptor 250 pode ser realizado por um ou mais estágios do(s) amplificador(es), filtro(s), conversores ascendentes, conversores descendentes e similares. Esses blocos de circuitos podem ser dispostos de maneira diferente da configuração mostrada na FIGURA 2. Além disso, outros blocos de circuitos não mostrados na FIGURA 2 também podem ser utilizados para condicionar os sinais no transmissor 230 e no receptor 250. Salvo indicação em contrário, qualquer sinal na FIGURA 2, ou qualquer outra figura nos desenhos, pode ser de extremidade única ou diferencial. Alguns blocos de circuito na FIGURA 2 também podem ser omitidos.[0030] FIGURE 2 shows a block diagram of an exemplary design of a wireless device 200, such as the base station 130 shown in FIGURE 1. FIGURE 2 shows an example of a transceiver 220, which may be a wireless transceiver (WTR). In general, conditioning of signals in a transmitter 230 and a receiver 250 may be performed by one or more stages of amplifier(s), filter(s), upconverters, downconverters, and the like. These circuit blocks may be arranged differently from the configuration shown in FIGURE 2. In addition, other circuit blocks not shown in FIGURE 2 may also be used to condition the signals in transmitter 230 and receiver 250. Unless otherwise indicated, Any signal in FIGURE 2, or any other figure in the drawings, may be single-ended or differential. Some circuit blocks in FIGURE 2 can also be omitted.

[0031] No exemplo mostrado na FIGURA 2, o dispositivo sem fio 200 geralmente inclui o transceptor 220 e um processador de dados 210. O processador de dados 210 pode incluir uma memória (não mostrada) para armazenar dados e códigos de programa e geralmente pode incluir elementos de processamento analógico e digital. O transceptor 220 pode incluir o transmissor 230 e o receptor 250 que suportam a comunicação bidirecional. Em geral, o dispositivo sem fio 200 pode incluir qualquer número de transmissores e/ou receptores para qualquer número de sistemas de comunicação e bandas de frequência. Todo ou uma porção do transceptor 220 pode ser implementada em um ou mais circuitos integrados (ICs) analógicos, circuitos integrados de radiofrequência (RF) (RFICs), ICs de sinal misto e similares.[0031] In the example shown in FIGURE 2, the wireless device 200 generally includes the transceiver 220 and a data processor 210. The data processor 210 may include a memory (not shown) for storing data and program codes and generally may include analog and digital processing elements. Transceiver 220 may include transmitter 230 and receiver 250 that support bidirectional communication. In general, wireless device 200 may include any number of transmitters and/or receivers for any number of communication systems and frequency bands. All or a portion of the transceiver 220 may be implemented in one or more analog integrated circuits (ICs), radio frequency (RF) integrated circuits (RFICs), mixed signal ICs, and the like.

[0032] Um transmissor ou um receptor pode ser implementado com uma arquitetura super-heteródina ou uma arquitetura de conversão direta. Na arquitetura super- heteródina, um sinal é convertido em frequência entre a radiofrequência e a banda base em vários estágios, por exemplo, da radiofrequência para uma frequência intermediária (IF) em um estágio e, em seguida, da frequência intermediária para a banda base em outro estágio para o receptor. Na arquitetura de conversão direta, um sinal é convertido em frequência entre radiofrequência e banda base em um estágio. As arquiteturas super-heteródina e de conversão direta podem usar diferentes blocos de circuito e/ou ter requisitos diferentes. No exemplo mostrado na FIGURA 2, o transmissor 230 e o receptor 250 são implementados com a arquitetura de conversão direta.[0032] A transmitter or receiver can be implemented with a superheterodyne architecture or a direct conversion architecture. In superheterodyne architecture, a signal is frequency converted between the radio frequency and the baseband in several stages, for example, from the radio frequency to an intermediate frequency (IF) in one stage and then from the intermediate frequency to the baseband in another stage to the receiver. In direct conversion architecture, a signal is frequency converted between radio frequency and baseband in one stage. Superheterodyne and direct conversion architectures may use different circuit blocks and/or have different requirements. In the example shown in FIGURE 2, transmitter 230 and receiver 250 are implemented with the direct conversion architecture.

[0033] Em um percurso de transmissão, o processador de dados 210 processa os dados a serem transmitidos. O processador de dados 210 também fornece sinais de saída analógica em fase (I) e em quadratura (Q) para o transmissor 230 no percurso de transmissão. Em um aspecto exemplar, o processador de dados 210 inclui conversores digital/analógico (DACs) 214a e 214b para converter sinais digitais gerados pelo processador de dados 210 nos sinais de saída analógica em fase (I) e em quadratura (Q) (por exemplo, correntes de saída I e Q) para processamento adicional.[0033] In a transmission path, the data processor 210 processes the data to be transmitted. The data processor 210 also provides in-phase (I) and quadrature (Q) analog output signals to the transmitter 230 in the transmission path. In an exemplary aspect, data processor 210 includes digital-to-analog converters (DACs) 214a and 214b for converting digital signals generated by data processor 210 into in-phase (I) and quadrature (Q) analog output signals (e.g. , output currents I and Q) for further processing.

[0034] Dentro do transmissor 230, os filtros passam baixo 232a e 232b filtram os sinais de transmissão analógica em fase (I) e quadratura (Q), respectivamente, para remover imagens indesejadas causadas pela conversão digital para analógica anterior. Os amplificadores (Amp) 234a e 234b amplificam os sinais dos filtros passa baixo 232a e 232b, respectivamente, e fornecem sinais de banda base em fase (I) e em quadratura (Q). Um conversor ascendente 240 converte os sinais de banda base em fase (I) e em quadratura (Q) com sinais do oscilador local (LO) de transmissão (TX) em fase (I) e em quadratura (Q) de um gerador de sinal de TX LO 290 para fornecer um sinal de conversão ascendente. Um filtro 242 filtra o sinal de conversão ascendente para remover imagens indesejadas causadas pela conversão ascendente de frequência, bem como ruído em uma banda de frequência de recebimento. Um amplificador de potência (PA) 244 amplifica o sinal do filtro 242 para obter o nível de potência de saída desejado e fornece um sinal de radiofrequência de transmissão. O sinal de radiofrequência de transmissão é roteado através de um duplexador/comutador 246 e transmitido através de uma antena 248.[0034] Within the transmitter 230, low pass filters 232a and 232b filter the analog transmission signals in phase (I) and quadrature (Q), respectively, to remove unwanted images caused by the previous digital-to-analog conversion. Amplifiers (Amp) 234a and 234b amplify the signals from the low pass filters 232a and 232b, respectively, and provide in-phase (I) and quadrature (Q) baseband signals. An upconverter 240 converts in-phase (I) and quadrature (Q) baseband signals with in-phase (I) and quadrature (Q) transmit local oscillator (LO) signals (TX) from a signal generator. of TX LO 290 to provide an upconverted signal. A filter 242 filters the upconversion signal to remove unwanted images caused by frequency upconversion as well as noise in a receive frequency band. A power amplifier (PA) 244 amplifies the filter signal 242 to obtain the desired output power level and provides a transmit radio frequency signal. The transmit radio frequency signal is routed through a duplexer/switch 246 and transmitted through an antenna 248.

[0035] Em um percurso de recebimento, a antena 248 recebe sinais de comunicação e fornece um sinal de radiofrequência (RF) recebido, que é roteado através do duplexador/comutador 246 e fornecido a um amplificador de baixo ruído (LNA) 252. O duplexador/comutador 246 é projetado para operar com um receptor específico (RX) para transmitir (TX) a separação de frequência do duplexador (RX-to-TX), de modo que os sinais RX sejam isolados dos sinais TX. O sinal de RF recebido é amplificado pelo LNA 252 e filtrado por um filtro 254 para obter um sinal de entrada de RF desejado. Os misturadores de conversão descendente 261a e 261b misturam a saída do filtro 254 com os sinais LO em fase (I) e em quadratura (Q) de recepção (RX) (isto é, LO_I e LO_Q) de um gerador de sinal RX LO 280 para gerar sinais de banda base em fase (I) e quadratura (Q). Os sinais de banda base em fase (I) e quadratura (Q) são amplificados pelos amplificadores 262a e 262b e posteriormente filtrados pelos filtros passa baixo 264a e 264b para obter sinais de entrada analógicos em fase (I) e quadratura (Q), que são fornecidos para o processador de dados 210. Na configuração exemplar mostrada, o processador de dados 210 inclui conversores analógicos/digitais (ADCs) 216a e 216b para converter os sinais de entrada analógicos em sinais digitais para processamento adicional pelo processador de dados 210.[0035] In a receive path, antenna 248 receives communication signals and provides a received radio frequency (RF) signal, which is routed through duplexer/switch 246 and provided to a low noise amplifier (LNA) 252. duplexer/switch 246 is designed to operate with a specific receiver (RX) to transmit (TX) duplexer frequency separation (RX-to-TX), so that the RX signals are isolated from the TX signals. The received RF signal is amplified by the LNA 252 and filtered by a filter 254 to obtain a desired RF input signal. Downconversion mixers 261a and 261b mix the output of the filter 254 with the receive (RX) in-phase (I) and quadrature (Q) LO signals (i.e., LO_I and LO_Q) from an RX LO signal generator 280 to generate in-phase (I) and quadrature (Q) baseband signals. In-phase (I) and quadrature (Q) baseband signals are amplified by amplifiers 262a and 262b and subsequently filtered by low-pass filters 264a and 264b to obtain in-phase (I) and quadrature (Q) analog input signals, which are provided for the data processor 210. In the exemplary configuration shown, the data processor 210 includes analog-to-digital converters (ADCs) 216a and 216b for converting the analog input signals into digital signals for further processing by the data processor 210.

[0036] Na FIGURA 2, o gerador de sinal 290 do oscilador local de transmissão (TX LO) gera os sinais TX LO em fase (I) e em quadratura (Q) utilizados para conversão ascendente de frequência, enquanto um gerador de sinal 280 do oscilador local de recepção (RX LO) gera os sinais RX LO em fase (I) e quadratura (Q) usados para conversão descendente de frequência. Cada sinal LO é um sinal periódico com uma frequência fundamental específica. Um loop de fase fechado (PLL) 292 recebe informações de temporização do processador de dados 210 e gera um sinal de controle usado para ajustar a frequência e/ou fase dos sinais TX LO do gerador de sinal TX LO 290. Da mesma forma, um PLL 282 recebe informações de temporização do processador de dados 210 e gera um sinal de controle usado para ajustar a frequência e/ou fase dos sinais RX LO do gerador de sinal RX LO 280.[0036] In FIGURE 2, the transmit local oscillator (TX LO) signal generator 290 generates the in-phase (I) and quadrature (Q) TX LO signals used for frequency upconversion, while a signal generator 280 of the receive local oscillator (RX LO) generates the in-phase (I) and quadrature (Q) RX LO signals used for frequency downconversion. Each LO signal is a periodic signal with a specific fundamental frequency. A phase closed loop (PLL) 292 receives timing information from data processor 210 and generates a control signal used to adjust the frequency and/or phase of the TX LO signals from the TX LO signal generator 290. Similarly, a PLL 282 receives timing information from data processor 210 and generates a control signal used to adjust the frequency and/or phase of the RX LO signals from the RX LO signal generator 280.

[0037] Um amplificador de potência 244 pode incluir um ou mais estágios tendo, por exemplo, estágios de driver, estágios de amplificador de potência ou outros componentes, que podem ser configurados para amplificar um sinal de comunicação em uma ou mais frequências, em uma ou mais bandas de frequência e em um ou mais níveis de potência. Os transistores configurados para amplificar o sinal de comunicação, no entanto, são geralmente selecionados para operar em frequências substancialmente mais altas, complicando ainda mais as especificações de energia térmica. Os transistores bipolares de heterojunção melhoram os transistores bipolares, suportando frequências substancialmente mais altas (por exemplo, até várias centenas de gigahertz (GHz)). Os transistores bipolares de heterojunção são, portanto, frequentemente usados em circuitos de alta velocidade, como projetos de chips de RF que especificam alta eficiência de energia, incluindo amplificadores de potência de RF em transceptores de RF móveis.[0037] A power amplifier 244 may include one or more stages having, for example, driver stages, power amplifier stages, or other components, which may be configured to amplify a communications signal at one or more frequencies, at a or more frequency bands and at one or more power levels. Transistors configured to amplify the communications signal, however, are generally selected to operate at substantially higher frequencies, further complicating thermal power specifications. Heterojunction bipolar transistors improve on bipolar transistors by supporting substantially higher frequencies (e.g., up to several hundred gigahertz (GHz)). Heterojunction bipolar transistors are therefore often used in high-speed circuits, such as RF chip designs that specify high power efficiency, including RF power amplifiers in mobile RF transceivers.

[0038] A FIGURA 3 é um exemplo de uma visão em seção transversal de um dispositivo semicondutor de óxido de metal difundido lateralmente (LDMOS) 300. O dispositivo LDMOS 300 utiliza um processo de fabricação de metal de vários níveis para formar uma interconexão entre regiões de diferentes tipos de condutividade (por exemplo, tipo n e tipo p) em uma região fonte do dispositivo LDMOS 300. O dispositivo LDMOS 300 é formado em um substrato semicondutor 302. O substrato semicondutor 302 é um substrato do tipo p e é formado de silício. O dispositivo LDMOS inclui uma região fonte do tipo n 312a e uma região dreno do tipo n 312b formada em uma região 304 no substrato semicondutor 302.[0038] FIGURE 3 is an example of a cross-sectional view of a laterally diffused metal oxide semiconductor (LDMOS) device 300. The LDMOS device 300 utilizes a multi-level metal fabrication process to form an interconnection between regions of different types of conductivity (e.g., n-type and p-type) in a source region of the LDMOS device 300. The LDMOS device 300 is formed on a semiconductor substrate 302. The semiconductor substrate 302 is a p-type substrate and is formed from silicon. The LDMOS device includes an n-type source region 312a and an n-type drain region 312b formed in a region 304 on the semiconductor substrate 302.

[0039] O dispositivo LDMOS 300 inclui ainda uma porta 314 formada acima de uma região de canal 320 ou poço (well) do tipo p do dispositivo LDMOS 300. A região do canal 320 é pelo menos parcialmente formada entre a região fonte 312a e a região dreno 312b. A região fonte 312a e a região dreno 312b são regiões do tipo n. Uma região de deriva é geralmente formada na região 304 do dispositivo LDMOS, que pode compreender uma primeira região dreno levemente dopada (LDD) (LDD1) 306a e uma segunda região de LDD (LDD2) 306b formada entre a região de canal 320 e a região dreno 312b. O dispositivo LDMOS 300 também inclui uma região do tipo p não uniforme 318 formada na região 304 que conecta o substrato do tipo p 302 as regiões ativas (por exemplo, região 307) do dispositivo LDMOS 300 através de um ou mais afundadores de vala (trench sinkers) (não mostrados) formada através da região 304. Os afundadores de vala fornecem um percurso de baixa resistência entre o substrato semicondutor 302 e a região ativa 307. O dispositivo LDMOS 300 também inclui outra região do tipo p não uniforme 317 formada na região 304.[0039] The LDMOS device 300 further includes a gate 314 formed above a channel region 320 or p-type well of the LDMOS device 300. The channel region 320 is at least partially formed between the source region 312a and the drain region 312b. The source region 312a and the drain region 312b are n-type regions. A drift region is generally formed in region 304 of the LDMOS device, which may comprise a first lightly doped drain (LDD) region (LDD1) 306a and a second LDD region (LDD2) 306b formed between the channel region 320 and the channel region 320. drain 312b. The LDMOS device 300 also includes a non-uniform p-type region 318 formed in region 304 that connects the p-type substrate 302 to the active regions (e.g., region 307) of the LDMOS device 300 through one or more trench sinks. sinkers) (not shown) formed across region 304. The trench sinkers provide a low-resistance path between the semiconductor substrate 302 and the active region 307. The LDMOS device 300 also includes another non-uniform p-type region 317 formed in the 304.

[0040] O dispositivo LDMOS 300 inclui um contato de dreno 308 conectado eletricamente à região dreno 312b e um contato de fonte 316 conectado eletricamente à região fonte 312a. Uma camada condutora (por exemplo, metal) 305 é formada em pelo menos uma porção da região fonte 312a e região do tipo p 318 para conectar eletricamente a região fonte do tipo n 312a e a região do tipo p 318. A camada condutora 305 também pode ser formada sobre pelo menos uma porção da porta 314 para fins de blindagem. Uma blindagem 319 pode ser adicionalmente formada para blindar a porta 314. Uma camada de encapsulamento 310 é geralmente formada em pelo menos uma porção das superfícies externas do dispositivo LDMOS 300 para proteger o dispositivo LDMOS 300.[0040] The LDMOS device 300 includes a drain contact 308 electrically connected to the drain region 312b and a source contact 316 electrically connected to the source region 312a. A conductive layer (e.g., metal) 305 is formed on at least a portion of the source region 312a and p-type region 318 to electrically connect the n-type source region 312a and the p-type region 318. The conductive layer 305 also may be formed over at least a portion of port 314 for shielding purposes. A shield 319 may be additionally formed to shield the port 314. An encapsulation layer 310 is generally formed on at least a portion of the outer surfaces of the LDMOS device 300 to protect the LDMOS device 300.

[0041] As características desejáveis do LDMOS são desempenho de alta frequência, baixa queda de tensão no estado e alta tensão de bloqueio. No entanto, um LDMOS não pode alcançar maior quebra e eficiência de potência adicionada (PAE), que são muito desejáveis para amplificadores de potência.[0041] The desirable characteristics of LDMOS are high frequency performance, low on-state voltage drop, and high blocking voltage. However, an LDMOS cannot achieve higher breakdown and power added efficiency (PAE), which are very desirable for power amplifiers.

[0042] A FIGURA 4 mostra uma visão em seção transversal de um exemplar dispositivo de material semicondutor composto 400. O dispositivo de material semicondutor composto 400 pode incluir um ou mais elementos do grupo III e um ou mais elementos do grupo V. Por exemplo, o dispositivo de material semicondutor composto III-V 400 pode estar na forma de um semicondutor III-Nitreto (III-N), que inclui nitrogênio e um ou mais elementos do grupo III, como alumínio (Al), gálio (Ga), índio (In) e boro (B). O semicondutor III-Nitreto também pode incluir, sem limitação, qualquer uma de suas ligas, como nitreto de alumínio e gálio (AlGaN), nitreto de índio e gálio (InGaN), nitreto de alumínio e índio e gálio (AlInGaN), nitreto de fosfeto de arseneto de gálio (GaAsPN), e quaisquer outras variantes.[0042] FIGURE 4 shows a cross-sectional view of an exemplary compound semiconductor material device 400. The compound semiconductor material device 400 may include one or more elements of group III and one or more elements of group V. For example, The III-V compound semiconductor material device 400 may be in the form of a III-Nitride (III-N) semiconductor, which includes nitrogen and one or more group III elements such as aluminum (Al), gallium (Ga), indium (In) and boron (B). III-Nitride semiconductor may also include, without limitation, any of its alloys, such as aluminum gallium nitride (AlGaN), indium gallium nitride (InGaN), aluminum indium gallium nitride (AlInGaN), gallium arsenide phosphide (GaAsPN), and any other variants.

[0043] O dispositivo de material semicondutor composto 400 inclui um substrato (por exemplo, substrato GaAs) 402 e uma camada de buffer 422 no substrato 402. Além disso, o dispositivo de material semicondutor composto 400 inclui uma camada de canal 424 (por exemplo, camada de canal InGaAs) entre a camada de buffer 422 e uma camada de barreira dopada 426. A camada de barreira dopada 426 pode incluir uma camada de barreira dopada de AlGaAs. O dispositivo de material semicondutor composto 400 também inclui um eletrodo de dreno 412b (por exemplo, eletrodo de dreno GaAs do tipo n), um eletrodo fonte 412a (por exemplo, eletrodo fonte de GaAs do tipo n) e um eletrodo de porta 432. Um contato ôhmico 430a pode ser fornecido no eletrodo fonte 412a e um contato ôhmico 430b pode ser fornecido no eletrodo de dreno 412b. O eletrodo de porta 432 pode corresponder a uma porta Schottky configurada para fazer contato Schottky com a camada de barreira dopada 426, ou pode corresponder a uma porta isolada configurada para acoplar capacitivamente à camada de barreira dopada 426. As camadas de isolamento 428a e 428b são fornecidas no dispositivo de material semicondutor composto 400.[0043] The compound semiconductor material device 400 includes a substrate (e.g., GaAs substrate) 402 and a buffer layer 422 on the substrate 402. Additionally, the compound semiconductor material device 400 includes a channel layer 424 (e.g. , InGaAs channel layer) between the buffer layer 422 and a doped barrier layer 426. The doped barrier layer 426 may include an AlGaAs doped barrier layer. The compound semiconductor material device 400 also includes a drain electrode 412b (e.g., n-type GaAs drain electrode), a source electrode 412a (e.g., n-type GaAs source electrode), and a gate electrode 432. An ohmic contact 430a may be provided on the source electrode 412a and an ohmic contact 430b may be provided on the drain electrode 412b. The gate electrode 432 may correspond to a Schottky gate configured to make Schottky contact with the doped barrier layer 426, or it may correspond to an insulated gate configured to capacitively couple to the doped barrier layer 426. The insulation layers 428a and 428b are provided in the compound semiconductor material device 400.

[0044] O dispositivo de material semicondutor composto 400 deve ter maior ruptura e eficiência de potência adicionada (PAE), que são muito desejáveis para amplificadores de potência. No entanto, devido ao dano do implante no substrato 402 que causa defeitos de formação, não são atingidas tensões de ruptura mais altas nos transistores do dispositivo de material semicondutor composto III-V 400, o que dificulta o atendimento às especificações de potência para comunicação.[0044] The compound semiconductor material device 400 should have higher breakdown and power added efficiency (PAE), which are very desirable for power amplifiers. However, due to implant damage to substrate 402 that causes formation defects, higher breakdown voltages are not achieved in the transistors of the III-V compound semiconductor material device 400, which makes it difficult to meet power specifications for communication.

[0045] A FIGURA 5 ilustra uma porção de um transistor de efeito de campo de semicondutor composto 500 com uma camada de barreira epitaxial de camada única. Esta disposição mostra um substrato semicondutor composto 502 suportando uma camada de buffer não dopada 522, um canal 524 (por exemplo, uma camada de canal) e uma camada de barreira dopada 526, que são epitaxialmente crescidas. Uma camada de parada de decapagem 534 (por exemplo, arseneto de alumínio (AlAs) ou fosfeto de índio e gálio (InGaP)) é mostrada na camada de barreira dopada 526, suportando uma camada ativa de semicondutor composto dopado (por exemplo, N + GaAs) 512. Em um aspecto da divulgação, o substrato pode ser um substrato do tipo p.[0045] FIGURE 5 illustrates a portion of a compound semiconductor field effect transistor 500 with a single-layer epitaxial barrier layer. This arrangement shows a composite semiconductor substrate 502 supporting an undoped buffer layer 522, a channel 524 (e.g., a channel layer), and a doped barrier layer 526, which are epitaxially grown. An etching stop layer 534 (e.g., aluminum arsenide (AlAs) or indium gallium phosphide (InGaP)) is shown on the doped barrier layer 526, supporting a doped compound semiconductor active layer (e.g., N+ GaAs) 512. In one aspect of the disclosure, the substrate may be a p-type substrate.

[0046] As FIGURAS 6A, 6B, 7, 8, 9, 10, 11, 12, 13 e 14 ilustram a formação de um transistor de efeito de campo de semicondutor composto de acordo com aspectos da presente divulgação. O transistor semicondutor composto das FIGURAS 6A, 6B, 7, 8, 9, 10, 11, 12, 13 e 14 pode ser um transistor de alta mobilidade de elétrons (HEMT) ou um transistor pseudomórfico de alta mobilidade de elétrons (pHEMT), por exemplo.[0046] FIGURES 6A, 6B, 7, 8, 9, 10, 11, 12, 13 and 14 illustrate the formation of a compound semiconductor field effect transistor in accordance with aspects of the present disclosure. The compound semiconductor transistor of FIGURES 6A, 6B, 7, 8, 9, 10, 11, 12, 13 and 14 may be a high electron mobility transistor (HEMT) or a pseudomorphic high electron mobility transistor (pHEMT), for example.

[0047] A FIGURA 6A ilustra um transistor de efeito de campo de semicondutor composto 600A com uma camada de barreira epitaxial multicamada (por exemplo, camadas de barreira compostas) de acordo com aspectos da presente divulgação. Para fins ilustrativos, alguns dos rótulos e numeração das camadas e características da FIGURA 6A são semelhantes às da FIGURA 5. Por exemplo, a FIGURA 6A mostra o substrato semicondutor composto 502 suportando uma camada de buffer não dopada 522 e um canal 524 (por exemplo, uma camada de canal) . No entanto, a camada de buffer da FIGURA 6A é uma camada de barreira epitaxial multicamada, em vez de uma camada de barreira única 526. A camada de barreira epitaxial multicamada pode ser alcançada com um projeto epitaxial inovador e um processo de decapagem. Por exemplo, a camada de barreira epitaxial multicamada inclui uma primeira camada de barreira epitaxial 636, uma segunda camada de barreira epitaxial 638 e uma terceira camada de barreira epitaxial 640.[0047] FIGURE 6A illustrates a 600A compound semiconductor field effect transistor with a multilayer epitaxial barrier layer (e.g., composite barrier layers) in accordance with aspects of the present disclosure. For illustrative purposes, some of the labeling and numbering of the layers and features of FIGURE 6A are similar to those of FIGURE 5. For example, FIGURE 6A shows the compound semiconductor substrate 502 supporting an undoped buffer layer 522 and a channel 524 (e.g. , a channel layer). However, the buffer layer of FIGURE 6A is a multilayer epitaxial barrier layer, rather than a single barrier layer 526. The multilayer epitaxial barrier layer can be achieved with an innovative epitaxial design and etching process. For example, the multilayer epitaxial barrier layer includes a first epitaxial barrier layer 636, a second epitaxial barrier layer 638, and a third epitaxial barrier layer 640.

[0048] Cada uma da primeira camada de barreira epitaxial 636, a segunda camada de barreira epitaxial 638 e a terceira camada de barreira epitaxial 640 podem ter diferentes níveis ou concentrações de dopantes (por exemplo, dopante do tipo n) com base na tensão de ruptura desejada para o material semicondutor composto. A concentração ou composição dos dopantes é baseada em uma aplicação e no comprimento das camadas dopadas. Por exemplo, drenos dopados mais longos e baixos são especificados para ter tensões de ruptura mais altas. Enquanto a introdução das camadas de barreira epitaxial reduz uma distância entre a fonte e o dreno, reduzindo assim a eficiência (por exemplo, degradação de frequência), a redução de eficiência é compensada pela tensão de ruptura aprimorada do transistor de efeito de campo de semicondutor composto. Os aspectos da presente divulgação melhoram o projeto para obter os benefícios da tensão de ruptura aprimorada. Por exemplo, a fonte é especificada para estar o mais próximo possível da porta, sem causar um curto. Um espaçador dielétrico pode ser introduzido para separar a fonte da porta e evitar o curto.[0048] Each of the first epitaxial barrier layer 636, the second epitaxial barrier layer 638, and the third epitaxial barrier layer 640 may have different levels or concentrations of dopants (e.g., n-type dopant) based on the voltage of desired rupture for the compound semiconductor material. The concentration or composition of dopants is based on an application and the length of the doped layers. For example, longer and lower doped drains are specified to have higher breakdown voltages. While the introduction of the epitaxial barrier layers reduces a distance between source and drain, thus reducing efficiency (e.g. frequency degradation), the reduction in efficiency is compensated by the improved breakdown voltage of the semiconductor field effect transistor. compound. Aspects of the present disclosure improve the design to obtain the benefits of improved breakdown voltage. For example, the source is specified to be as close to the port as possible without causing a short. A dielectric spacer can be introduced to separate the source from the gate and prevent shorting.

[0049] Por exemplo, as primeira, segunda e terceira camadas de barreira epitaxial 636, 638 e 640 podem ser AlGaAs dopadas com silício (Si) e alumínio (Al). As primeira, segunda e terceira camadas de barreira epitaxial 636, 638 e 640 podem incluir uma concentração de doping de (~1E11 cm-2 a 1E13cm-2), ~ 1nm-20nm e composição de alumínio de ~ 10% a 80%. Em um aspecto da divulgação, a concentração de dopagem para as camadas 636/638/640 são respectivamente 3E 12cm-2/1E12cm-2/1E12cm-2).[0049] For example, the first, second and third epitaxial barrier layers 636, 638 and 640 may be AlGaAs doped with silicon (Si) and aluminum (Al). The first, second and third epitaxial barrier layers 636, 638 and 640 may include a doping concentration of (~1E11 cm-2 to 1E13cm-2), ~1nm-20nm and aluminum composition of ~10% to 80%. In one aspect of the disclosure, the doping concentration for the 636/638/640 layers are respectively 3E12cm-2/1E12cm-2/1E12cm-2).

[0050] Além disso, a FIGURA 6A ilustra uma segunda camada de parada de decapagem 534b na primeira camada de barreira epitaxial 636, uma terceira camada de parada de decapagem 534c na segunda camada de barreira epitaxial 638 e uma quarta camada de parada de decapagem 534d na terceira camada de barreira epitaxial 640. Além disso, a FIGURA 6A ilustra uma camada de buffer dopada (por exemplo, tipo P) 622 na camada de buffer não dopada 522. A camada de buffer dopada 622 é uma camada de buffer dopada uniforme. Isto ocorre porque o dispositivo III-V é formado com camadas uniformes. Uma primeira camada de parada de decapagem 534a é mostrada na camada de buffer dopada 622, suportando a camada de canal 524. A camada ativa semicondutora do composto dopado (por exemplo, N + GaAs) 512 está na quarta camada de parada de decapagem 534d.[0050] Furthermore, FIGURE 6A illustrates a second stripping stop layer 534b on the first epitaxial barrier layer 636, a third stripping stop layer 534c on the second epitaxial barrier layer 638, and a fourth stripping stop layer 534d in the third epitaxial barrier layer 640. Furthermore, FIGURE 6A illustrates a doped (e.g., P-type) buffer layer 622 in the undoped buffer layer 522. The doped buffer layer 622 is a uniform doped buffer layer. This is because the III-V device is formed with uniform layers. A first stripping stop layer 534a is shown in the doped buffer layer 622, supporting the channel layer 524. The doped compound (e.g., N + GaAs) semiconductor active layer 512 is in the fourth stripping stop layer 534d.

[0051] A FIGURA 6B ilustra um transistor de efeito de campo de semicondutor composto 600B com contatos ôhmicos e de isolamento de acordo com aspectos da presente divulgação. Para fins ilustrativos, alguns dos rótulos e numeração das camadas e características da FIGURA 6B são semelhantes às da FIGURA 6A. Na FIGURA 6B, as camadas de isolamento 628a e 628b são fornecidas no transistor de efeito de campo de semicondutor composto 600B. As camadas de isolamento podem ser fabricadas de acordo com um processo de implante. Por exemplo, um processo de implante danifica intencionalmente porções das camadas do transistor de efeito de campo de semicondutor composto 600B. Quando um defeito é substancial, as portadoras das camadas do transistor de efeito de campo de semicondutor composto 600B ficam presos e se tornam um isolador, que corresponde às camadas de isolamento 628a e 628b do transistor de efeito de campo de semicondutor composto 600B. Por outro lado, quando o silício é danificado (por exemplo, com relação à implementação do LDMOS), ele pode se recuperar e, portanto, não se torna um isolador. Além disso, os contatos ôhmicos 630a e 630b são fornecidos na camada ativa de semicondutor composto dopado 512.[0051] FIGURE 6B illustrates a compound semiconductor field effect transistor 600B with ohmic and isolation contacts in accordance with aspects of the present disclosure. For illustrative purposes, some of the labels and numbering of the layers and features of FIGURE 6B are similar to those of FIGURE 6A. In FIGURE 6B, insulation layers 628a and 628b are provided in compound semiconductor field effect transistor 600B. The insulation layers can be manufactured according to an implant process. For example, an implantation process intentionally damages portions of the layers of the 600B compound semiconductor field effect transistor. When a defect is substantial, the carrier layers of the compound semiconductor field effect transistor 600B become trapped and become an insulator, which corresponds to the insulation layers 628a and 628b of the compound semiconductor field effect transistor 600B. On the other hand, when silicon is damaged (e.g. with respect to the LDMOS implementation), it can recover and therefore does not become an insulator. Furthermore, ohmic contacts 630a and 630b are provided on the doped compound semiconductor active layer 512.

[0052] A FIGURA 7 ilustra um transistor de efeito de campo de semicondutor composto 700 no qual uma porção da camada ativa semicondutora de composto dopado 512 é decapada de volta para expor uma superfície da terceira camada barreira epitaxial 640 de acordo com aspectos da presente divulgação. Um primeiro espaço que define a porção decapada das camadas ativas de semicondutores do composto dopado 512a e 512b está entre os contatos ôhmicos 630a e 630b. Por exemplo, as porções não decapadas restantes são, respectivamente, uma fonte 512a e um dreno 512b do transistor de efeito de campo de semicondutor composto 700. A camada ativa de semicondutor do composto dopado 512 é decapada na terceira camada de barreira epitaxial 640 com a decapagem atravessando a quarta camada de parada de decapagem 534d ou através de pelo menos uma porção da quarta camada de parada de decapagem 534d. Por exemplo, a camada ativa de semicondutor do composto dopado 512 é decapada com um primeiro produto químico, de modo que a decapagem pare na quarta camada de parada de decapagem 534d. Posteriormente, a quarta camada de parada de decapagem 534d é decapada com um produto químico diferente (por exemplo, ácido cítrico), de modo que a decapagem pare na terceira camada de barreira epitaxial 640. Uma espessura da decapagem da camada ativa de semicondutor do composto dopado 512 e a quarta camada de parada de decapagem 534d é ilustrada por uma espessura 742 do primeiro espaço.[0052] FIGURE 7 illustrates a compound semiconductor field effect transistor 700 in which a portion of the doped compound semiconductor active layer 512 is back-stripped to expose a surface of the third epitaxial barrier layer 640 in accordance with aspects of the present disclosure . A first space defining the stripped portion of the active semiconductor layers of the doped compound 512a and 512b is between the ohmic contacts 630a and 630b. For example, the remaining unpickled portions are, respectively, a source 512a and a drain 512b of the compound semiconductor field effect transistor 700. The doped compound semiconductor active layer 512 is pickled into the third epitaxial barrier layer 640 with the stripping through the fourth stripping stop layer 534d or through at least a portion of the fourth stripping stop layer 534d. For example, the semiconductor active layer of the doped compound 512 is etched with a first chemical such that the etching stops at the fourth etching stop layer 534d. Thereafter, the fourth etching stop layer 534d is etched with a different chemical (e.g., citric acid) so that the etching stops at the third epitaxial barrier layer 640. A stripping thickness of the compound semiconductor active layer doped 512 and the fourth stripping stop layer 534d is illustrated by a thickness 742 of the first gap.

[0053] A FIGURA 8 ilustra um transistor de efeito de campo de semicondutor composto 800 no qual outras camadas da camada de barreira epitaxial multicamada são decapadas assimetricamente de acordo com aspectos da presente divulgação. Por exemplo, uma porção da terceira camada de barreira epitaxial 640 é decapada de volta para expor uma superfície da segunda camada de barreira epitaxial 638. Um segundo espaço que define a porção decapada da terceira camada de barreira epitaxial 640 está entre a fonte 512a e o dreno 512b.[0053] FIGURE 8 illustrates a compound semiconductor field effect transistor 800 in which other layers of the multilayer epitaxial barrier layer are asymmetrically etched in accordance with aspects of the present disclosure. For example, a portion of the third epitaxial barrier layer 640 is etched back to expose a surface of the second epitaxial barrier layer 638. A second space defining the etched portion of the third epitaxial barrier layer 640 is between the source 512a and the drain 512b.

[0054] Em um aspecto, a terceira camada de barreira epitaxial 640 é primeiro decapada em uma superfície da terceira camada de parada de decapagem 534c com um primeiro produto químico. Posteriormente, a terceira camada de parada de decapagem 534c é decapada com um produto químico diferente (por exemplo, ácido cítrico), de modo que a decapagem pára na segunda camada de barreira epitaxial 638. Uma espessura da decapagem da terceira camada de barreira epitaxial 640 e da terceira camada de parada de decapagem 534c é ilustrada por uma espessura 842. Em um aspecto da divulgação, a decapagem em direção ao dreno 512b pode ser assimétrica, enquanto a decapagem em direção à fonte pode ser simétrica. Por exemplo, a terceira camada de barreira epitaxial 640 e a terceira camada de parada de decapagem 534c são decapadas de modo que a terceira camada de barreira epitaxial 640 tenha mais material mais próximo do dreno 512b do que a fonte 512a para criar uma estrutura assimétrica.[0054] In one aspect, the third epitaxial barrier layer 640 is first etched onto a surface of the third etching stop layer 534c with a first chemical. Subsequently, the third pickling stop layer 534c is pickled with a different chemical (e.g., citric acid), so that the pickling stops at the second epitaxial barrier layer 638. A thickness of the pickling of the third epitaxial barrier layer 640 and the third stripping stop layer 534c is illustrated by a thickness 842. In one aspect of the disclosure, the stripping toward the drain 512b may be asymmetrical, while the stripping toward the source may be symmetrical. For example, the third epitaxial barrier layer 640 and the third etching stop layer 534c are etched so that the third epitaxial barrier layer 640 has more material closer to the drain 512b than the source 512a to create an asymmetric structure.

[0055] A FIGURA 9 ilustra um transistor de efeito de campo de semicondutor composto 900 no qual camadas adicionais da camada de barreira epitaxial multicamada são decapadas assimetricamente de acordo com aspectos da presente divulgação. Por exemplo, uma porção da segunda camada de barreira epitaxial 638 é decapada de volta para expor uma superfície da primeira camada de barreira epitaxial 636. Um terceiro espaço que define a porção decapada da segunda camada de barreira epitaxial 638 está entre a fonte 512a e o dreno 512b.[0055] FIGURE 9 illustrates a compound semiconductor field effect transistor 900 in which additional layers of the multilayer epitaxial barrier layer are asymmetrically etched in accordance with aspects of the present disclosure. For example, a portion of the second epitaxial barrier layer 638 is etched back to expose a surface of the first epitaxial barrier layer 636. A third space defining the etched portion of the second epitaxial barrier layer 638 is between the source 512a and the drain 512b.

[0056] Em um aspecto, a segunda camada de barreira epitaxial 638 é primeiro decapada em uma superfície da segunda camada de parada de decapagem 534b com o primeiro produto químico. Subsequentemente, a segunda camada de parada de decapagem 534b é decapada com um produto químico diferente (por exemplo, ácido cítrico), de modo que a decapagem pare na primeira camada de barreira epitaxial 636. Uma espessura da decapagem da segunda camada de barreira epitaxial 638 e da segunda camada de parada de decapagem 534b é ilustrada por uma espessura 942. Em um aspecto da divulgação, a decapagem em direção ao dreno 512b pode ser assimétrica, enquanto a decapagem em direção à fonte pode ser simétrica. Por exemplo, a segunda camada de barreira epitaxial 638 e a segunda camada de parada de decapagem 534b são decapadas de modo que a segunda camada de barreira epitaxial 638 tenha mais material mais próximo do dreno 512b do que a fonte 512a para criar uma estrutura assimétrica.[0056] In one aspect, the second epitaxial barrier layer 638 is first etched onto a surface of the second etching stop layer 534b with the first chemical. Subsequently, the second etching stop layer 534b is etched with a different chemical (e.g., citric acid) so that the etching stops at the first epitaxial barrier layer 636. A stripping thickness of the second epitaxial barrier layer 638 and the second stripping stop layer 534b is illustrated by a thickness 942. In one aspect of the disclosure, the stripping toward the drain 512b may be asymmetrical, while the stripping toward the source may be symmetrical. For example, the second epitaxial barrier layer 638 and the second etching stop layer 534b are etched so that the second epitaxial barrier layer 638 has more material closer to the drain 512b than the source 512a to create an asymmetric structure.

[0057] A FIGURA 10 ilustra um transistor de efeito de campo de semicondutor composto 1000 no qual um recesso 1044 é criado entre a camada de isolamento 628a em torno de uma região da fonte 512a de acordo com aspectos da presente divulgação. Por exemplo, o recesso 1044 pode ser definido entre a camada de isolamento 628a e as paredes laterais da fonte 512a, a segunda camada de parada de decapagem 534b, a terceira camada de parada de decapagem 534c, a quarta camada de parada de decapagem 534c, a quarta camada de parada de decapagem 534d, a primeira camada de barreira epitaxial 636, a segunda camada de barreira epitaxial 638, a terceira camada de barreira epitaxial 640 e a camada de canal 524, bem como uma superfície da primeira camada de parada de decapagem 534a.[0057] FIGURE 10 illustrates a compound semiconductor field effect transistor 1000 in which a recess 1044 is created between the insulation layer 628a around a source region 512a in accordance with aspects of the present disclosure. For example, the recess 1044 may be defined between the insulation layer 628a and the source side walls 512a, the second stripping stop layer 534b, the third stripping stop layer 534c, the fourth stripping stop layer 534c, the fourth etching stop layer 534d, the first epitaxial barrier layer 636, the second epitaxial barrier layer 638, the third epitaxial barrier layer 640, and the channel layer 524, as well as a surface of the first epitaxial barrier layer 640 534a.

[0058] A FIGURA 11 ilustra um transistor de efeito de campo de semicondutor composto 1100, no qual a primeira camada de parada de decapagem 534a é decapada para estender o recesso 1044 a uma superfície da camada de buffer dopada 622. Um contato do corpo 1146 é então formado na superfície da camada de buffer dopada 622. O contato de corpo pode ser um contato ôhmico do tipo p. A FIGURA 12 ilustra um transistor de efeito de campo de semicondutor composto 1200 no qual uma porta 1248 é formada na primeira camada de barreira epitaxial 636. A porta pode ser formada na primeira camada de barreira epitaxial 636 dentro do terceiro espaço definido entre porções da segunda camada de barreira epitaxial 638, porções da terceira camada de barreira epitaxial 640 e/ou porções da fonte 512a e do dreno 512b. A porta 1248 pode ser uma porta T formada por um processo de porta em duas etapas. Uma espessura da camada de barreira epitaxial multicamada composta aumenta em etapas à medida que a distância da porta aumenta. Uma distância entre a porta 1248 e uma fonte 512a é menor que uma distância entre a porta 1248 e o dreno 512b. A primeira camada de barreira epitaxial 636 forma um primeiro dreno de baixa dopagem (Ldd1) com uma primeira concentração de dopagem. A segunda camada de barreira epitaxial 638 forma um segundo dreno de baixa dopagem (Ldd2) com uma segunda concentração de dopagem. A terceira camada de barreira epitaxial 640 forma um terceiro dreno de baixa dopagem (Ldd3) com uma terceira concentração de dopagem.[0058] FIGURE 11 illustrates a compound semiconductor field effect transistor 1100, in which the first stripping stop layer 534a is etched to extend the recess 1044 to a surface of the doped buffer layer 622. A body contact 1146 is then formed on the surface of the doped buffer layer 622. The body contact may be a p-type ohmic contact. FIGURE 12 illustrates a compound semiconductor field effect transistor 1200 in which a gate 1248 is formed in the first epitaxial barrier layer 636. The gate may be formed in the first epitaxial barrier layer 636 within the third space defined between portions of the second epitaxial barrier layer 638, portions of the third epitaxial barrier layer 640, and/or portions of the source 512a and drain 512b. Port 1248 may be a T port formed by a two-step port process. A thickness of the composite multilayer epitaxial barrier layer increases in steps as the distance from the gate increases. A distance between port 1248 and a source 512a is less than a distance between port 1248 and drain 512b. The first epitaxial barrier layer 636 forms a first low doping drain (Ldd1) with a first doping concentration. The second epitaxial barrier layer 638 forms a second low doping drain (Ldd2) with a second doping concentration. The third epitaxial barrier layer 640 forms a third low doping drain (Ldd3) with a third doping concentration.

[0059] A FIGURA 13 ilustra um transistor de efeito de campo de semicondutor composto 1300 no qual uma camada de passivação 1350 é formada em superfícies expostas opostas ao substrato semicondutor composto 502. Por exemplo, a camada de passivação 1350 é formada em superfícies expostas das camadas de isolamento 628a e 628b, a camada de buffer dopada 622, o contato do corpo 1146, os contatos ôhmicos 630a e 630b, a fonte 512a, o dreno 512b, a porta 1248, a primeira camada de barreira epitaxial 636, a segunda camada de barreira epitaxial 638 e a terceira camada de barreira epitaxial 640.[0059] FIGURE 13 illustrates a compound semiconductor field effect transistor 1300 in which a passivation layer 1350 is formed on exposed surfaces opposite the compound semiconductor substrate 502. For example, the passivation layer 1350 is formed on exposed surfaces of the insulation layers 628a and 628b, the doped buffer layer 622, the body contact 1146, the ohmic contacts 630a and 630b, the source 512a, the drain 512b, the gate 1248, the first epitaxial barrier layer 636, the second layer of epitaxial barrier 638 and the third epitaxial barrier layer 640.

[0060] A FIGURA 14 ilustra um transistor de efeito de campo de semicondutor composto 1400 incluindo interconexões e vias para conectar o dreno, a porta, a fonte e o contato do corpo com circuitos ou dispositivos externos. Por exemplo, o transistor de efeito de campo de semicondutor composto 1400 inclui uma primeira via 1452a que conecta ou acopla o contato do corpo 1146 a uma primeira interconexão 1454a e uma segunda via 1452b que conecta ou acopla a fonte 512a a uma segunda interconexão 1454b. O contato do corpo fornece um percurso terra para os furos, para que os furos possam ser coletados efetivamente sem causar aumento no potencial do corpo, evitando assim a redução da tensão de ruptura. O transistor de efeito de campo de semicondutor composto 1400 também inclui uma terceira via 1452c que conecta ou acopla a porta 1248 a uma terceira interconexão 1454c e uma quarta via 1452d que conecta ou acopla o dreno 512b a uma quarta interconexão 1454d. O transistor de efeito de campo de semicondutor composto 1400 faz parte de um circuito integrado. O transistor de efeito de campo de semicondutor composto 1400 conta com a camada de buffer dopada do tipo P 622 para esgotar os elétrons para fazer os drenos de baixa dopagem (por exemplo, primeira camada de barreira epitaxial 636, uma segunda camada de barreira epitaxial 638, uma segunda camada de barreira epitaxial 638 e uma terceira camada de barreira epitaxial 640) mais resistivo. Uma primeira camada de barreira epitaxial 636, uma segunda camada de barreira epitaxial 638 e uma terceira camada de barreira epitaxial 640 absorvem alguma tensão com base em suas respectivas resistências.[0060] FIGURE 14 illustrates a compound semiconductor field effect transistor 1400 including interconnects and vias for connecting the drain, gate, source, and body contact with external circuits or devices. For example, the compound semiconductor field effect transistor 1400 includes a first via 1452a that connects or couples the body contact 1146 to a first interconnect 1454a and a second via 1452b that connects or couples the source 512a to a second interconnect 1454b. The body contact provides a ground path to the holes, so that the holes can be collected effectively without causing an increase in the body potential, thus avoiding a reduction in breakdown voltage. The compound semiconductor field effect transistor 1400 also includes a third way 1452c that connects or couples the gate 1248 to a third interconnect 1454c and a fourth way 1452d that connects or couples the drain 512b to a fourth interconnect 1454d. The compound semiconductor field effect transistor 1400 is part of an integrated circuit. The compound semiconductor field effect transistor 1400 relies on the P-type doped buffer layer 622 to deplete electrons to make the low-doped drains (e.g., first epitaxial barrier layer 636, a second epitaxial barrier layer 638 , a second epitaxial barrier layer 638 and a third epitaxial barrier layer 640) more resistive. A first epitaxial barrier layer 636, a second epitaxial barrier layer 638, and a third epitaxial barrier layer 640 absorb some stress based on their respective strengths.

[0061] A FIGURA 15 é um diagrama de fluxo 1500 que ilustra um método de produção de um transistor de efeito de campo de semicondutor composto, de acordo com aspectos da presente divulgação. Os blocos no diagrama de fluxo 1500 podem ser realizados dentro ou fora da ordem mostrada e, em alguns aspectos, podem ser realizados pelo menos em parte em paralelo.[0061] FIGURE 15 is a flow diagram 1500 illustrating a method of producing a compound semiconductor field effect transistor, in accordance with aspects of the present disclosure. The blocks in flow diagram 1500 may be performed in or out of the order shown, and in some aspects may be performed at least in part in parallel.

[0062] No bloco 1502, o método inclui o crescimento epitaxial de uma camada de buffer dopada ou de uma primeira camada de buffer não dopada. No bloco 1504, uma camada de barreira epitaxial multicamada é formada em uma camada de canal. A camada de canal pode estar na camada de buffer dopada ou na primeira camada de buffer não dopada. No bloco 1506, a camada de barreira epitaxial multicamada é decapada para expor um primeiro nível da camada de barreira epitaxial multicamada. No bloco 1508, uma porta é formada no primeiro nível da camada de barreira epitaxial multicamada e através de um espaço entre as porções de um segundo nível da camada de barreira epitaxial multicamada. O uso do termo "em" pode se referir a "diretamente em" em alguns exemplos e pode se referir a "em" através de outras camadas em outros exemplos.[0062] In block 1502, the method includes epitaxial growth of a doped buffer layer or a first undoped buffer layer. In block 1504, a multilayer epitaxial barrier layer is formed on a channel layer. The channel layer can be in the doped buffer layer or in the first undoped buffer layer. In block 1506, the multilayer epitaxial barrier layer is stripped to expose a first level of the multilayer epitaxial barrier layer. In block 1508, a gate is formed in the first level of the multilayer epitaxial barrier layer and through a space between portions of a second level of the multilayer epitaxial barrier layer. The use of the term "in" may refer to "directly in" in some examples and may refer to "in" through other layers in other examples.

[0063] De acordo com um aspecto adicional da presente divulgação, um transistor de efeito de campo de semicondutor composto é descrito. O transistor de efeito de campo de semicondutor composto pode incluir meios para isolar uma camada de canal das camadas ativas dos transistores de efeito de campo de semicondutor composto. Os meios de isolamento podem, por exemplo, ser uma camada de barreira epitaxial multicamada que inclui uma primeira camada de barreira epitaxial 636, uma segunda camada de barreira epitaxial 638 e uma terceira camada de barreira epitaxial 640, como mostrado nas FIGURAS 6-14. Em outro aspecto, os meios acima mencionados podem ser qualquer camada, módulo ou qualquer aparelho configurado para realizar as funções recitadas pelos meios acima mencionados.[0063] According to a further aspect of the present disclosure, a compound semiconductor field effect transistor is described. The compound semiconductor field effect transistor may include means for isolating a channel layer from the active layers of the compound semiconductor field effect transistors. The insulation means may, for example, be a multilayer epitaxial barrier layer that includes a first epitaxial barrier layer 636, a second epitaxial barrier layer 638, and a third epitaxial barrier layer 640, as shown in FIGURES 6-14. In another aspect, the above-mentioned means may be any layer, module or any apparatus configured to perform the functions recited by the above-mentioned means.

[0064] A FIGURA 16 é um diagrama de blocos que mostra um sistema de comunicação sem fio exemplar 1600 no qual um aspecto da divulgação pode ser vantajosamente empregado. Para fins de ilustração, a FIGURA 16 mostra três unidades remotas 1620, 1630 e 1650 e duas estações base 1640. Será reconhecido que os sistemas de comunicação sem fio podem ter muito mais unidades remotas e estações base. As unidades remotas 1620, 1630 e 1650 incluem dispositivos IC 1625A, 1625C e 1625B que incluem o transistor de efeito de campo de semicondutor composto divulgado. Será reconhecido que outros dispositivos também podem incluir o transistor de efeito de campo de semicondutor composto divulgado, como estações base, equipamento de usuário e equipamento de rede. A FIGURA 16 mostra os sinais de link direto 1680 da estação base 1640 para as unidades remotas 1620, 1630 e 1650 e os sinais de link reverso 1690 das unidades remotas 1620, 1630 e 1650 para a estação base 1640.[0064] FIGURE 16 is a block diagram showing an exemplary wireless communication system 1600 in which one aspect of the disclosure may be advantageously employed. For illustration purposes, FIGURE 16 shows three remote units 1620, 1630 and 1650 and two base stations 1640. It will be recognized that wireless communication systems may have many more remote units and base stations. Remote units 1620, 1630 and 1650 include IC devices 1625A, 1625C and 1625B that include the disclosed compound semiconductor field effect transistor. It will be recognized that other devices may also include the disclosed compound semiconductor field effect transistor, such as base stations, user equipment, and network equipment. FIGURE 16 shows the forward link signals 1680 from the base station 1640 to the remote units 1620, 1630 and 1650 and the reverse link signals 1690 from the remote units 1620, 1630 and 1650 to the base station 1640.

[0065] Na FIGURA 16, a unidade remota 1620 é mostrada como um telefone móvel, a unidade remota 1630 é mostrada como um computador portátil e a unidade remota 1650 é mostrada como uma unidade remota de localização fixa em um sistema de loop local sem fio. Por exemplo, uma unidade remota pode ser um telefone celular, uma unidade de sistemas de comunicação pessoal (PCS), uma unidade de dados portátil, como um assistente digital pessoal (PDA), um dispositivo habilitado para GPS, um dispositivo de navegação, um set top box, um leitor de música, um leitor de vídeo, uma unidade de entretenimento, uma unidade de dados de localização fixa, como um equipamento de leitura de medidores ou outro dispositivo de comunicação que armazene ou recupere dados ou instruções do computador ou combinações dos mesmos. Embora a FIGURA 16 ilustra unidades remotas de acordo com os aspectos da divulgação, a divulgação não está limitada a essas unidades ilustradas exemplares. Aspectos da divulgação podem ser adequadamente empregados em muitos dispositivos, que incluem o transistor de efeito de campo de semicondutor composto divulgado.[0065] In FIGURE 16, the remote unit 1620 is shown as a mobile telephone, the remote unit 1630 is shown as a portable computer, and the remote unit 1650 is shown as a fixed location remote unit in a wireless local loop system . For example, a remote unit may be a cell phone, a personal communications systems (PCS) unit, a portable data unit such as a personal digital assistant (PDA), a GPS-enabled device, a navigation device, a set top box, a music player, a video player, an entertainment unit, a fixed location data unit such as meter reading equipment or other communications device that stores or retrieves computer data or instructions, or combinations of the same. Although FIGURE 16 illustrates remote units in accordance with aspects of the disclosure, the disclosure is not limited to such exemplary illustrated units. Aspects of the disclosure may be suitably employed in many devices, which include the disclosed compound semiconductor field effect transistor.

[0066] As reivindicações anexas e seus equivalentes destinam-se a cobrir as formas ou modificações que se enquadram no escopo e no espírito da proteção. Por exemplo, os aparelhos, métodos e sistemas de exemplo aqui divulgados podem ser aplicados a dispositivos sem fio múltiplo SIM que assinam várias redes de comunicação e/ou tecnologias de comunicação. Os aparelhos, métodos e sistemas divulgados neste documento também podem ser implementados digital e diferencialmente, entre outros. Os vários componentes ilustrados nas figuras podem ser implementados como, por exemplo, mas não limitado a, software e/ou firmware em um processador, ASIC/FPGA/DSP ou hardware dedicado. Além disso, os recursos e atributos dos aspectos de exemplo específicos divulgados acima podem ser combinados de diferentes maneiras para formar aspectos adicionais, todos os quais se enquadram no escopo da presente divulgação.[0066] The attached claims and their equivalents are intended to cover forms or modifications that fall within the scope and spirit of protection. For example, the example apparatus, methods and systems disclosed herein can be applied to multiple SIM wireless devices that subscribe to various communication networks and/or communication technologies. The apparatus, methods and systems disclosed in this document can also be implemented digitally and differentially, among others. The various components illustrated in the figures can be implemented as, for example, but not limited to, software and/or firmware on a processor, ASIC/FPGA/DSP or dedicated hardware. Furthermore, the features and attributes of the specific example aspects disclosed above may be combined in different ways to form additional aspects, all of which fall within the scope of the present disclosure.

[0067] As descrições do método acima e os diagramas de fluxo do processo são fornecidos apenas como exemplos ilustrativos e não se destinam a exigir ou implicar que as operações do método devam ser realizadas na ordem apresentada. Certas operações podem ser realizadas em várias ordens. Palavras como "posteriormente", "depois", "próximo" etc.) não se destinam a limitar a ordem das operações; essas palavras são simplesmente usadas para orientar o leitor na descrição dos métodos.[0067] The above method descriptions and process flow diagrams are provided as illustrative examples only and are not intended to require or imply that method operations must be performed in the order presented. Certain operations can be performed in multiple orders. Words such as "subsequently", "later", "next", etc.) are not intended to limit the order of operations; these words are simply used to guide the reader in describing the methods.

[0068] Os vários blocos lógicos, módulos, circuitos e operações ilustrativos descritos em conexão com os aspectos aqui divulgados podem ser implementados como hardware eletrônico, software de computador ou combinações de ambos. Para ilustrar claramente essa intercambialidade de hardware e software, vários componentes, blocos, módulos, circuitos e operações ilustrativos foram descritos acima geralmente em termos de funcionalidade. Se essa funcionalidade é implementada como hardware ou software depende das restrições específicas de aplicação e projeto impostas ao sistema geral. Especialistas qualificados podem implementar a funcionalidade descrita de várias maneiras para cada aplicação em particular, mas essas decisões de implementação não devem ser interpretadas como causadoras de um afastamento do escopo da presente divulgação.[0068] The various illustrative logic blocks, modules, circuits and operations described in connection with the aspects disclosed herein may be implemented as electronic hardware, computer software or combinations of both. To clearly illustrate this interchangeability of hardware and software, various illustrative components, blocks, modules, circuits and operations have been described above generally in terms of functionality. Whether this functionality is implemented as hardware or software depends on the specific application and design constraints imposed on the overall system. Qualified experts may implement the described functionality in a variety of ways for each particular application, but such implementation decisions should not be construed as causing a departure from the scope of this disclosure.

[0069] O hardware usado para implementar as várias lógicas, blocos lógicos, módulos e circuitos ilustrativos descritos em conexão com os vários aspectos aqui divulgados pode ser implementado ou realizado com um processador de uso geral, um processador de sinal digital (DSP), um circuito integrado específico da aplicação (ASIC), uma matriz de porta programável em campo (FPGA) ou outro dispositivo lógico programável, porta discreta ou lógica do transistor, componentes de hardware discretos ou qualquer combinação dos mesmos projetada para realizar as funções aqui descritas. Um processador de uso geral pode ser um microprocessador, mas, em alternativa, o processador pode ser qualquer processador convencional, controlador, microcontrolador ou máquina de estado. Um processador também pode ser implementado como uma combinação de dispositivos receptores, por exemplo, uma combinação de um DSP e um microprocessador, uma pluralidade de microprocessadores, um ou mais microprocessadores em conjunto com um núcleo DSP ou qualquer outra configuração. Como alternativa, algumas operações ou métodos podem ser realizados por circuitos específicos para uma determinada função.[0069] The hardware used to implement the various logics, logic blocks, modules and illustrative circuits described in connection with the various aspects disclosed herein may be implemented or realized with a general purpose processor, a digital signal processor (DSP), a application-specific integrated circuit (ASIC), a field-programmable gate array (FPGA) or other programmable logic device, discrete gate or transistor logic, discrete hardware components, or any combination thereof designed to perform the functions described herein. A general-purpose processor may be a microprocessor, but alternatively, the processor may be any conventional processor, controller, microcontroller, or state machine. A processor may also be implemented as a combination of receiving devices, for example, a combination of a DSP and a microprocessor, a plurality of microprocessors, one or more microprocessors in conjunction with a DSP core, or any other configuration. Alternatively, some operations or methods may be performed by specific circuits for a particular function.

[0070] Em um ou mais aspectos exemplificativos, as funções descritas aqui podem ser implementadas em hardware, software, firmware ou qualquer combinação dos mesmos. Se implementadas em software, as funções podem ser armazenadas como uma ou mais instruções ou códigos em um meio de armazenamento não transitório legível por computador ou em meio de armazenamento não transitório legível por processador. As operações de um método ou algoritmo aqui divulgado podem ser incorporadas em instruções executáveis por processador que podem residir em um meio de armazenamento não transitório, legível por computador ou legível por processador. Mídia de armazenamento não transitória legível por computador ou legível por processador pode ser qualquer mídia de armazenamento que possa ser acessada por um computador ou processador. A título de exemplo, mas não de limitação, essas mídias de armazenamento não transitórias legíveis por computador ou legíveis por processador podem incluir memória de acesso aleatório (RAM), memória somente leitura (ROM), memória somente leitura programável apagável eletricamente (EEPROM), memória FLASH, CD-ROM ou outro armazenamento em disco óptico, armazenamento em disco magnético ou outros dispositivos de armazenamento magnético ou qualquer outro meio que possa ser usado para armazenar o código de programa desejado na forma de instruções ou estruturas de dados e que possa ser acessado por um computador. Disco (disk) e disco (disc), conforme usados aqui, incluem disco compacto (CD), disco laser, disco óptico, disco versátil digital (DVD), disquete e disco Blu-ray, onde discos (disks) geralmente reproduzem dados magneticamente, enquanto discos (discs) reproduzem dados óticos com lasers. As combinações acima também estão incluídas no escopo de mídia não transitória legível por computador e legível por processador. Além disso, as operações de um método ou algoritmo podem residir como uma ou qualquer combinação ou conjunto de códigos e/ou instruções em um meio de armazenamento não transitório legível por processador e/ou meio de armazenamento legível por computador, que pode ser incorporado a um produto de programa de computador.[0070] In one or more exemplary aspects, the functions described here can be implemented in hardware, software, firmware or any combination thereof. If implemented in software, functions may be stored as one or more instructions or codes on a computer-readable non-transitory storage medium or on a processor-readable non-transitory storage medium. The operations of a method or algorithm disclosed herein may be embodied in processor-executable instructions that may reside on a non-transitory, computer-readable or processor-readable storage medium. Non-transitory computer-readable or processor-readable storage media can be any storage media that can be accessed by a computer or processor. By way of example, but not limitation, such non-transitory computer-readable or processor-readable storage media may include random access memory (RAM), read-only memory (ROM), electrically erasable programmable read-only memory (EEPROM), FLASH memory, CD-ROM or other optical disk storage, magnetic disk storage or other magnetic storage devices, or any other medium that can be used to store the desired program code in the form of instructions or data structures and that can be accessed by a computer. Disk and disk as used herein include compact disc (CD), laser disc, optical disc, digital versatile disc (DVD), floppy disk, and Blu-ray disc, where discs generally reproduce data magnetically , while disks (discs) reproduce optical data with lasers. The above combinations are also included in the scope of computer-readable and processor-readable non-transitory media. Additionally, the operations of a method or algorithm may reside as one or any combination or set of codes and/or instructions on a non-transitory processor-readable storage medium and/or computer-readable storage medium, which may be incorporated into a computer program product.

[0071] Embora a presente divulgação forneça certos exemplos de aspectos e aplicações, outros aspectos que são evidentes para os especialistas na técnica, incluindo aspectos que não fornecem todos os recursos e vantagens estabelecidos neste documento, também estão dentro do escopo desta divulgação. Por exemplo, os aparelhos, métodos e sistemas descritos neste documento podem ser realizados digital e diferencialmente, entre outros. Por conseguinte, o escopo da presente divulgação pretende ser definido apenas por referência às reivindicações anexas.[0071] Although the present disclosure provides certain examples of aspects and applications, other aspects that are apparent to those skilled in the art, including aspects that do not provide all of the features and advantages set forth herein, are also within the scope of this disclosure. For example, the apparatus, methods and systems described in this document can be realized digitally and differentially, among others. Accordingly, the scope of the present disclosure is intended to be defined only by reference to the appended claims.

Claims

1. Compound semiconductor field effect transistor, characterized by the fact that it comprises: a source region (512a) and a drain region (512b); a multilayer epitaxial barrier layer (636, 638, 640) in a channel layer, wherein the multilayer epitaxial barrier layer is a low-doped layer, comprising a first epitaxial barrier layer (636), a second epitaxial barrier layer (638) and a third epitaxial barrier layer (640) having different concentrations of dopants, and wherein the multilayer epitaxial barrier layer comprises a stripping layer (534b, 534c, 534d) between each of the first epitaxial barrier layer , the second epitaxial barrier layer and the third epitaxial barrier layer, and wherein the stripping layers comprise aluminum arsenide layer, AlAs, or indium gallium phosphide, InGaP, and wherein the channel layer (524) in a doped buffer layer (622) in a first undoped buffer layer (522), wherein the channel layer is at least partially formed between the source region (512a) and the drain region (512b); a body contact (1146) electrically coupled to the doped buffer layer, wherein the doped buffer layer (622) is a p-type doped buffer layer; and a port in the first layer of the multilayer epitaxial barrier layer and through a space between portions of the second layer and the third layer of the multilayer epitaxial barrier layer, wherein the epitaxial barrier layer is leveled such that a first distance from from the port to a nearer edge of the third layer in the drain region is greater than a second distance from the port to a nearer edge of the second layer in the drain region (512b) and, wherein the second distance from the port to a a nearest edge of the second layer (638) in a drain region (512b) is greater than a third distance from the port to a nearest edge of the third layer in the drain region (512b), and wherein a distance from the gate to a nearest edge of the second and third layers of the multilayer epitaxial barrier layer in the source region is the same, the nearest edge of the second layer being colinear to the nearest edge of the third layer.

2. The compound semiconductor field effect transistor of claim 1, wherein the doped buffer layer comprises a P-type doped buffer layer.

3. The compound semiconductor field effect transistor of claim 1, further comprising a stripping stop layer in the doped buffer layer or in the first undoped buffer layer.

4. Compound semiconductor field effect transistor according to claim 1, characterized in that a thickness of the multilayer epitaxial barrier layer increases in steps as a distance from the gate increases.

5. Compound semiconductor field effect transistor according to claim 1, characterized in that a distance between the gate and the source region is smaller than a distance between the gate and the drain region.

6. The compound semiconductor field effect transistor of claim 1, wherein the compound semiconductor field effect transistor comprises a high electron mobility transistor, HEMT, or a high mobility pseudomorphic transistor of electrons, pHEMT.

7. The compound semiconductor field effect transistor of claim 1, wherein the doped buffer layer or the first undoped buffer layer is on a second undoped buffer layer.

8. Compound semiconductor field effect transistor according to claim 1, characterized in that it is integrated into a power amplifier.

9. The compound semiconductor field effect transistor of claim 8, wherein the power amplifier is incorporated into at least one of a music player, a video player, an entertainment unit, a navigation device, a communication device, a personal digital assistant, PDA, a fixed location data unit, a cell phone and a portable computer.