BR112019004476B1

BR112019004476B1 - SEMICONDUCTOR DEVICES EMPLOYING FIELD-EFFECT TRANSISTORS (FETS) WITH MULTIPLE CHANNEL STRUCTURES WITHOUT SHORT-CIRCUITS INDUCED BY SHALLOW TRENCH INSULATION (STI) VOID SPACES

Info

Publication number: BR112019004476B1
Application number: BR112019004476-0A
Authority: BR
Inventors: Jeffrey Junhao Xu; Haining Yang; Jun Yuan; Kern Rim; Periannan Chidambaram
Original assignee: Qualcomm Incorporated
Priority date: 2016-09-15
Filing date: 2017-09-14
Publication date: 2023-07-04

Abstract

São apresentados dispositivos semicondutores que empregam Transistores de Efeito de Campo (FETs) com estruturas de canais múltiplos sem os curtos circuitos induzidos por espaços vazios de isolamento superficial de trincheira (STI). Em um aspecto, é fornecido um dispositivo semicondutor que inclui um substrato. O dispositivo semicondutor inclui estruturas de canal dispostas sobre o substrato, as estruturas de canal correspondendo a um FET. Uma trincheira STI é formada entre cada par correspondente de estruturas de canal. Cada trincheira STI inclui uma região inferior preenchida com um óxido de qualidade inferior e uma região superior preenchida com um óxido de qualidade superior. O óxido de qualidade inferior é suscetível à formação de espaços vazios na região inferior durante etapas de fabricação específicas do dispositivo semicondutor. No entanto, o óxido qualidade superior não é suscetível à formação de espaços vazios. Assim, o óxido de qualidade superior não inclui espaços vazios com os quais uma porta pode se acoplar eletricamente a outros componentes ativos, evitando, assim, curtos-circuitos induzidos por espaços vazios de STI no dispositivo semicondutor.Semiconductor devices employing Field Effect Transistors (FETs) with multi-channel structures without the short circuits induced by trench surface insulation (STI) voids are presented. In one aspect, there is provided a semiconductor device that includes a substrate. The semiconductor device includes channel structures disposed on the substrate, the channel structures corresponding to a FET. An STI trench is formed between each corresponding pair of channel structures. Each STI trench includes a lower region filled with a lower grade oxide and an upper region filled with a higher grade oxide. The lower quality oxide is susceptible to the formation of voids in the lower region during specific semiconductor device fabrication steps. However, the higher quality oxide is not susceptible to void formation. Thus, the higher quality oxide does not include voids with which a gate can electrically couple to other active components, thus preventing short circuits induced by STI voids in the semiconductor device.

Description

PRIORITY REQUEST

[0001] O presente pedido reivindica prioridade para o Pedido de Patente nos EUA sob número de série 15/266,214, depositado em 15 de setembro de 2016 e intitulado "DISPOSITIVOS DE SEMICONDUTORES QUE EMPREGAM TRANSISTOR DE EFEITO DE CAMPO (FETS), COM ESTRUTURAS DE CANAIS MÚLTIPLOS, SEM CURTOS CIRCUITO INDUZIDOS POR ESPAÇOS VAZIOS DE ISOLAMENTO DE TRINCHEIRA RASA (STI)” o qual é incorporado aqui por referência em sua totalidade.[0001] This application claims priority for the US Patent Application under serial number 15/266,214, filed on September 15, 2016 and entitled "SEMICONDUCTOR DEVICES THAT EMPLOY FIELD-EFFECT TRANSISTORS (FETS), WITH STRUCTURES OF MULTIPLE CHANNELS, WITHOUT SHORT-CIRCUIT-INDUCED SHORT-GROPS SHALLOW-TREN INSULATION (STI)” which is incorporated herein by reference in its entirety.

FUNDAMENTALS I. Field of Invention

[0002] A tecnologia da presente invenção refere-se geralmente a dispositivos semicondutores que empregam isolamento de trincheira rasa (STI) e, particularmente, a evitar curtos circuitos induzidos por espaços vazios de STI em dispositivos semicondutores.[0002] The technology of the present invention relates generally to semiconductor devices employing shallow trench insulation (STI), and particularly to preventing short circuits induced by STI voids in semiconductor devices.

II. Background

[0003] À medida que os dispositivos eletrônicos se tornam mais complexos em termos de funcionalidade, também aumenta a necessidade de incluir um número maior de transistores nesses dispositivos. No entanto, como os dispositivos eletrônicos são requeridos para serem fornecidos em pacotes cada vez menores, como em dispositivos móveis, por exemplo, existe uma necessidade de fornecer um número maior de transistores em um chip de circuito integrado (CI) menor. Este aumento no número de transistores é alcançado em parte por meio de esforços contínuos para miniaturizar os transistores nos CIs (isto é, colocando cada vez mais transistores na mesma quantidade de espaço). Em particular, o tamanho de nós em CIs estão sendo reduzidos por uma redução na largura mínima da linha de metal nos CIs (por exemplo, 65 nanômetros (nm), 45 nm, 28 nm, 20 nm, etc.). Como resultado, os comprimentos das portas dos transistores planares também são reduzidos de maneira escalável, reduzindo assim o comprimento do canal dos transistores planares e das interconexões. O comprimento de canal reduzido em transistores planares tem o benefício de aumentar a força de acionamento (isto é, aumento da corrente de dreno) e fornecer capacitâncias parasitas menores resultando em um menor atraso do circuito. No entanto, à medida que o comprimento do canal em transistores planares é reduzido de tal modo que o comprimento do canal se aproxima de uma magnitude similar às larguras da camada de depleção, podem ocorrer efeitos de canal curto (SCEs) que degradam o desempenho. Mais especificamente, SCEs em transistores planares causam maior fuga de corrente, redução de tensão de limiar e /ou descarga de tensão de limiar (isto é, redução da tensão de limiar em comprimentos de porta mais curtas).[0003] As electronic devices become more complex in terms of functionality, so does the need to include a greater number of transistors in these devices. However, as electronic devices are required to be supplied in smaller and smaller packages, as in mobile devices for example, there is a need to provide a greater number of transistors on a smaller integrated circuit (IC) chip. This increase in the number of transistors is achieved in part through continued efforts to miniaturize the transistors on ICs (that is, putting more and more transistors in the same amount of space). In particular, node sizes on ICs are being reduced by a reduction in the minimum metal line width on ICs (eg, 65 nanometers (nm), 45 nm, 28 nm, 20 nm, etc.). As a result, the gate lengths of planar transistors are also scalably reduced, thereby reducing the channel length of planar transistors and interconnects. The reduced channel length in planar transistors has the benefit of increasing the trigger force (i.e., increased drain current) and providing smaller eddy capacitances resulting in lower circuit delay. However, as the channel length in planar transistors is reduced such that the channel length approaches a similar magnitude to the depletion layer widths, short channel effects (SCEs) that degrade performance can occur. More specifically, SCEs on planar transistors cause increased leakage current, threshold voltage reduction, and/or threshold voltage dump (i.e., threshold voltage reduction at shorter gate lengths).

[0004] A este respeito, para abordar a necessidade de reduzir o comprimento do canal em transistores planares, evitando ou mitigando SCEs, foram desenvolvidos modelos de transistores alternativos aos transistores planares. Um determinado projeto de transistor alternativo inclui um transistor de efeito de campo (FET) (FinFET) que fornece um canal condutor via uma "Aleta" formada a partir de um substrato. O material é enrolado em volta da Aleta para formar a porta do dispositivo. Por exemplo, a Figura 1 ilustra um FinFET 100 de exemplo. O FinFET 100 inclui um substrato semicondutor 102 e uma Aleta 104 formada a partir do substrato semicondutor 102. Uma camada de óxido 106 está incluída em ambos os lados da aleta (Fin) 104. O FinFET 100 inclui uma fonte 108 e um dreno 110 interligados pela aleta 104, de tal modo que uma parte interior da aleta 104 serve como um canal 112 entre a fonte 108 e o dreno 110. A aleta 104 está rodeada por uma porta 114 "envolvente". A estrutura envolvente da porta 114 proporciona melhor controle eletrostático sobre o canal 112 e, assim, ajuda a reduzir a corrente de fuga e a ultrapassar outros SCE.[0004] In this regard, to address the need to reduce the channel length in planar transistors while avoiding or mitigating SCEs, alternative transistor models to planar transistors were developed. One particular alternative transistor design includes a field effect transistor (FET) (FinFET) that provides a conductive channel via a "Fin" formed from a substrate. The material is wrapped around the fin to form the port of the device. For example, Figure 1 illustrates an example FinFET 100. The FinFET 100 includes a semiconductor substrate 102 and a fin 104 formed from the semiconductor substrate 102. An oxide layer 106 is included on both sides of the fin (Fin) 104. The FinFET 100 includes an interconnected source 108 and drain 110 by fin 104, such that an interior portion of fin 104 serves as a conduit 112 between source 108 and drain 110. Fin 104 is surrounded by a "wraparound" port 114. The surrounding structure of port 114 provides better electrostatic control over channel 112 and thus helps to reduce leakage current and bypass other SCEs.

[0005] Para obter um controle eletrostático ainda maior sobre o canal de um FinFET, os FinFETs podem ser projetados para incluir várias Fins correspondentes a uma única porta. Cada aleta em tal FinFET é eletricamente isolado das Fins vizinhas usando uma trincheira de isolamento de trincheira rasa (STI) preenchida com um material não condutor, como um óxido, por exemplo. No entanto, como a inclinação da aleta é reduzida para reduzir a área do FinFET, a distância entre cada aleta também diminui. A distância diminuída entre cada aleta reduz a largura de cada trincheira de STI, o que aumenta a relação altura/largura (por exemplo, relação de aspecto) de cada trincheira de STI. Devido às propriedades do óxido usado para preencher uma trincheira de STI, as etapas de fabricação convencionais, como recozimento do óxido, causam espaços vazios na trincheira de STI. Os espaços vazios podem se formar perto o suficiente de uma porta empregada no FinFET, de modo que o material condutor usado para formar a porta preenche os espaços vazios, criando um curto-circuito entre a fonte e o dreno do FinFET. Atuar eletricamente o dreno e a fonte de um FinFET dessa maneira, faz com que o FinFET produza uma saída incorreta.[0005] To achieve even greater electrostatic control over the channel of a FinFET, FinFETs can be designed to include multiple Fins corresponding to a single port. Each fin on such a FinFET is electrically isolated from neighboring Fins using a shallow trench insulating trench (STI) filled with a non-conducting material such as an oxide for example. However, as the fin slope is reduced to reduce the FinFET area, the distance between each fin also decreases. The decreased distance between each fin reduces the width of each STI trench, which increases the height-to-width ratio (ie, aspect ratio) of each STI trench. Due to the properties of the oxide used to fill an STI trench, conventional fabrication steps such as oxide annealing cause voids in the STI trench. Voids can form close enough to a gate employed in the FinFET that the conductive material used to form the gate fills the voids, creating a short circuit between the source and drain of the FinFET. Electrically actuating the drain and source of a FinFET in this manner causes the FinFET to produce an incorrect output.

SUMMARY OF THE INVENTION

[0006] Os aspectos aqui apresentados incluem dispositivos semicondutores que empregam transistores de efeito de campo (FETs) com múltiplas estruturas de canal sem curtos circuitos induzidos por espaços vazios de isolamento de trincheira rasa (STI). Em uma forma de realização da presente invenção, é fornecido um dispositivo semicondutor que inclui um substrato. O dispositivo semicondutor também inclui estruturas de canal dispostas sobre o substrato, as estruturas de canal correspondendo a um FET. Adicionalmente, o dispositivo semicondutor inclui uma trincheira de STI formada entre cada par correspondente de estruturas de canal. Cada trincheira de STI inclui uma região inferior preenchida com um óxido de qualidade inferior e uma região superior preenchida com um óxido de qualidade superior. Enquanto o óxido de qualidade inferior preenche a região inferior da trincheira de STI, o óxido de qualidade inferior é suscetível à formação de espaços vazios na região inferior durante etapas específicas de fabricação do dispositivo semicondutor, como recozimento, por exemplo. Em contraste, o óxido de qualidade superior que preenche a região superior da trincheira de STI não é suscetível à formação de espaços vazios. A este respeito, uma porta disposta sobre as estruturas de canal está também disposto sobre a região superior de cada trincheira de STI ao invés da região inferior. No entanto, como o óxido de qualidade superior não é suscetível a formar espaços vazios, o óxido de qualidade superior não inclui espaços vazios com os quais a porta pode se acoplar eletricamente a outros componentes ativos do FET, como uma fonte e um dreno. Dessa maneira, o preenchimento da região superior de cada trincheira de STI com o óxido de qualidade superior previne os curtos-circuitos induzidos por espaços vazios de STI no dispositivo semicondutor.[0006] Aspects presented here include semiconductor devices that employ field effect transistors (FETs) with multiple channel structures without short circuits induced by shallow trench insulation (STI) voids. In one embodiment of the present invention, a semiconductor device is provided that includes a substrate. The semiconductor device also includes channel structures disposed on the substrate, the channel structures corresponding to a FET. Additionally, the semiconductor device includes an STI trench formed between each corresponding pair of channel structures. Each STI trench includes a lower region filled with a lower grade oxide and an upper region filled with a higher grade oxide. While the lower grade oxide fills the lower region of the STI trench, the lower grade oxide is susceptible to voids forming in the lower region during specific semiconductor device fabrication steps, such as annealing, for example. In contrast, the higher quality oxide that fills the upper region of the STI trench is not susceptible to void formation. In this regard, a door disposed over the channel structures is also disposed over the upper region of each STI trench rather than the lower region. However, as the higher grade oxide is not susceptible to forming voids, the higher grade oxide does not include voids with which the gate can electrically couple to other active components of the FET, such as a source and drain. In this way, filling the upper region of each STI trench with the superior quality oxide prevents short circuits induced by STI voids in the semiconductor device.

[0007] A este respeito, em um aspecto, é proporcionado um dispositivo semicondutor. O dispositivo semicondutor compreende um substrato. O dispositivo semicondutor também compreende uma série de estruturas de canal dispostas sobre o substrato e correspondendo a um FET. O dispositivo semicondutor também compreende uma ou mais trincheiras de STI. Cada trincheira de STI é formada entre um par correspondente de estruturas de canal da série de estruturas de canal e compreende uma região inferior preenchida com um óxido de qualidade inferior e uma região superior preenchida com um óxido de qualidade superior.[0007] In this regard, in one aspect, a semiconductor device is provided. The semiconductor device comprises a substrate. The semiconductor device also comprises a series of channel structures arranged on the substrate and corresponding to a FET. The semiconductor device also comprises one or more trenches of STI. Each STI trench is formed between a corresponding pair of channel structures from the series of channel structures and comprises a lower region filled with a lower grade oxide and an upper region filled with a higher grade oxide.

[0008] Em outro aspecto, um dispositivo semicondutor é fornecido. O dispositivo semicondutor compreende um meio para fornecer um substrato. O dispositivo semicondutor também compreende um meio para proporcionar uma série de estruturas de canal dispostas sobre o substrato e correspondendo a um FET. O dispositivo semicondutor também compreende um meio para fornecer uma ou mais trincheiras de STI. Cada trincheira de STI é formada entre um par correspondente de estruturas de canal da série de estruturas de canal e compreende uma região inferior preenchida com um óxido de qualidade inferior e uma região superior preenchida com um óxido de qualidade superior.[0008] In another aspect, a semiconductor device is provided. The semiconductor device comprises a means for providing a substrate. The semiconductor device also comprises means for providing a series of channel structures arranged on the substrate and corresponding to a FET. The semiconductor device also comprises means for providing one or more STI trenches. Each STI trench is formed between a corresponding pair of channel structures from the series of channel structures and comprises a lower region filled with a lower grade oxide and an upper region filled with a higher grade oxide.

[0009] Em outra forma de realização da presente invenção, é fornecido um método para a fabricação de dispositivos semicondutores empregando FETs com múltiplas estruturas de canal sem curtos circuitos induzidos por espaços vazios de STI. O método compreende fornecer um substrato. O substrato compreende uma série de estruturas de canal dispostas sobre o substrato e uma ou mais trincheiras de STI. Cada trincheira de STI é formado entre um par correspondente de estruturas de canal da série de estruturas de canal. O método também compreende a disposição de um óxido de qualidade inferior em cada trincheira de STI. O método também compreende fixar o óxido de qualidade inferior em cada trincheira de STI até um nível superior de uma região inferior de cada trincheira de STI. O método também compreende a disposição de um óxido de qualidade superior em uma região superior de cada trincheira de STI sobre o óxido de qualidade inferior, em que o óxido de qualidade superior preenche os espaços vazios formados no óxido de qualidade inferior que são adjacentes ao nível superior da região inferior.[0009] In another embodiment of the present invention, there is provided a method for fabrication of semiconductor devices employing FETs with multiple channel structures without short circuits induced by STI voids. The method comprises providing a substrate. The substrate comprises a series of channel structures disposed over the substrate and one or more STI trenches. Each STI trench is formed between a corresponding pair of channel structures from the series of channel structures. The method also comprises disposing a lower grade oxide into each STI trench. The method also comprises fixing the lower grade oxide in each STI trench to an upper level of a lower region of each STI trench. The method also comprises disposing a higher grade oxide in an upper region of each STI trench over the lower grade oxide, wherein the higher grade oxide fills voids formed in the lower grade oxide that are adjacent to the lower grade oxide level. top of the bottom region.

BRIEF DESCRIPTION OF THE FIGURES

[0010] A figura 1 é um diagrama em perspectiva de um transistor de efeito de campo (FET) convencional (FinFET);[0010] Figure 1 is a perspective diagram of a conventional field effect transistor (FET);

[0011] A Figura 2 é uma vista em corte transversal de um circuito semicondutor exemplar que emprega FinFETs com curtos circuitos induzidos por vazio de isolamento de trincheira rasa (STI);[0011] Figure 2 is a cross-sectional view of an exemplary semiconductor circuit employing FinFETs with shallow trench insulation void (STI) induced short circuits;

[0012] A Figura 3 é uma vista em corte transversal de um dispositivo semicondutor exemplificativo que emprega FinFETs sem curtos circuitos induzidos por vazio de STI;[0012] Figure 3 is a cross-sectional view of an exemplary semiconductor device employing FinFETs without STI vacuum-induced short circuits;

[0013] A Figura 4 é um fluxograma que ilustra um processo exemplar para fabricar o dispositivo semicondutor na Figura 3 sem curtos circuitos induzidos por vazio de IST;[0013] Figure 4 is a flowchart illustrating an exemplary process for fabricating the semiconductor device in Figure 3 without IST vacuum-induced short circuits;

[0014] As Figuras 5A a 5F são diagramas transversais que ilustram o dispositivo semicondutor da Figura 3 em cada passo do processo de fabricação da Figura 4;[0014] Figures 5A to 5F are cross-sectional diagrams illustrating the semiconductor device of Figure 3 at each step of the manufacturing process of Figure 4;

[0015] A Figura 6 é um fluxograma que ilustra um processo exemplar para fabricar um dispositivo semicondutor sem curtos circuitos induzidos por vazio STI, em que uma trincheira de STI profunda que isola eletricamente vários FinFETs está cheia de óxidos de qualidade inferior e superior;[0015] Figure 6 is a flowchart illustrating an exemplary process for fabricating a semiconductor device without STI vacuum-induced short circuits, in which a deep STI trench that electrically insulates several FinFETs is filled with lower and higher grade oxides;

[0016] As Figuras 7A a 7C são diagramas transversais ilustrando o dispositivo semicondutor em cada passo no processo de fabricação na Figura 6;[0016] Figures 7A to 7C are cross-sectional diagrams illustrating the semiconductor device at each step in the fabrication process in Figure 6;

[0017] A Figura 8 é uma vista em corte transversal de um dispositivo semicondutor exemplar que emprega FETs de nanofios sem curtos circuitos induzidos por vazio de IST; e[0017] Figure 8 is a cross-sectional view of an exemplary semiconductor device employing nanowire FETs without IST vacuum-induced short circuits; It is

[0018] A Figura 9 é um diagrama de blocos de um sistema baseado em processador exemplar que pode incluir os dispositivos semicondutores das Figuras 3, 7C e 8.[0018] Figure 9 is a block diagram of an exemplary processor-based system that may include the semiconductor devices of Figures 3, 7C and 8.

DETAILED DESCRIPTION

[0019] Com referência agora às figuras do desenho, são descritos vários aspectos exemplificativos da presente divulgação. A palavra "exemplar" é usada aqui para significar "servir como exemplo, exemplo ou ilustração". "Qualquer aspecto aqui descrito como" exemplar "não é necessariamente para ser interpretado como preferido ou vantajoso em relação a outros aspectos.[0019] With reference now to the drawing figures, various exemplary aspects of the present disclosure are described. The word "exemplary" is used here to mean "to serve as an example, example, or illustration." "Any feature described herein as "exemplary" is not necessarily to be construed as preferred or advantageous over other features.

[0020] Os aspectos apresentados na descrição detalhada incluem dispositivos semicondutores que empregam transistores de efeito de campo (FETs) com múltiplas estruturas de canal sem curtos circuitos induzidos por espaços vazios de isolamento de trincheira rasa (STI). Em um aspecto, é fornecido um dispositivo semicondutor que inclui um substrato. O dispositivo semicondutor também inclui estruturas de canal dispostas sobre o substrato, as estruturas de canal correspondendo a um FET. Adicionalmente, o dispositivo semicondutor inclui uma trincheira de STI formada entre cada par correspondente de estruturas de canal. Cada trincheira STI inclui uma região inferior preenchida com um óxido de qualidade inferior e uma região superior preenchida com um óxido de qualidade superior. Enquanto o óxido de qualidade inferior preenche a região inferior da trincheira de STI, o óxido de qualidade inferior é suscetível à formação de espaços vazios na região inferior durante etapas específicas de fabricação do dispositivo semicondutor, como recozimento, por exemplo. Em contraste, o óxido de qualidade superior que preenche a região superior da trincheira de STI não é suscetível à formação de espaços vazios. A este respeito, uma porta disposta sobre as estruturas de canal está também disposto sobre a região superior de cada trincheira de STI em vez da região inferior. No entanto, como o óxido de qualidade superior não é suscetível à formação de espaços vazios, o óxido de qualidade superior não inclui espaços vazios com os quais a porta pode se acoplar eletricamente a outros componentes ativos, como uma fonte e um dreno. Dessa maneira, o preenchimento da região superior de cada trincheira de STI com o óxido de qualidade superior evita curtos-circuitos induzidos por espaços vazios do STI no dispositivo semicondutor.[0020] Aspects presented in the detailed description include semiconductor devices that employ field effect transistors (FETs) with multiple channel structures without short circuits induced by shallow trench insulation (STI) voids. In one aspect, there is provided a semiconductor device that includes a substrate. The semiconductor device also includes channel structures disposed on the substrate, the channel structures corresponding to a FET. Additionally, the semiconductor device includes an STI trench formed between each corresponding pair of channel structures. Each STI trench includes a lower region filled with a lower grade oxide and an upper region filled with a higher grade oxide. While the lower grade oxide fills the lower region of the STI trench, the lower grade oxide is susceptible to voids forming in the lower region during specific semiconductor device fabrication steps, such as annealing, for example. In contrast, the higher quality oxide that fills the upper region of the STI trench is not susceptible to void formation. In this regard, a door disposed over the channel structures is also disposed over the upper region of each STI trench instead of the lower region. However, as the higher grade oxide is not susceptible to void formation, the higher grade oxide does not include voids with which the gate can electrically couple to other active components such as a source and drain. In this way, filling the upper region of each STI trench with the superior quality oxide prevents short circuits induced by STI voids in the semiconductor device.

[0021] Antes de discutir dispositivos semicondutores que empregam FETs com múltiplas estruturas de canal sem curtos-circuitos induzidos por espaços vazios do STI começando na figura 3, exemplos de dispositivos semicondutores convencionais com curtos circuitos induzidos por espaços vazios de STI são descritos pela primeira vez. A este respeito, a figura 2 ilustra um dispositivo semicondutor 200 que inclui primeiro e segundo FinFETs 202 (1), 202 (2). O primeiro FinFET 202 (1) emprega três (3) aletas 204 (l) -204 (3) e o segundo FinFET 202 (2) emprega três (3) aletas 204 (4) - 204 (6). O primeiro FinFET 202 (1) inclui as trincheiras 206 (1), 206 (2) que isolam eletricamente as aletas 204 (1), 204 (2) e as aletas 204 (2), 204 (3), respectivamente. O segundo FinFET 202 (2) inclui trincheiras de STI 206 (3), 206 (4) que isolam eletricamente as aletas 204 (4), 204 (5) e as aletas 204 (5), 204 (6), respectivamente. No entanto, como ilustrado na Figura 2, as trincheiras de STI 206 (1), 206 (3) têm espaços vazios 208 (1), 208 (2), respectivamente, formados em um óxido usado para preencher as trincheiras de STI 206 (1), 206 (3). Em particular, o vazio 208 (1) é formado perto o suficiente em proximidade a uma porta 210 (1) correspondente ao primeiro FinFET 202 (1) tal que o material condutor usado para formar a porta 210 (1) preenche o vazio 208 (1) ), que cria um curto circuito entre uma fonte e um dreno (não mostrado) do primeiro FinFET 202 (1). Curar eletricamente o dreno e a fonte do primeiro FinFET 202 (1) dessa maneira faz com que o primeiro FinFET 202 (1) produza uma saída incorreta.[0021] Before discussing semiconductor devices employing FETs with multiple channel structures without short circuits induced by STI voids starting in Figure 3, examples of conventional semiconductor devices with short circuits induced by STI voids are first described . In this regard, Figure 2 illustrates a semiconductor device 200 that includes first and second FinFETs 202 (1), 202 (2). The first FinFET 202 (1) employs three (3) fins 204(l)-204(3) and the second FinFET 202(2) employs three (3) fins 204(4)-204(6). The first FinFET 202 (1) includes the trenches 206 (1), 206 (2) that electrically isolate the fins 204 (1), 204 (2) and the fins 204 (2), 204 (3), respectively. The second FinFET 202 (2) includes STI trenches 206 (3), 206 (4) that electrically isolate the fins 204 (4), 204 (5) and the fins 204 (5), 204 (6), respectively. However, as illustrated in Figure 2, the STI trenches 206(1), 206(3) have voids 208(1), 208(2), respectively, formed in an oxide used to fill the STI trenches 206 ( 1), 206 (3). In particular, the void 208 (1) is formed close enough in proximity to a port 210 (1) corresponding to the first FinFET 202 (1) such that the conductive material used to form the port 210 (1) fills the void 208 ( 1) ), which creates a short circuit between a source and a drain (not shown) of the first FinFET 202 (1). Electrically curing the drain and source of the first FinFET 202 (1) in this manner causes the first FinFET 202 (1) to produce an incorrect output.

[0022] Para evitar tais curtos circuitos induzidos por vazio de STI, a figura 3 ilustra uma vista em corte transversal de um dispositivo semicondutor exemplificativo 300 empregando primeiro e segundo FET 302(1), 302(2) sem curtos circuitos induzidos por vazio de STI. O dispositivo semicondutor 300 inclui um substrato 304 no qual o primeiro e o segundo FET 302(1), 302(2) são formados. O primeiro FET 302(1) emprega estruturas de canal correspondentes 306(1) a 306(3) dispostas sobre o substrato 304. Adicionalmente, o segundo FET 302(2) emprega estruturas de canal correspondentes 306(4) a 306(6) dispostas sobre o substrato 304. Neste exemplo, o primeiro e o segundo FET 302(1), 302(2) são empregados como FinFETs, e assim também são referidos aqui como primeiro e segundo FinFETs 302(1), 302(2). Desta maneira, as estruturas de canal 306(1) a 306(6) são também referidas como Fins 306(1) a 306(6). No entanto, como discutido em detalhes abaixo, os aspectos podem empregar outros tipos de FETs, como FETs de nanofios, que incluem estruturas de canais alternativos, como nanofios laterais. Além disso, como discutido em detalhe abaixo, uma trincheira STI profunda 308(1) é formada entre o primeiro e segundo FinFETs 302(1), 302(2) e configurada para isolar eletricamente o primeiro e segundo FinFETs 302(1), 302(2). Uma trincheira profunda de STI 308(2) também é formada para isolar eletricamente o segundo FinFET 302(2) de outros elementos no dispositivo semicondutor 300.[0022] To avoid such STI vacuum-induced short circuits, Figure 3 illustrates a cross-sectional view of an exemplary semiconductor device 300 employing first and second FETs 302(1), 302(2) without vacuum-induced short circuits STI. Semiconductor device 300 includes a substrate 304 on which first and second FETs 302(1), 302(2) are formed. The first FET 302(1) employs corresponding channel structures 306(1) to 306(3) disposed on substrate 304. Additionally, the second FET 302(2) employs corresponding channel structures 306(4) to 306(6) disposed on substrate 304. In this example, the first and second FETs 302(1), 302(2) are employed as FinFETs, and thus are also referred to herein as first and second FinFETs 302(1), 302(2). In this manner, channel structures 306(1) to 306(6) are also referred to as Ends 306(1) to 306(6). However, as discussed in detail below, Aspects can employ other types of FETs, such as nanowire FETs, which include alternative channel structures such as lateral nanowires. Furthermore, as discussed in detail below, a deep STI trench 308(1) is formed between the first and second FinFETs 302(1), 302(2) and configured to electrically isolate the first and second FinFETs 302(1), 302 (two). A deep trench of STI 308(2) is also formed to electrically isolate the second FinFET 302(2) from other elements in the semiconductor device 300.

[0023] Continuando a referência à Figura 3, o dispositivo semicondutor 300 também inclui trincheira STI 310(1) a 310(4) formadas entre cada par correspondente de estruturas de canal 306(1) a 306(6). Em particular, com referência ao primeiro FinFET 302(1), a trincheira 310(1) do STI é formada entre as estruturas 306 (1), 306 (2) do canal, e a trincheira 310(2) do STI é formada entre o canal estruturas 306 (2), 306 (3). Adicionalmente, com referência ao segundo FinFET 302(2), a trincheira 310(3) do STI é formada entre as estruturas de canal 306 (4), 306 (5), e a trincheira 310 (4) do STI é formada entre as estruturas do canal. 306 (5), 306 (6). Cada trincheira STI 310(1) a 310(4) inclui uma região inferior 312(1) a 312(4) preenchida com um óxido de qualidade inferior 314, e uma região superior 316(1) a 316(4) preenchida com um maior óxido de qualidade 318.[0023] Continuing the reference to Figure 3, the semiconductor device 300 also includes STI trenches 310(1) to 310(4) formed between each corresponding pair of channel structures 306(1) to 306(6). In particular, with reference to the first FinFET 302(1), the STI trench 310(1) is formed between the channel structures 306 (1), 306 (2), and the STI trench 310(2) is formed between the channel structures 306(2), 306(3). Additionally, with reference to the second FinFET 302(2), the STI trench 310(3) is formed between the channel structures 306 (4), 306 (5), and the STI trench 310 (4) is formed between the channel structures. 306(5), 306(6). Each STI trench 310(1) to 310(4) includes a lower region 312(1) to 312(4) filled with a lower grade oxide 314, and an upper region 316(1) to 316(4) filled with a higher quality oxide 318.

[0024] Continuando a referência à Figura 3, para preencher a região inferior 312(1) a 312(4) da correspondente trincheira STI 310(1) a 310(4), o óxido 314 de qualidade inferior inclui um óxido de elevada relação de aspecto configurado para preencher uma área com uma relação altura/largura (por exemplo, relação de aspecto) superior a dez para um (10:1). Como exemplos não limitativos, estes óxidos com proporções elevadas podem incluir óxido dielétrico rotativo (SOD) ou óxido de deposição de vapor químico fluido (CVD) (FCVD). Assim, à medida que um passo aleta de P do dispositivo semicondutor 300 desce, fazendo com que a relação de aspecto das trincheira STI 310(1) a 310(4) aumente, o óxido de qualidade inferior 314 pode mais facilmente preencher as regiões inferiores 312(1) a 312(4) em comparação com um baixo óxido de relação. Como um exemplo não limitativo, assumindo que o dispositivo semicondutor 300 é fabricado em uma tecnologia de dez (10) nanómetros (nm), cada trincheira 310(1) a 310(4) de STI pode ter aproximadamente vinte e cinco (25) nm de largura, enquanto que cada aleta 306(1) a 306(6) pode ter aproximadamente dez (10) nm de largura, de tal modo que o passo de aleta P é de aproximadamente trinta e cinco (35) nm. Além disso, se cada aleta 306(1) a 306(6) tiver uma altura de aproximadamente 150nm, a relação de altura correspondente a cada largura de trincheira 310(1) a 310(4) será aproximadamente igual a 6:1 (por exemplo, 150 nm: 25 nm). Desta maneira, porque o óxido de qualidade inferior 314 é configurado para preencher uma área tendo uma relação de aspecto maior que dez-para-um (10:1), o óxido de qualidade inferior 314 é capaz de preencher a trincheira 310(1) a 310(4) com uma relação de aspecto de seis para um (6:1).[0024] Continuing with reference to Figure 3, to fill the lower region 312(1) to 312(4) of the corresponding STI trench 310(1) to 310(4), the lower quality oxide 314 includes a high ratio oxide aspect ratio set to fill an area with a height-to-width ratio (for example, aspect ratio) greater than ten to one (10:1). As non-limiting examples, these high proportion oxides can include rotating dielectric oxide (SOD) or fluid chemical vapor deposition (CVD) oxide (FCVD). Thus, as a P fin pitch of the semiconductor device 300 descends, causing the aspect ratio of the STI trenches 310(1) to 310(4) to increase, the lower grade oxide 314 can more easily fill the lower regions. 312(1) to 312(4) compared to a low oxide ratio. As a non-limiting example, assuming semiconductor device 300 is manufactured in a ten (10) nanometer (nm) technology, each STI trench 310(1) to 310(4) can be approximately twenty-five (25) nm in width, while each vane 306(1) to 306(6) may be approximately ten (10) nm in width, such that the vane pitch P is approximately thirty-five (35) nm. Furthermore, if each fin 306(1) to 306(6) has a height of approximately 150nm, the height ratio corresponding to each trench width 310(1) to 310(4) will be approximately equal to 6:1 (by example, 150 nm: 25 nm). In this manner, because the lower grade oxide 314 is configured to fill an area having an aspect ratio greater than ten-to-one (10:1), the lower grade oxide 314 is able to fill the trench 310(1) to 310(4) with an aspect ratio of six to one (6:1).

[0025] Entretanto, com referência contínua à figura 3, os aditivos empregados no óxido de qualidade inferior 314, tal como hidrogênio ou azoto, o tornam mais susceptível à formação de espaços vazios durante os passos particulares de fabricação do dispositivo semicondutor 300. Por exemplo, os espaços vazios 320(1), 320(2) podem ser formados nas regiões inferiores 312(1), 312(3) em resposta ao óxido de qualidade inferior 314 encolhendo devido ao recozimento. Como usado aqui, os espaços vazios 320(1), 320(2) são áreas formadas dentro do óxido de qualidade inferior 314 que são ou um vazio ou preenchido com gás. Como exemplo não limitativo, os espaços vazios 320(1), 320(2) podem ter um diâmetro tão pequeno quanto dois (2) nm, ou tão grande quanto a largura da trincheira 310(1) a 310(4) do STI correspondente.[0025] However, with continued reference to Fig. 3, the additives employed in the lower grade oxide 314, such as hydrogen or nitrogen, make it more susceptible to the formation of voids during the particular manufacturing steps of the semiconductor device 300. For example, , voids 320(1), 320(2) may form in the lower regions 312(1), 312(3) in response to the lower grade oxide 314 shrinking due to annealing. As used herein, voids 320(1), 320(2) are areas formed within the lower grade oxide 314 that are either a void or filled with gas. As a non-limiting example, the voids 320(1), 320(2) may have a diameter as small as two (2) nm, or as large as the width of the trench 310(1) to 310(4) of the corresponding STI .

[0026] Em contraste, com referência contínua à Figura 3, o óxido 318 de qualidade superior que preenche a região superior 316(1) a 316(4) da trincheira 310(1) a 310(4) do STI correspondente não inclui aditivos de modo a não ser suscetível a formação de vazio. Por exemplo, o óxido de qualidade superior 318 pode incluir óxido de silício sem quaisquer aditivos, de tal modo que os espaços vazios não sejam formados em resposta ao recozimento. Sem tais aditivos, o óxido de qualidade superior 318 é um óxido com baixa relação de aspecto configurado para preencher uma área com uma relação entre altura e largura (isto é, relação de aspecto) inferior a dez para um (10:1). Assim, o óxido de qualidade superior 318 é concebido para preencher cada região superior 316(1) a 316(4) sem formar espaços vazios, ao mesmo tempo em que preenche os espaços vazios formados nas regiões inferiores 312(1) a 312(4) e adjacentes aos correspondentes região superior 316(1) a 316(4). Por exemplo, o óxido de qualidade superior 318 preenche a região superior 316(1) e também preenche o vazio 320(1) da região inferior 312(1).[0026] In contrast, with continued reference to Figure 3, the higher grade oxide 318 filling the upper region 316(1) to 316(4) of trench 310(1) to 310(4) of the corresponding STI does not include additives so as not to be susceptible to void formation. For example, the higher grade oxide 318 can include silicon oxide without any additives, such that voids are not formed in response to annealing. Without such additives, the fine grade oxide 318 is a low aspect ratio oxide configured to fill an area with a height to width ratio (i.e., aspect ratio) of less than ten to one (10:1). Thus, the higher grade oxide 318 is designed to fill each upper region 316(1) through 316(4) without forming voids, while filling the voids formed in the lower regions 312(1) through 312(4). ) and adjacent to the corresponding upper region 316(1) to 316(4). For example, the higher grade oxide 318 fills the upper region 316(1) and also fills the void 320(1) of the lower region 312(1).

[0027] Continuando a referência à Figura 3, o primeiro FinFET 302(1) emprega uma porta 322(1) formada com um material condutor disposto sobre as estruturas de canal 306(1) a 306(3) e as trincheiras 310(1), 310(2). O primeiro FinFET 302(1) também emprega uma fonte (não mostrada) disposta em um primeiro lado das estruturas de canal 306(1) a 306(3) e as trincheiras 310(1), 310(2) e um dreno de DST. (não mostrado) disposto em um segundo lado das estruturas de canal 306(l) a 306(3) e as trincheiras 310(3), 310(4) de STI opostas do primeiro lado. Deste modo, tal como anteriormente descrito, porque o vazio 320(1) é adjacente à região superior 316(1) na trincheira 310(1)de STI, o óxido 318 de qualidade superior da região superior 316(1) preenche o vazio 320(1). Assim, a região superior 316(1) impede que o material condutor da porta 322(1) preencha o vazio 320(1). O segundo FinFET 302(2) emprega similarmente uma porta 322(2) formada com um material condutor, uma fonte (não mostrada) e um dreno (não mostrado). No entanto, o espaço vazio 320(2) não é adjacente à região superior 316 (3) da trincheira 310(3) STI. Desta maneira, o vazio 320(2) não é susceptível de ser preenchido pelo material condutor da porta 322(2) e, porta, não é preenchida pelo óxido de qualidade superior 318. Impedindo que o material condutor da porta 322(1) preencha o vazio 320(1), a região superior 316(1) isola eletricamente a porta 322(1) da fonte e dreno do primeiro FinFET 302(1). Adicionalmente, porque o óxido de qualidade superior 318 não é susceptível de formar espaços vazios, o óxido de qualidade superior 318 das regiões superiores 316(1) a 316(4) não inclui espaços vazios com os quais as portas 322(1), 322(2) pode acoplar eletricamente a fonte e o dreno correspondentes. Desta maneira, o preenchimento da região superior 316(1) a 316(4) de cada trincheira 310(1) a 310(4) do STI com o óxido 318 de qualidade superior previne os curtos circuitos induzidos por vazio do STI no dispositivo semicondutor 300.[0027] Continuing the reference to Figure 3, the first FinFET 302(1) employs a gate 322(1) formed with a conductive material disposed on the channel structures 306(1) to 306(3) and the trenches 310(1) ), 310(2). The first FinFET 302(1) also employs a source (not shown) disposed on a first side of channel structures 306(1) to 306(3) and trenches 310(1), 310(2) and a DST drain . (not shown) disposed on a second side of channel structures 306(1) to 306(3) and STI trenches 310(3), 310(4) opposite the first side. Thus, as previously described, because the void 320(1) is adjacent to the upper region 316(1) in the STI trench 310(1), the higher grade oxide 318 from the upper region 316(1) fills the void 320 (1). Thus, the upper region 316(1) prevents the conductive material from the port 322(1) from filling the void 320(1). The second FinFET 302(2) similarly employs a gate 322(2) formed with a conductive material, a source (not shown) and a drain (not shown). However, the void 320(2) is not adjacent to the upper region 316(3) of the trench 310(3) STI. In this way, the void 320(2) is not capable of being filled by the conductive material from port 322(2) and, therefore, is not filled by the higher grade oxide 318. Preventing the conductive material from port 322(1) from filling the void 320(1), the upper region 316(1) electrically isolates the gate 322(1) from the source and drain of the first FinFET 302(1). Additionally, because the higher grade oxide 318 is not likely to form voids, the higher grade oxide 318 of upper regions 316(1) through 316(4) does not include voids with which ports 322(1), 322 (2) can electrically couple the corresponding source and drain. In this way, filling the upper region 316(1) to 316(4) of each trench 310(1) to 310(4) of the STI with the superior grade oxide 318 prevents vacuum-induced short circuits of the STI in the semiconductor device 300.

[0028] A figura 4 ilustra o processo exemplar 400 para fabricar o dispositivo semicondutor 300 na figura 3 sem curtos circuitos induzidos por vazio de STI. Além disso, as Figuras 5A a 5F fornecem diagramas em corte transversal que ilustram o dispositivo semicondutor 300 durante os vários passos do processo de fabricação 400. Os diagramas transversais que ilustram o dispositivo semicondutor 300 nas figuras 5A a 5F serão discutidos em conjunto com a discussão dos exemplos de etapas de fabricação no processo de fabricação 400 na figura 4.[0028] Figure 4 illustrates exemplary process 400 for fabricating the semiconductor device 300 in Figure 3 without STI vacuum-induced short circuits. Furthermore, Figures 5A-5F provide cross-sectional diagrams illustrating semiconductor device 300 during the various steps of manufacturing process 400. Cross-sectional diagrams illustrating semiconductor device 300 in Figures 5A-5F will be discussed in conjunction with the discussion. of the examples of manufacturing steps in the manufacturing process 400 in figure 4.

[0029] A este respeito, o processo de fabricação 400 inclui proporcionar o substrato 304 que inclui estruturas de canal 306(l) a 306(8) dispostas sobre o substrato 304, e STI fura 310(1) a 310(7) (bloco 402, figura 5A). Neste aspecto, cada trincheira STI 310(1) a 310(7) é formada entre um par correspondente de estruturas de canal 306(l) a 306(8). Adicionalmente, neste aspecto, uma porção de óxido 500(1) a 500(8) é disposto sobre cada estrutura de canal 306(l) a 306(8), e uma máscara física de nitreto 502(l) a 502(8) é disposta. sobre cada porção de óxido 500(1) a 500(8). Desta maneira, cada porção de óxido 500(1) a 500(8) e cada máscara física de nitreto 502(l) a 502(8) protegem as estruturas de canal correspondentes 306(1) a 306(8) contra danos durante o processo de fabricação. 400 O processo de fabricação 400 também inclui a disposição do óxido de qualidade inferior 314 em cada trincheira 310(l) a 310(7) do STI (bloco 404, figura 5A). O processo de fabricação 400 também pode incluir o recozimento do óxido de qualidade inferior 314 (bloco 406, figura 5A). Por exemplo, um primeiro recozimento com uma temperatura entre aproximadamente 450° Celsius (C) e 700° C pode ser executado, seguido por um segundo recozimento com uma temperatura entre aproximadamente 850 C e 1100 C. Como previamente descrito, recozimento o óxido 314 da baixa qualidade dentro o bloco 406 pode fazer com que o óxido de qualidade inferior 314 encolha, causando assim o vazio 320(1).[0029] In this regard, the fabrication process 400 includes providing the substrate 304 which includes channel structures 306(l) to 306(8) disposed on the substrate 304, and STI holes 310(1) to 310(7) ( block 402, Fig. 5A). In this regard, each STI trench 310(1) to 310(7) is formed between a corresponding pair of channel structures 306(1) to 306(8). Additionally, in this aspect, an oxide portion 500(1) to 500(8) is disposed over each channel structure 306(l) to 306(8), and a physical nitride mask 502(l) to 502(8) is willing. on each oxide portion 500(1) to 500(8). In this manner, each oxide portion 500(1) to 500(8) and each nitride physical mask 502(l) to 502(8) protect the corresponding channel structures 306(1) to 306(8) from damage during processing. manufacturing process. 400 The fabrication process 400 also includes disposing of the lower grade oxide 314 in each trench 310(1) to 310(7) of the STI (block 404, figure 5A). Fabrication process 400 may also include annealing the lower grade oxide 314 (block 406, Fig. 5A). For example, a first annealing with a temperature between approximately 450° Celsius (C) and 700° C can be performed, followed by a second annealing with a temperature between approximately 850°C and 1100°C. low quality within the block 406 can cause the lower quality oxide 314 to shrink, thus causing void 320(1).

[0030] Com referência contínua à figura 4, de modo a formar mais do que o primeiro e segundo FinFETs 302(1), 302(2) no dispositivo semicondutor 300, o processo de fabricação 400 também pode incluir a disposição de uma máscara física 504 sobre as estruturas de canal 306(7) a 306(8) tal que uma abertura 506 (1) é formada sobre um primeiro subconjunto 508(1) das estruturas de canal 306(7), 306(8) (bloco 408, Figura 5B). Desta maneira, a máscara física 504 cobre um segundo subconjunto 508(2) e um terceiro subconjunto 508(3) de estruturas de canal 306(1) a 306(3), 306(4) a 306(6) dispostas em ambos os lados do primeiro subconjunto 508(1) de estruturas de canal 306(7), 306(8). O processo de fabricação 400 também pode incluir a gravação do primeiro subconjunto 508(1) das estruturas de canal 306(7), 306(8) e o substrato 304 para formar a trincheira de STI profunda 308(1) entre o segundo subconjunto 508(2) das estruturas de canal 306(1) a 306(3) e do terceiro subconjunto 508(3) das estruturas de canal 306(4) a 306(6) (bloco 410, figura 5C). Desta maneira, o segundo subconjunto 508(2) das estruturas de canal 306(1) a 306(3) corresponde ao primeiro FinFET 302(1), e o terceiro subconjunto 508(3) das estruturas de canal 306(4) a 306(6) corresponde ao segundo FinFET 302(2). Adicionalmente, neste aspecto, a máscara física 504 também inclui uma abertura 506 (2) tal que a trincheira de STI profunda 308(2) é formada para isolar eletricamente o segundo FinFET 302(2) de outros elementos no dispositivo semicondutor 300.[0030] With continued reference to Fig. 4, in order to form more than the first and second FinFETs 302(1), 302(2) in the semiconductor device 300, the manufacturing process 400 may also include arranging a physical mask 504 over the channel structures 306(7) to 306(8) such that an aperture 506(1) is formed over a first subset 508(1) of the channel structures 306(7), 306(8) (block 408, Figure 5B). In this way, the physical mask 504 covers a second subset 508(2) and a third subset 508(3) of channel structures 306(1) to 306(3), 306(4) to 306(6) arranged on both sides. sides of the first subset 508(1) of channel structures 306(7), 306(8). Fabrication process 400 may also include etching the first subset 508(1) of the channel structures 306(7), 306(8) and the substrate 304 to form the deep STI trench 308(1) between the second subset 508 (2) of channel structures 306(1) to 306(3) and the third subset 508(3) of channel structures 306(4) to 306(6) (block 410, Figure 5C ). In this way, the second subset 508(2) of channel structures 306(1) to 306(3) corresponds to the first FinFET 302(1), and the third subset 508(3) of channel structures 306(4) to 306 (6) corresponds to the second FinFET 302(2). Additionally, in this regard, the physical mask 504 also includes an aperture 506(2) such that the deep STI trench 308(2) is formed to electrically isolate the second FinFET 302(2) from other elements in the semiconductor device 300.

[0031] Continuando a referência à figura 4, o processo de fabricação 400 também inclui gravar o óxido de qualidade inferior 314 em cada trincheira de STI 310(1) a 310(4) até um nível superior 510 da região inferior 312(1) a 312(4) de cada trincheira de STI 310(1) a 310(4) (bloco 412, figura 5D). Além disso, o processo de fabricação 400 inclui dispor o óxido de qualidade superior 318 na região superior 316(1) a 316(4) de cada trincheira 310(1) a 310(4) do STI sobre o óxido de qualidade inferior 314 (bloco 414, figura 5E). Em adição ao preenchimento das trincheiras 310(1) a 310(4) do STI, o óxido 318 de qualidade superior preenche o vazio 320(1) formado no óxido de qualidade inferior 314 que é adjacente ao nível superior 510 da região inferior 312(1). Neste aspecto, o processo de fabricação 400 também pode incluir a disposição do óxido de qualidade superior 318 nas trincheiras profundas de STI 308(1), 308(2) (bloco 416, Figura 5E). A eliminação do óxido de qualidade superior 318 no bloco 416 pode ser conseguida usando um processo convencional de relação de aspecto elevado (HARP). Para completar o primeiro e o segundo FinFETs 302(1), 302(2), o processo de fabricação 400 pode incluir a formação das portas 322(1), 322(2) sobre as estruturas de canal 306(1) a 306(3), 306(4) a 306(6), respectivamente (bloco 418, figura 5F). Para formar as portas 322(1), 322(2) neste aspecto, os óxidos de coxim 500(l) a 500(3), 500(4) a 500(6) e as máscaras duras de nitreto 502(l) a 502(3), 502(4) a 502(6) são primeiro removidos. Adicionalmente, os portões 322(1), 322(2) podem ser formados usando técnicas de fabricação convencionais, tais como processos de porta metálica de dielétrica alta (HKMG). Um dielétrico entre camadas (ILD) também pode ser disposto de modo a preencher lacunas no dispositivo semicondutor 300. Como previamente descrito, preenchendo o vazio 320(1) com o óxido de qualidade superior 318 de tal modo que o vazio 320(1) isola eletricamente a porta 322(1) a partir do vazio 320(1) evita um curto circuito induzido por vazio de STI no dispositivo semicondutor 300.[0031] Continuing the reference to Figure 4, the manufacturing process 400 also includes etching the lower grade oxide 314 in each trench from STI 310(1) to 310(4) to an upper level 510 of the lower region 312(1) to 312(4) of each STI trench 310(1) to 310(4) (block 412, figure 5D). Furthermore, fabrication process 400 includes disposing the higher grade oxide 318 in the upper region 316(1) to 316(4) of each trench 310(1) to 310(4) of the STI over the lower grade oxide 314 ( block 414, figure 5E). In addition to filling the trenches 310(1) to 310(4) of the STI, the higher grade oxide 318 fills the void 320(1) formed in the lower grade oxide 314 that is adjacent to the upper tier 510 of the lower region 312( 1). In this regard, fabrication process 400 may also include disposing of the higher grade oxide 318 in deep STI trenches 308(1), 308(2) (block 416, Figure 5E). Elimination of the higher quality oxide 318 in block 416 can be accomplished using a conventional high aspect ratio (HARP) process. To complete the first and second FinFETs 302(1), 302(2), fabrication process 400 may include forming gates 322(1), 322(2) on channel structures 306(1) to 306( 3), 306(4) to 306(6), respectively (block 418, figure 5F). To form the ports 322(1), 322(2) in this aspect, the cushion oxides 500(l) to 500(3), 500(4) to 500(6) and the hard nitride masks 502(l) to 502(3), 502(4) to 502(6) are first removed. Additionally, gates 322(1), 322(2) can be formed using conventional fabrication techniques, such as high dielectric metallic gate (HKMG) processes. An interlayer dielectric (ILD) may also be arranged to fill gaps in the semiconductor device 300. As previously described, filling the void 320(1) with the higher grade oxide 318 such that the void 320(1) insulates electrically port 322(1) from void 320(1) prevents an STI void induced short circuit in semiconductor device 300.

[0032] Além de dispor o óxido de qualidade superior 318 nas trincheiras profundas STI 308(1), 308(1) como no dispositivo semicondutor 300 na figura 3, outros aspectos podem empregar óxidos de qualidade inferior e superior 314, 318 nas trincheiras profundas do STI 308(1), 308(2). A este respeito, a figura 6 ilustra um processo de fabricação exemplificativo 600 que pode ser substituído pelos blocos 416, 418 na Figura 4, de modo que os óxidos 314, 318 de qualidade inferior e superior estão dispostos nas trincheiras profundas 308(1), 308(2). Além disso, as figuras 7A a 7C fornecem diagramas em corte transversal que ilustram um dispositivo semicondutor 700 durante os vários passos do processo de fabricação 600. Os diagramas transversais que ilustram o dispositivo semicondutor 700 nas figuras 7A a 7C serão discutidos em conjunto com a discussão dos exemplos de etapas de fabricação no processo de fabricação 600 na figura 6.[0032] In addition to disposing the higher quality oxide 318 in the deep trenches STI 308(1), 308(1) as in the semiconductor device 300 in Figure 3, other aspects may employ lower and higher quality oxides 314, 318 in the deep trenches of STI 308(1), 308(2). In this regard, Figure 6 illustrates an exemplary fabrication process 600 that can be replaced by the blocks 416, 418 in Figure 4, so that the lower and higher grade oxides 314, 318 are disposed in the deep trenches 308(1), 308(2). Furthermore, Figures 7A to 7C provide cross-sectional diagrams illustrating a semiconductor device 700 during the various steps of manufacturing process 600. The cross-sectional diagrams illustrating the semiconductor device 700 in Figures 7A to 7C will be discussed in conjunction with the discussion. of the examples of manufacturing steps in the manufacturing process 600 in figure 6.

[0033] De acordo com as formas de realização da presente invenção, o processo de fabricação 600 inclui a colocação do óxido de qualidade inferior 314 nas trincheiras profundas de STI 308(1), 308(2) (bloco 602, figura 7A). O processo de fabricação 600 inclui também a gravação do óxido de qualidade inferior 314 nas trincheiras profundas de STI 308(1), 308(2) para um nível superior 702 de uma região de fundo 704 (1), 704 (2) de cada trincheira profunda 308(1), 308(2) (bloco 604, figura 7A). Adicionalmente, o processo de fabricação 600 inclui a disposição do óxido de qualidade superior 318 em uma região superior 706 (1), 706 (2) de cada trincheira de STI profunda 308(1), 308(2) sobre o óxido de qualidade inferior 314 (bloco 606, Figura 7B). Semelhante ao processo de fabricação 400 na Figura 4, o processo de fabricação 600 também pode incluir a formação da porta 322(1), 322(2) sobre as estruturas de canal 306(1) a 306(3), 306(4) a 306(6), respectivamente (bloco 608, Figura 7C). Formar o dispositivo semicondutor 700 com os óxidos 314, 318 de qualidade inferior e superior nas trincheiras 308(1), 308(2) profundas de STI desta maneira pode reduzir os custos de fabricação, uma vez que é utilizado menos óxido 318 de qualidade superior para o dispositivo semicondutor 300 na Figura 3.[0033] According to embodiments of the present invention, the fabrication process 600 includes placing the lower grade oxide 314 in the deep STI trenches 308(1), 308(2) (block 602, Fig. 7A). The fabrication process 600 also includes etching the lower grade oxide 314 into the deep STI trenches 308(1), 308(2) to an upper level 702 of a bottom region 704(1), 704(2) of each deep trench 308(1), 308(2) (block 604, figure 7A). Additionally, the fabrication process 600 includes disposing the higher grade oxide 318 in an upper region 706(1), 706(2) of each deep STI trench 308(1), 308(2) over the lower grade oxide 314 (block 606, Figure 7B ). Similar to the fabrication process 400 in Figure 4, the fabrication process 600 may also include forming the port 322(1), 322(2) on the channel structures 306(1) to 306(3), 306(4) to 306(6), respectively (block 608, Figure 7C). Forming the semiconductor device 700 with the lower and higher grade oxides 314, 318 in deep STI trenches 308(1), 308(2) in this manner can reduce manufacturing costs since less higher grade 318 oxide is used for the semiconductor device 300 in Figure 3.

[0034] Além de preencher as trincheiras 310(1) a 310(4) da STI com os óxidos 314, 318 de qualidade inferior e superior no dispositivo semicondutor 300, empregando o primeiro e o segundo FinFETs 302(1), 302(2) na figura 3 , outros aspectos podem empregar tipos FET alternativos, ao mesmo tempo em que previnem os curtos circuitos induzidos por espaços vazios de STI. A este respeito, a figura 8 ilustra uma vista em corte transversal de um dispositivo semicondutor exemplificativo 800 empregando primeiro e segundo FET de nano fio 802(1), 802(2) sem curtos circuitos induzidos por vazio de STI. O dispositivo semicondutor 800 inclui certos componentes comuns com o dispositivo semicondutor 300 na figura 3, como mostrado por números de elementos semelhantes entre as figuras 3 e 8, e assim não serão descritos novamente. Deste modo, o primeiro nano fio FET 802(1) emprega estruturas de canal correspondentes 804(l) a 804(3) dispostas sobre o substrato 304. Adicionalmente, o segundo nano fio FET 802(2) emprega estruturas de canal correspondentes 804(4) a 804(6) dispostas sobre o substrato 304.[0034] In addition to filling the trenches 310(1) to 310(4) of the STI with the oxides 314, 318 of lower and higher quality in the semiconductor device 300, employing the first and second FinFETs 302(1), 302(2 ) in Figure 3 , other aspects may employ alternative FET types while preventing STI void-induced short circuits. In this regard, Figure 8 illustrates a cross-sectional view of an exemplary semiconductor device 800 employing first and second nanowire FETs 802(1), 802(2) without STI vacuum-induced short circuits. Semiconductor device 800 includes certain components common with semiconductor device 300 in Figure 3, as shown by similar element numbers between Figures 3 and 8, and thus will not be described again. Thus, the first FET nanowire 802(1) employs corresponding channel structures 804(1) to 804(3) disposed on the substrate 304. Additionally, the second FET nanowire 802(2) employs corresponding channel structures 804( 4) to 804(6) disposed on the substrate 304.

[0035] Continuando a referência à Figura 8, o dispositivo semicondutor 800 também inclui trincheira STI 310(1) a 310(4) formadas entre cada par correspondente de estruturas de canal 804(l) a 804(6). Em particular, com referência ao primeiro nano fio FET 802(1), a trincheira STI 310(1) é formada entre as estruturas de canal 804(1), 804(2), e a trincheira STI 310(2) é formada entre as estruturas de canal 804 (2), 804 (3). Adicionalmente, com referência ao segundo nano fio FET 802(2), a trincheira STI 310(3) é formada entre as estruturas de canal 804(4), 804(5), e a trincheira STI 310(4) é formada entre o canal estruturas 804(5), 804(6). Além disso, o primeiro nano fio FET 802(1) emprega uma porta 806 (1) disposta sobre as estruturas de canal 804(l) a 804(3) e as trincheiras 310(1), 310(2) da STI. A porta 806 (1) é formada pelo emprego de nanofios 808(l)a 808(9) rodeados por um material condutor. O segundo nano fio FET 802(2) similarmente emprega uma porta 806(2) disposta sobre as estruturas de canal 804(4) a 804(6) e as trincheiras 310(3), 310(4) da STI. A porta 806(2) é formada pelo emprego de nanofios 808(10)a 808(18) rodeados por um material condutor.[0035] Continuing the reference to Figure 8, the semiconductor device 800 also includes STI trenches 310(1) to 310(4) formed between each corresponding pair of channel structures 804(1) to 804(6). In particular, with reference to the first FET nanowire 802(1), the STI trench 310(1) is formed between the channel structures 804(1), 804(2), and the STI trench 310(2) is formed between channel structures 804(2), 804(3). Additionally, with reference to the second FET nanowire 802(2), the STI trench 310(3) is formed between the channel structures 804(4), 804(5), and the STI trench 310(4) is formed between the channel structures 804(5), 804(6). Furthermore, the first nanowire FET 802(1) employs a gate 806(1) disposed over channel structures 804(1) to 804(3) and trenches 310(1), 310(2) of the STI. Gate 806(1) is formed by employing nanowires 808(1) to 808(9) surrounded by a conductive material. The second nanowire FET 802(2) similarly employs a gate 806(2) disposed over channel structures 804(4) to 804(6) and trenches 310(3), 310(4) of the STI. Gate 806(2) is formed by employing nanowires 808(10) to 808(18) surrounded by a conductive material.

[0036] Continuando a referência à figura 8, como descrito com referência à figura 3, cada trincheira 310(1) a 310(4) do STI no dispositivo semicondutor 800 inclui a região inferior correspondente 312(1) a 312(4) preenchida com o óxido de qualidade inferior 314, e a região superior correspondente com a região superior 316(1) a 316(4) preenchida com o óxido de qualidade superior 318. Deste modo, o óxido de qualidade superior 318 na região superior 316(1) preenche um espaço vazio 320(1) de tal modo que a porta 806 (1) não cria um curto circuito induzido STI. Assim, de forma semelhante ao dispositivo semicondutor 300 na figura 3, o preenchimento da região superior 316(l) a 316(4) de cada trincheira 310(1) a 310(4) do STI com o óxido 318 de qualidade superior evita a interferência elétrica induzida do STI, no dispositivo semicondutor 800.[0036] Continuing the reference to Figure 8, as described with reference to Figure 3, each trench 310(1) to 310(4) of the STI in the semiconductor device 800 includes the corresponding lower region 312(1) to 312(4) filled with the lower grade oxide 314, and the corresponding upper region with the upper region 316(1) to 316(4) filled with the higher grade oxide 318. Thus, the higher grade oxide 318 in the upper region 316(1 ) fills a void 320(1) such that port 806(1) does not create an STI induced short circuit. Thus, similar to the semiconductor device 300 in FIG. 3, filling the upper region 316(1) to 316(4) of each STI trench 310(1) to 310(4) with the higher grade oxide 318 prevents the STI induced electrical interference in semiconductor device 800.

[0037] Os elementos aqui descritos são por vezes referidos como meios para alcançar uma propriedade particular. A este respeito, o substrato 304 é por vezes referido aqui como "um meio para proporcionar um substrato. "As estruturas de canal 306(1) a 306(6) e 804 (1) - 804 (6) as vezes aqui referidas como" um meio para proporcionar uma série de estruturas de canal dispostas sobre o substrato e correspondendo a um FET. " Além disso, as trincheiras de STI 310(1) a 310(4) são por vezes aqui referidas como "um meio para fornecer uma ou mais trincheiras de STI. "[0037] The elements described herein are sometimes referred to as means for achieving a particular property. In this regard, substrate 304 is sometimes referred to herein as "a means for providing a substrate." Channel structures 306(1) through 306(6) and 804(1) - 804(6) are sometimes referred to herein as "a means for providing a series of channel structures disposed on the substrate and corresponding to a FET." In addition, the STI trenches 310(1) to 310(4) are sometimes referred to herein as "a means for providing a or more STI trenches."

[0038] Além disso, embora os aspectos fornecidos aqui incluam dispositivos semicondutores com múltiplos FETs, como o primeiro e o segundo FinFETs 302(1), 302(2), outros aspectos podem incluir um dispositivo semicondutor com um único FET. Como um exemplo não limitativo, um dispositivo semicondutor pode empregar um único FET com múltiplas estruturas de canal, e uma trincheira de STI preenchida com óxidos de qualidade inferior e superior entre cada estrutura de canal, como descrito acima.[0038] Furthermore, although the aspects provided here include semiconductor devices with multiple FETs, such as the first and second FinFETs 302(1), 302(2), other aspects may include a semiconductor device with a single FET. As a non-limiting example, a semiconductor device may employ a single FET with multiple channel structures, and an STI trench filled with lower and higher grade oxides between each channel structure, as described above.

[0039] Os dispositivos semicondutores empregando FETs com múltiplas estruturas de canal sem curtos circuitos induzidos por vazio de STI, de acordo com os aspectos aqui divulgados, podem ser fornecidos ou integrados em qualquer dispositivo baseado em processador. Exemplos, sem limitação, incluem um decodificador, uma unidade de entretenimento, um dispositivo de navegação, um dispositivo de comunicações, uma unidade de dados de localização fixa, uma unidade de dados de localização móvel, um telefone celular, um telefone celular, um smartphone, um tablet, um phablet, um servidor, um computador, um computador portátil, um computador de secretária, um assistente digital pessoal (PDA), um monitor, um monitor de computador, uma televisão, um sintonizador, um rádio, um rádio por satélite, um leitor de música, um leitor de música digital, um leitor de música portátil, um leitor de vídeo digital, um leitor de vídeo, um leitor de discos de vídeo digital (DVD), um leitor de vídeo digital portátil e um automóvel.[0039] Semiconductor devices employing FETs with multiple channel structures without STI vacuum-induced short circuits, in accordance with the aspects disclosed herein, can be supplied or integrated into any processor-based device. Examples, without limitation, include a set-top box, an entertainment unit, a navigation device, a communications device, a fixed location data unit, a mobile location data unit, a cell phone, a cell phone, a smartphone , a tablet, a phablet, a server, a computer, a portable computer, a desktop computer, a personal digital assistant (PDA), a monitor, a computer monitor, a television, a tuner, a radio, a wireless satellite, a music player, a digital music player, a portable music player, a digital video player, a video player, a digital video disc (DVD) player, a portable digital video player and an automobile .

[0040] A este respeito, a figura 9 ilustra um exemplo de um sistema baseado em processador 900 que pode empregar dispositivos semicondutores 300, 700 e 800 ilustrados nas figuras 3, 7C e 8, respectivamente. Neste exemplo, o sistema 900 baseado em processador inclui uma ou mais unidades de processamento central (CPUs) 902, cada uma incluindo um ou mais processadores 904. A (s) CPU (s) 902 podem ter memória cache 906 acoplada ao(s) processador(es) 904 para acesso rápido a dados temporariamente armazenados. A (s) CPU (s) 902 é acoplada a um bus de sistema 908 e pode intercalar dispositivos mestre e escravo incluídos no sistema baseado em processador 900. Como é bem conhecido, a(s) CPU(s) 902 comunica com estes outros dispositivos por meio da troca de endereço, controle e informação de dados por meio do barramento de sistema 908. Por exemplo, a(s) CPU(s) 902 podem comunicar pedidos de transação de BUS a um controlador de memória 910 como um exemplo de um dispositivo escravo. Embora não ilustrado na figura 9, podem ser fornecidos vários barramentos de sistema 908, em que cada barramento de sistema 908 constitui um tecido diferente.[0040] In this regard, Figure 9 illustrates an example of a processor-based system 900 that may employ semiconductor devices 300, 700 and 800 illustrated in Figures 3, 7C and 8, respectively. In this example, processor-based system 900 includes one or more central processing units (CPUs) 902, each including one or more processors 904. CPU(s) 902 may have cache memory 906 coupled to the processor(s) 902. 904 processor(s) for fast access to temporarily stored data. CPU(s) 902 is coupled to a system bus 908 and can interleave master and slave devices included in processor-based system 900. As is well known, CPU(s) 902 communicate with these others. devices by exchanging address, control, and data information over system bus 908. For example, CPU(s) 902 may communicate BUS transaction requests to a memory controller 910 as an example of a slave device. Although not illustrated in Figure 9, multiple system buses 908 may be provided, with each system bus 908 constituting a different fabric.

[0041] Outros dispositivos mestre e escravo podem ser conectados ao barramento de sistema 908. Como ilustrado na figura 9, estes dispositivos podem incluir um sistema de memória 912, um ou mais dispositivos de entrada 914, um ou mais dispositivos de saída 916, um ou mais dispositivos de interface de rede 918 e um ou mais controladores de visualização 920, como exemplos. O(s) dispositivo(s) de entrada 914 pode(m) incluir qualquer tipo de dispositivo de entrada, incluindo, entre outros, teclas de entrada, comutadores, processadores de voz, etc. O(s) dispositivo(s) de saída 916 pode(m) incluir qualquer tipo de dispositivo de saída, incluindo, mas não se limitando a, áudio, vídeo, outros indicadores visuais, etc. O(s) dispositivo(s) de interface de rede 918 pode ser qualquer dispositivo configurado para permitir a troca de dados de e para uma rede 922. A rede 922 pode ser qualquer tipo de rede, incluindo, mas não limitado a, uma rede com ou sem fio, uma rede privada ou pública, uma rede local (LAN), uma rede local sem fio (WLAN), uma rede de longa distância (WAN), uma rede BLUETOOTH™ e a Internet. O dispositivo de interface de rede 918 pode ser configurado para suportar qualquer tipo de protocolo de comunicação desejado. O sistema de memória 912 pode incluir uma ou mais unidades de memória 924(0) a 924(N).[0041] Other master and slave devices may be connected to system bus 908. As illustrated in Figure 9, these devices may include a system memory 912, one or more input devices 914, one or more output devices 916, a or more network interface devices 918 and one or more display controllers 920, as examples. Input device(s) 914 may include any type of input device, including but not limited to input keys, switches, speech processors, and the like. Output device(s) 916 may include any type of output device including, but not limited to, audio, video, other visual indicators, etc. The network interface device(s) 918 can be any device configured to allow the exchange of data to and from a network 922. Network 922 can be any type of network, including, but not limited to, a network wired or wireless, a private or public network, a local area network (LAN), a wireless local area network (WLAN), a wide area network (WAN), a BLUETOOTH™ network, and the Internet. Network interface device 918 can be configured to support any type of desired communication protocol. Memory system 912 may include one or more memory units 924(0) to 924(N).

[0042] A(s) CPU(s) 902 também podem ser configuradas para acessar o(s) controlador(es) 920 de tela por meio do barramento de sistema 908 para controlar informações enviadas para uma ou mais telas 926. O(s) controlador(es) de tela 920 envia informação para o(s) mostrador(es) 926 a ser exibido por meio de um ou mais processadores de vídeo 928, que processam a informação a ser exibida em um formato adequado para o(s) mostrador(es) 926. O(s) mostrador(s) 926 pode incluir qualquer tipo de mostrador, incluindo, mas não limitado a, um tubo de raios catódicos (CRT), um mostrador de cristal líquido (LCD), um mostrador de plasma, um mostrador de diodos emissores de luz (LED), etc.[0042] CPU(s) 902 may also be configured to access screen controller(s) 920 via system bus 908 to control information sent to one or more screens 926. ) screen controller(s) 920 sends information to the display(s) 926 to be displayed via one or more video processors 928, which process the information to be displayed into a format suitable for the display(s) display(s) 926. The display(s) 926 can include any type of display, including, but not limited to, a cathode ray tube (CRT), a liquid crystal display (LCD), a plasma, a light-emitting diode (LED) display, etc.

[0043] Os peritos na técnica apreciarão ainda que os vários blocos lógicos ilustrativos, módulos, circuitos e algoritmos descritos em ligação com os aspectos aqui divulgados podem ser implementados como hardware eletrônico, instruções armazenadas na memória ou noutro meio legível por computador e executados por um processador ou outro dispositivo de processamento, ou combinações de ambos. Os dispositivos mestre e escravo descritos aqui podem ser empregados em qualquer circuito, componente de hardware, circuito integrado (CI) ou chip CI, como exemplos. A memória aqui divulgada pode ser de qualquer tipo e tamanho de memória e pode ser configurada para armazenar qualquer tipo de informação desejada. Para ilustrar claramente essa permutabilidade, vários componentes ilustrativos, blocos, módulos, circuitos e etapas foram descritos acima em termos gerais em termos de sua funcionalidade. Como essa funcionalidade é implementada depende da aplicação específica, das opções de design e/ou das restrições de design impostas ao sistema como um todo. Os artesãos hábeis podem implementar a funcionalidade descrita de maneiras variadas para cada aplicação particular, mas tais decisões de implementação não devem ser interpretadas como causando um desvio do escopo da presente divulgação.[0043] Those skilled in the art will further appreciate that the various illustrative logic blocks, modules, circuits, and algorithms described in connection with the aspects disclosed herein may be implemented as electronic hardware, instructions stored in memory or other computer-readable medium, and executed by a processor or other processing device, or combinations of both. The master and slave devices described here can be employed on any circuit, hardware component, integrated circuit (IC) or IC chip, as examples. The memory disclosed herein can be of any type and size of memory and can be configured to store any type of information desired. To clearly illustrate this interchangeability, a number of illustrative components, blocks, modules, circuits, and steps have been described above in general terms in terms of their functionality. How this functionality is implemented depends on the specific application, design choices, and/or design constraints placed on the system as a whole. Skilled artisans may implement the described functionality in varying ways for each particular application, but such implementation decisions should not be construed as causing a deviation from the scope of the present disclosure.

[0044] Os vários blocos lógicos ilustrativos, módulos e circuitos descritos em conexão com os aspectos aqui revelados podem ser implementados ou executados com um processador, um Processador de Sinal Digital (DSP), um Circuito Integrado de Aplicação Específica (ASIC), um Arranjo de Porta Programável em Campo ( FPGA) ou outro dispositivo lógico programável, porta discreta ou lógica do transistor, componentes de hardware discretos ou qualquer combinação destes concebidos para desempenhar as funções aqui descritas. Um processador pode ser um microprocessador, mas, em alternativa, o processador pode ser qualquer processador, controlador, microcontrolador ou máquina de estado convencional. Um processador pode também ser implementado como uma combinação de dispositivos de computação (por exemplo, uma combinação de um DSP e um microprocessador, uma série de microprocessadores, um ou mais microprocessadores em conjunto com um núcleo de DSP, ou qualquer outra configuração).[0044] The various illustrative logic blocks, modules and circuits described in connection with the aspects disclosed herein can be implemented or executed with a processor, a Digital Signal Processor (DSP), an Application Specific Integrated Circuit (ASIC), an Array Field Programmable Gate (FPGA) or other programmable logic device, discrete gate or transistor logic, discrete hardware components, or any combination thereof designed to perform the functions described herein. A processor may be a microprocessor, but alternatively the processor may be any conventional processor, controller, microcontroller or state machine. A processor can also be implemented as a combination of computing devices (for example, a combination of a DSP and a microprocessor, a series of microprocessors, one or more microprocessors together with a DSP core, or any other configuration).

[0045] Os aspectos aqui apresentados podem ser incorporados em hardware e em instruções que são armazenados em hardware e podem residir, por exemplo, em Memória de Acesso Aleatório (RAM), memória flash, memória somente leitura (ROM), ROM eletricamente programável (EPROM), A ROM EEPROM (ROM Programável Apagável Eletricamente), registra, um disco rígido, um disco removível, um CD-ROM ou qualquer outra forma de meio legível por computador conhecido na técnica. Um suporte de armazenamento exemplificativo é acoplado ao processador de tal modo que o processador pode ler informação e gravar informação no meio de armazenamento. Em alternativa, o meio de armazenamento pode ser parte integrante do processador. O processador e o meio de armazenamento podem residir em um ASIC. O ASIC pode residir em uma estação remota. Em alternativa, o processador e o meio de armazenamento podem residir como componentes discretos em uma estação remota, estação base ou servidor.[0045] The aspects presented here can be incorporated into hardware and into instructions that are stored in hardware and can reside, for example, in Random Access Memory (RAM), flash memory, read-only memory (ROM), electrically programmable ROM ( EPROM), EEPROM (Electrically Erasable Programmable ROM) ROM, records, a hard disk, a removable disk, a CD-ROM, or any other form of computer-readable medium known in the art. An exemplary storage medium is coupled to the processor such that the processor can read information from and write information to the storage medium. Alternatively, the storage medium may be an integral part of the processor. The processor and storage medium can reside in an ASIC. The ASIC can reside on a remote station. Alternatively, the processor and storage medium can reside as discrete components in a remote station, base station or server.

[0046] É também notado que os passos operacionais descritos em qualquer um dos aspectos exemplares aqui descritos são descritos para fornecer exemplos e discussão. As operações descritas podem ser realizadas em numerosas sequências diferentes para além das sequências ilustradas. Além disso, as operações descritas em uma única etapa operacional podem, na verdade, ser executadas em várias etapas diferentes. Adicionalmente, um ou mais passos operacionais discutidos nos aspectos exemplares podem ser combinados. Deve ser entendido que os passos operacionais ilustrados nos diagramas de fluxograma podem estar sujeitos a numerosas modificações diferentes, como será prontamente aparente para um especialista na técnica. Os peritos na técnica também compreenderão que a informação e os sinais podem ser representados utilizando qualquer uma das várias tecnologias e técnicas diferentes. Por exemplo, dados, instruções, comandos, informações, sinais, bits, símbolos e chips que podem ser referenciados ao longo da descrição acima podem ser representados por tensões, correntes, ondas eletromagnéticas, campos ou partículas magnéticas, campos ópticos ou partículas, ou qualquer combinação destes.[0046] It is also noted that the operational steps described in any of the exemplary aspects described herein are described to provide examples and discussion. The described operations can be performed in numerous different sequences in addition to the illustrated sequences. Furthermore, the operations described in a single operational step can actually be performed in several different steps. Additionally, one or more operational steps discussed in the exemplary aspects may be combined. It should be understood that the operational steps illustrated in the flowchart diagrams may be subject to numerous different modifications, as will be readily apparent to one skilled in the art. Those skilled in the art will also understand that information and signals can be represented using any of a number of different technologies and techniques. For example, data, instructions, commands, information, signals, bits, symbols and chips that may be referenced throughout the above description may be represented by voltages, currents, electromagnetic waves, magnetic fields or particles, optical fields or particles, or any other combination of these.

[0047] A descrição anterior da presente invenção é proporcionada para permitir a qualquer perito na técnica fazer ou utilizar a divulgação. Várias modificações à presente invenção serão prontamente evidentes para os peritos na técnica, e os princípios genéricos aqui definidos podem ser aplicados a outras variações sem se afastar do espírito ou âmbito da divulgação. Assim, a invenção não se destina a ser limitada aos exemplos e concepções aqui descritos, mas deve ser-lhe conferido o âmbito mais amplo consistente com os princípios e novas características aqui descritas.[0047] The foregoing description of the present invention is provided to enable anyone skilled in the art to make or use the disclosure. Various modifications to the present invention will be readily apparent to those skilled in the art, and the general principles defined herein can be applied to other variations without departing from the spirit or scope of the disclosure. Thus, the invention is not intended to be limited to the examples and designs described herein, but is to be accorded the broadest scope consistent with the principles and novel features described herein.

Claims

1. Semiconductor device (408), characterized in that it comprises: a substrate (304); a plurality of channel structures (306(1) 306(6), 804(1)-804(6)) arranged on the substrate and corresponding to a field effect transistor, FET; and one or more shallow trench isolation trenches, STI, (310(1) - 310(4)), each STI trench formed between a corresponding pair of one of the plurality of channel structures and comprising: a region lower (312(1)-312(4)) filled with a lower grade oxide being susceptible to void formation; and an upper region (316(1)-316(4)) filled with a higher grade oxide not being susceptible to void formation, wherein the higher grade oxide fills voids formed in the lower grade oxide within , and adjacent to the upper level of the lower region.

2. Semiconductor device according to claim 1, characterized in that the lower quality oxide comprises an oxide with a high aspect ratio configured to fill an area having a height to width ratio greater than ten-to-one, 10:1, and, wherein the higher grade oxide comprises a low aspect ratio oxide configured to fill an area having a height to width ratio of less than ten-to-one, 10:1, wherein the oxide inferior quality is selected from the group consisting of: spin-on dielectric oxide, SOD; and chemical vapor deposition oxide, CVD with FCVD fluidity, and wherein the higher grade oxide comprises silicon oxide.

3. Semiconductor device according to claim 1, characterized in that it additionally comprises: a port arranged on the plurality of channel structures and the upper region of each STI trench of the one or more STI trenches; a fountain disposed on a first side of the plurality of channel structures and the one or more STI trenches; and a drain disposed on a second side of the plurality of channel structures and the one or more STI trenches opposite the first side, wherein the upper region of each STI trench of the one or more STI trenches electrically isolates the port from the source and drain, and wherein: each channel structure of the plurality of channel structures comprises a fin; and the FET comprises a FinFET, or wherein the FET comprises a nanowire FET.

4. Semiconductor device according to claim 1, characterized in that it additionally comprises: a plurality of channel structures arranged on the substrate and corresponding to a second FET; one or more STI trenches, each STI trench formed between a corresponding pair of channel structures among the plurality of channel structures corresponding to the second FET and comprising: a lower region filled with lower grade oxide; and an upper region filled with the higher grade oxide; and a deep STI trench formed between the FET and the second FET and configured to electrically isolate the FET and the second FET.

5. Semiconductor device according to claim 1, characterized in that it is integrated into an integrated circuit, IC, or integrated into a device selected from the group consisting of: a set top box; an entertainment unit; a navigation device; a communications device; a fixed location data unit; a mobile location data unit; a mobile phone; a cell phone; a smart phone; a tablet; a phablet; a server; a computer; a laptop computer; a desktop computer; a personal digital assistant, PDA; a monitor; a computer monitor; a television; a tuner; a radio; a satellite radio; a music player; a digital music player; a portable music player; a digital video player; a video player; a digital video disc player, DVD; a portable digital video player; and an automobile.

6. Semiconductor device according to claim 1, characterized in that it further comprises: a port arranged on the plurality of channel structures and the upper region of each STI trench among the one or more STI trenches; a fountain disposed on a first side among the plurality of channel structures and the one or more STI trenches; and a drain disposed on a second side among the plurality of channel structures and the one or more STI trenches opposite the first side, wherein a void is not formed in the higher grade oxide, and the higher grade oxide prevents gate to electrically couple to the source or drain.

7. Semiconductor device according to claim 1, characterized in that no void having a diameter of two, 2, or more nanometers, nm, is formed in the upper region.

8. Method (400) for fabricating semiconductor devices employing field-effect transistors, FETs, with multiple channel structures without shallow trench insulation void-induced short circuit, STI, characterized in that it comprises: providing (402) a substrate comprising a plurality of channel structures of a first FET disposed on the substrate, and one or more STI trenches, each STI trench formed between a corresponding pair of channel structures among the plurality of channel structures; disposing (404) an inferior grade oxide susceptible to void formation in each STI trench; recording (412) the lower grade oxide in each STI trench to an upper level of a lower region of each STI trench; and disposing (414) a higher grade oxide not susceptible to void formation in an upper region of each STI trench over the lower grade oxide, wherein the higher grade oxide fills voids formed in the lower grade oxide which are within, and adjacent to, the upper level of the lower region.

9. The method of claim 8, further comprising forming a gate over the plurality of channel structures to form the first FET corresponding to the plurality of channel structures.

10. The method of claim 8, further comprising: arranging a hard mask over the plurality of channel structures such that an opening is formed over a first subset of channel structures and the hard mask covers a second subset of channel structures and a third subset of channel structures disposed on either side of the first subset of channel structures; and etching the first subset of channel structures and the substrate to form a deep STI trench between the second subset of channel structures and the third subset of channel structures, wherein the second subset of channel structures corresponds to the first FET and third subset of channel frames corresponds to a second FET.

11. Method according to claim 10, characterized in that it additionally comprises disposing the superior quality oxide in the deep STI trench.

12. Method according to claim 10, characterized in that it additionally comprises: disposing the lower quality oxide in the deep STI trench; etching the low quality oxide in the deep STI trench to an upper level of a lower region of the deep STI trench; and disposing the higher grade oxide in an upper region of the deep STI trench over the lower grade oxide.

13. Method according to claim 8, characterized in that it additionally comprises annealing the oxide of inferior quality.

14. Method according to claim 8, characterized in that disposing the lower quality oxide comprises disposing a high aspect ratio oxide configured to fill an area having a height to width ratio greater than ten-to-one , 10:1, and wherein disposing the higher quality oxide comprises disposing a low aspect ratio oxide configured to fill an area with a height to width ratio of less than ten-to-one, 10:1.