BR112018069106B1 - APPARATUS, COMPUTING SYSTEM AND METHOD OF 3-DIMENSIONAL STORAGE CELL ASSEMBLY WITH HIGHLY DENSE AND SCALABLE WORD LINE DESIGN APPROACH - Google Patents
APPARATUS, COMPUTING SYSTEM AND METHOD OF 3-DIMENSIONAL STORAGE CELL ASSEMBLY WITH HIGHLY DENSE AND SCALABLE WORD LINE DESIGN APPROACH Download PDFInfo
- Publication number
- BR112018069106B1 BR112018069106B1 BR112018069106-2A BR112018069106A BR112018069106B1 BR 112018069106 B1 BR112018069106 B1 BR 112018069106B1 BR 112018069106 A BR112018069106 A BR 112018069106A BR 112018069106 B1 BR112018069106 B1 BR 112018069106B1
- Authority
- BR
- Brazil
- Prior art keywords
- stair
- word lines
- ladder
- storage cell
- layers
- Prior art date
Links
Abstract
A invenção refere-se ao aparelho que inclui uma estrutura de conjunto de célula de armazenamento tridimensional. O aparelho também inclui uma estrutura de escada tendo camadas condutoras e dielétricas alternadas, em que as respectivas linhas de palavras são formadas nas camadas condutoras. As linhas de palavras são conectadas a respectivas células de armazenamento dentro da estrutura de conjunto de células de armazenamento tridimensional. O aparelho também inclui linhas de palavras superiores acima da estrutura de escada que são conectadas a primeiras vias que se conectam a respectivos degraus da estrutura de escada. As linhas de palavras superiores estão também conectadas a segundas vias que correm verticalmente para um lado da estrutura de escada, exceto um lado oposto à estrutura de conjunto de células de armazenamento tridimensional. As segundas vias são conectadas aos respectivos transístores de acionamento de linha de palavras que estão dispostos abaixo da estrutura de escada.The invention relates to apparatus including a three-dimensional storage cell assembly structure. The apparatus also includes a ladder structure having alternating conductive and dielectric layers, wherein respective word lines are formed on the conductive layers. Word rows are connected to respective storage cells within the three-dimensional storage cell set structure. The apparatus also includes upper word lines above the stair frame that are connected to first pathways that connect to respective rungs of the stair frame. The upper word lines are also connected to second tracks that run vertically to one side of the stair structure, except one side opposite the three-dimensional storage cell-set structure. The second ways are connected to the respective word line driver transistors which are arranged below the ladder structure.
Description
[001] O aplicativo instantâneo refere-se às técnicas de fabricaçãode semicondutores em geral e, mais especificamente, para um conjun-to de célula de armazenamento tridimensional com abordagem de design de linha de palavra altamente densa e escalável.[001] Instantaneous application refers to semiconductor fabrication techniques in general, and more specifically to a three-dimensional storage cell assembly with highly dense and scalable word-line design approach.
[002] O surgimento de dispositivos móveis criou grande interesse entre os fabricantes de memórias de semicondutores não voláteis paraaumentar as densidades de seus dispositivos. Geralmente, os disposi- tivos móveis não fazem uso de unidades de disco mas favorecem o uso de dispositivos de armazenamento não voláteis baseados em semicondutores. Historicamente, no entanto, os dispositivos de armazenamento de semicondutores não têm a mesma densidade de armazenamento que as unidades de disco.[002] The emergence of mobile devices has created great interest among non-volatile semiconductor memory manufacturers to increase the densities of their devices. Generally, mobile devices do not make use of disk drives but favor the use of semiconductor-based non-volatile storage devices. Historically, however, semiconductor storage devices have not had the same storage density as disk drives.
[003] Para aproximar ou ultrapassar as densidades de armazenamento de memórias de semicondutores em relação às unidades de disco, os fabricantes de dispositivos de memória não voláteis estão desenvolvendo tecnologias de memória tridimensionais. No caso de tecnologias de memória tridimensionais, as células de armazenamento individuais são empilhadas verticalmente umas em cima das outras dentro do dispositivo de armazenamento. Dispositivos de memória tridimensionais podem, portanto, dotar um dispositivo móvel com uma densidade de armazenamento como a de uma unidade de disco em um pacote de dimensão, custo e consumo de energia menor. No entanto, a fabricação de dispositivos de memória tridimensionais levanta novos desafios tecnológicos de fabricação.[003] To approach or surpass the storage densities of semiconductor memories relative to disk drives, manufacturers of non-volatile memory devices are developing three-dimensional memory technologies. In the case of three-dimensional memory technologies, individual storage cells are stacked vertically on top of each other within the storage device. Three-dimensional memory devices can therefore endow a mobile device with a storage density like that of a disk drive in a package of smaller size, cost and power consumption. However, the fabrication of three-dimensional memory devices raises new manufacturing technological challenges.
[004] Uma melhor compreensão da presente invenção pode ser obtida a partir da seguinte descrição detalhada em conjunto com os seguintes desenhos, nos quais:[004] A better understanding of the present invention can be obtained from the following detailed description together with the following drawings, in which:
[005] Fig. 1 mostra um desenho de nível de transístor de uma pilha de células de armazenamento (técnica anterior);[005] Fig. 1 shows a transistor level plot of a stack of storage cells (prior art);
[006] Figuras 2a e 2b mostram estruturas de linha de palavras da técnica anterior;[006] Figures 2a and 2b show line structures of prior art words;
[007] Figuras 3a a 3g mostram modalidades de estruturas para suportar estruturas de linhas de palavras melhoradas;[007] Figures 3a to 3g show embodiments of structures for supporting improved word line structures;
[008] Figuras 4a a 4f mostram um método de fabricação das estruturas de linhas de palavras melhoradas das Figs. 3a e 3b.[008] Figures 4a to 4f show a method of manufacturing the improved word line structures of Figs. 3a and 3b.
[009] Fig. 5 mostra uma metodologia de formação de estruturas de linhas de palavras melhoradas;[009] Fig. 5 shows a methodology of forming improved word line structures;
[0010] Fig. 6 mostra um sistema de computação.[0010] Fig. 6 shows a computing system.
[0011] A Fig. 1 mostra um esquema de circuito para a região da célula de armazenamento de uma memória NAND FLASH tridimensional. Como observado na Fig. 1, o circuito inclui uma pilha de células de armazenamento NAND FLASH 101 acopladas entre um transístor de fonte de porta selecionada 102 e um transístor de drenagem de porta selecionada 103. O transístor 102 de fonte de porta selecionada é acoplado a uma linha 104 de fonte. A pilha de células de armazenamento 101 pode ser implementada como uma pilha tridimensional de transístores FLASH que são monoliticamente integrados como um conjunto de armazenamento tridimensional em um chip semicondutor juntamente com a fonte de porta selecionada e os transístores 102, 103 de drenagem de porta selecionada, bem como outros dispositivos de transístor (não mostrados) que ajudam a implementar, por exemplo, a função NAND da célula de armazenamento, amplificadores de sen- sibilidade, decodificadores de linha, decodificadores de endereço, etc.[0011] Fig. 1 shows a circuit diagram for the storage cell region of a three-dimensional NAND FLASH memory. As observed in Fig. 1, the circuit includes a stack of NAND FLASH storage cells 101 coupled between a gate selected source transistor 102 and a gate selected drain transistor 103. The gate source transistor 102 is coupled to a source line 104. The stack of storage cells 101 can be implemented as a three-dimensional stack of FLASH transistors that are monolithically integrated as a three-dimensional storage array on a semiconductor chip along with the gate-select source and gate-select drain transistors 102, 103, as well as other transistor devices (not shown) that help implement, for example, the NAND function of the storage cell, sensitivity amplifiers, line decoders, decoders address, etc.
[0012] A Fig. 2a mostra uma vista lateral simples de uma estrutura NAND tridimensional. Como pode ser visto na Fig. 2a, múltiplas colunas de células de armazenamento individuais 201 são empacotadas em uma única estrutura de conjunto de células de armazenamento 200. Por simplicidade, apenas duas colunas de células de armazenamento são mostradas ao longo do eixo x dentro do conjunto de células de armazenamento 200. Em modalidades típicas, o conjunto de células de armazenamento 200 inclui mais de duas colunas ao longo de um eixo particular da estrutura de conjunto (4, 8, 16, etc.). Além disso, novamente para facilitar o desenho, apenas sete células de armaze-namento são observadas em uma coluna de células de armazenamento empilhadas. Como observado na Fig. 2a, cada célula de armazenamento é acoplada à sua própria camada de fiação de linha de palavras 202. Para conectar cada camada de linha de palavra tanto à sua célula de armazenamento correspondente como a um transístor de linha de palavras correspondente 204 que direciona um sinal de linha de palavra apropriado na camada de fiação de linha de palavras 202, uma estrutura de escada é formada onde cada próxima célula de armazenamento verticalmente superior no conjunto de células de armazenamento corresponde a um próximo degrau superior na escada. Aqui, cada degrau da escada é implementado com uma camada condutora de fiação de linha de palavra 202 (por exemplo, composta de metal ou poli-silício dopado) que é disposta em uma camada inferior de material dielétrico 203.[0012] Fig. 2a shows a simple side view of a three-dimensional NAND structure. As can be seen in Fig. 2a, multiple columns of individual storage cells 201 are packaged into a single storage cell array structure 200. For simplicity, only two storage cell columns are shown along the x-axis within storage cell array 200. In typical embodiments, storage cell array 200 includes more than two columns along a particular axis of the array structure (4, 8, 16, etc.). Also, again for ease of design, only seven storage cells are observed in a column of stacked storage cells. As observed in Fig. 2a, each storage cell is coupled to its own word-line wiring layer 202. To connect each word-line wiring layer to both its corresponding storage cell and a corresponding word-line transistor 204 that directs an appropriate word-line signal into the word-line wiring layer 202, a ladder structure is formed where each next vertically higher storage cell in the array of storage cells corresponds to a next higher rung in the ladder. Here, each rung of the ladder is implemented with a conductive layer of word-line wiring 202 (e.g., composed of metal or doped polysilicon) which is disposed on a lower layer of dielectric material 203.
[0013] A conexão de uma determinada camada de fiação de linha de palavra 202 ao seu determinado transístor de acionamento de linha de palavra é realizada com uma conexão em série de uma primeira linha de palavra via 205 e fio de linha de palavra superior 206a, e uma segunda linha de palavra via 206b. A segunda linha de palavra via 206b, finalmente, faz contato com um transístor de acionamento de linha de palavra 204 que reside abaixo da estrutura de escada através de um fio 206c que é conectado à segunda linha de palavra via 206b e corre abaixo da estrutura da escada.[0013] The connection of a particular word line wiring layer 202 to its particular word line driver transistor is accomplished with a series connection of a first word line via 205 and upper word line wire 206a, and a second word line via 206b. The second word line via 206b finally makes contact with a word line driver transistor 204 residing below the ladder structure through a wire 206c which is connected to the second word line via 206b and runs below the ladder structure.
[0014] É importante salientar que a seção transversal da Fig. 2a mostra apenas um transístor de acionamento 204, e um conjunto de fiação de linha de palavra superior 206a, segunda linha de palavra via 206b e fiação de baixo 206c que está em contato com apenas uma das primeiras linhas de palavra via 205. Ou seja, na modalidade particular da Fig. 2a, existem seis fios de linha de palavra mais superiores, segundas vias, fios de baixo e transístores de acionamento não foram desenhados na Fig. 2a para conveniência ilustrativa. Em várias modalidades, os outros fios podem estar localizados, por exemplo, em uma ou mais camadas adicionais abaixo da estrutura (por exemplo, abaixo do fio 206c) e/ou, por exemplo, uma ou mais camadas adicionais acima da estrutura (por exemplo, acima do fio 206a).[0014] It is important to note that the cross section of Fig. 2a shows only one drive transistor 204, and a set of upper word line wiring 206a, second word line via 206b, and bottom wiring 206c that is in contact with only one of the first word lines via 205. That is, in the particular embodiment of Fig. 2a, there are six upper most word line wires, second ways, bottom wires and drive transistors have not been drawn in Fig. 2a for illustrative convenience. In various embodiments, the other yarns may be located, for example, in one or more additional layers below the structure (e.g., below yarn 206c) and/or, for example, one or more additional layers above the structure (e.g., above yarn 206a).
[0015] A Fig. 2b mostra uma parte da estrutura da Fig. 2a a partir de uma perspectiva de vista inclinada. Aqui, as sete segundas vias 206b, como são colocadas ao longo do eixo z, são claramente visíveis. Cada uma das sete segundas vias 206b se conecta ao seu próprio fio de linha de fio superior 206a que são deslocados um do outro ao longo do eixo z de uma maneira que alinha cada um deles com o seu segundo respectivo via 206b.[0015] Fig. 2b shows a part of the structure of Fig. 2a from a slanted perspective view. Here, the seven second tracks 206b, as they are placed along the z-axis, are clearly visible. Each of the seven second tracks 206b connects to its own top wire line yarn 206a which are offset from each other along the z-axis in a manner that aligns each of them with its respective second track 206b.
[0016] Aqui, se referindo às Figuras 2a e 2b, cada uma das linhas de palavra superior 206a está conectada a uma diferente das primeiras vias 205 (não mostradas na Fig. 2b) de modo que cada uma das segundas vias 206b está conectada a um degrau diferente da escada (i.e., cada uma das segundas vias 206b está conectada a uma camada de linha de palavra 202 diferente da Fig. 2a). Do mesmo modo, cada uma das segundas vias 206b está conectada a um transístor de acionamento diferente abaixo da estrutura da caixa de escadas. Aqui, cada transístor de acionamento está localizado aproximadamente abaixo da determinada das linhas de palavras superiores 206a, que acionam fisicamente um sinal.[0016] Here, referring to Figures 2a and 2b, each of the upper word lines 206a is connected to a different one of the first paths 205 (not shown in Fig. 2b) such that each of the second paths 206b is connected to a different rung of the ladder (i.e., each of the second paths 206b is connected to a different word line layer 202 of Fig. 2a). Likewise, each of the second tracks 206b is connected to a different driver transistor below the stairwell structure. Here, each trigger transistor is located approximately below the determined of upper word lines 206a that physically trigger a signal.
[0017] Como pode ser apreciado, a cada nova geração de tecnologia de fabricação, células de armazenamento cada vez mais pequenas podem ser fabricadas. Para "empacotar" tantas células de armazenamento em uma mesma estrutura de conjunto 200, uma única coluna 201 de células de armazenamento pode conter mais e mais células a cada nova geração de tecnologia de fabricação e/ou mais e mais colunas podem estar presentes dentro de uma mesma estrutura de conjunto 200. Independentemente disso, empacotar mais células de armazenamento em uma mesma estrutura de conjunto requer a presença de mais linhas de palavras para se conectar a cada uma das células de armazenamento individualmente.[0017] As can be appreciated, with each new generation of manufacturing technology, smaller and smaller storage cells can be manufactured. To "pack" so many storage cells into a single array structure 200, a single column 201 of storage cells may contain more and more cells with each new generation of manufacturing technology, and/or more and more columns may be present within the same array structure 200. Regardless, packing more storage cells into the same array structure requires the presence of more word lines to connect to each of the individual storage cells.
[0018] Um problema é que os recursos mínimos da fiação de linha de palavra não diminuem tão rapidamente quanto o tamanho da célula de armazenamento com cada nova tecnologia de fabricação. Assim, embora cada nova tecnologia de fabricação possa, por exemplo, empacotar mais células de armazenamento em uma estrutura de tamanho igual ou menor, como observado na Fig. 2b, o número de linhas de palavras continuará a se expandir lateralmente ao longo do eixo z, eventualmente, muito além das dimensões da estrutura do conjunto ao longo do eixo z. Assim, a densidade do próprio chip de memória será, em última instância, limitada pela capacidade de colocar fios de linhas de palavras próximos uns dos outros ao longo do eixo z, em vez do tamanho encolher das células de armazenamento.[0018] One problem is that the minimum resources of the word-line wiring do not decrease as quickly as the storage cell size with each new manufacturing technology. Thus, although each new manufacturing technology may, for example, pack more storage cells into a frame of equal or lesser size, as seen in Fig. 2b, the number of word lines will continue to expand laterally along the z-axis, eventually far beyond the dimensions of the cluster structure along the z-axis. Thus, the density of the memory chip itself will ultimately be limited by the ability to place strings of word lines next to each other along the z-axis, rather than by the shrinking size of the storage cells.
[0019] A Fig. 3a mostra uma perspectiva de um novo design em que as linhas de palavras que são acopladas às células de armazenamento de um conjunto de células de armazenagem 300 são distribu- ídas para fora ao longo do eixo X, em vez de lateralmente ao longo do eixo Y. Ao fazer isso, o tamanho mínimo do recurso pode ser definido mais pela capacidade de formar degraus vizinhos na estrutura da escada do que a litografia associada à colocação da fiação lateral. Com o primeiro sendo menor do que o último, é possível realizar um conjunto de células de armazenamento em geral mais pequeno e estruturas de suporte de fiação de linha de palavra.[0019] Fig. 3a shows a perspective view of a new design in which the rows of words that are coupled to the storage cells of a storage cell array 300 are distributed outward along the X-axis rather than laterally along the Y-axis. With the former being smaller than the latter, it is possible to realize a generally smaller array of storage cells and word-line wiring support structures.
[0020] A Fig. 3a mostra um desenho de escada de linha de palavras capaz de suportar pelo menos 64 linhas de palavras diferentes que se estendem para o conjunto de células de armazenamento 300. Aqui, uma pluralidade de escadas distintas é observada de 351 a 358 onde cada escada distinta tem oito degraus e é, portanto, capaz de suportar pelo menos oito linhas de palavras se estendendo para a estrutura de conjunto 300. Tal como acontece com a abordagem da Fig. 2a, cada escada de uma escadaria é composta por uma camada condutora de linha de palavras disposta sobre uma camada dielétrica. Para facilitar o desenho, a Fig. 3a mostra apenas um fio de linha de palavras atual 303_1 que se estende para o conjunto de células de armazenamento 300 (se estendendo a partir de um degrau na escada 351).[0020] Fig. 3a shows a word row ladder design capable of supporting at least 64 different word rows extending into the array of storage cells 300. Here, a plurality of distinct ladders are seen from 351 to 358 where each distinct ladder has eight rungs and is therefore capable of supporting at least eight word rows extending into the array structure 300. As with the approach of Fig. 2a, each staircase of a staircase is composed of a conductive layer of word line disposed on a dielectric layer. To facilitate the design, Fig. 3a shows just one current word line string 303_1 extending to the array of storage cells 300 (extending from a rung in the ladder 351).
[0021] Referindo a estrutura da escadaria 351, nota-se que a estrutura da escadaria 351 inclui tanto uma escadaria 302/303 (composta por camadas condutoras e dielétricas alternadas) como um patamar 307. O patamar 307 cria espaço adicional para as segundas vias 306b que conectam aos respectivos transístores de acionamento de linha de palavras que residem dentro de uma área de superfície 310 do substrato semicondutor abaixo da estrutura geral da escada. Para simplicidade, a Fig. 3a não mostra qualquer uma das primeiras vias que conectam um degrau de escada particular a um fio de linha de palavra superior, ou os fios de linha de palavra superiores que conectam as primeiras vias às segundas vias 306b.[0021] Referring to the staircase structure 351, it is noted that the staircase structure 351 includes both a staircase 302/303 (composed of alternating conductive and dielectric layers) and a landing 307. The landing 307 creates additional space for second pathways 306b that connect to the respective word-line driver transistors that reside within a surface area 310 of the semiconductor substrate below the structure ladder general. For simplicity, Fig. 3a does not show any of the first lines connecting a particular stairway to an upper word line wire, or the upper word line wires connecting the first tracks to the second tracks 306b.
[0022] A Fig. 3b mostra uma vista de cima para baixo da estrutura de escada 351 (canto superior esquerdo), estrutura de escada 352 (canto superior direito), estrutura de escada 357 (canto inferior direito) e estrutura de escada 358 (canto inferior esquerdo). A Fig. 3c mostra um corte transversal de escadas 351 e 352. A Fig. 3b mostra a relação entre os fios de linha de palavra superiores 306a, as primeiras vias 305 e as segundas vias 306b. Se referindo, em particular, à escada 351, nota-se que cada uma das linhas de palavras superiores 306a conecta uma diferente das segundas vias 306b a um degrau diferente da escada 302/303. Se referindo às Figuras 3a e 3b, nota-se que o patamar 307 cria espaço para as segundas vias 306b e os transístores de acionamento que estejam conectados a elas dentro da área de superfície 310 do substrato semicondutor que reside abaixo de toda a estrutura.[0022] Fig. 3b shows a top-down view of ladder frame 351 (upper left corner), ladder frame 352 (upper right corner), ladder frame 357 (lower right corner) and ladder frame 358 (lower left corner). Fig. 3c shows a cross-section of stairs 351 and 352. Fig. 3b shows the relationship between the upper word line wires 306a, the first tracks 305 and the second tracks 306b. Referring in particular to the ladder 351, it is noted that each of the upper word lines 306a connects a different one of the duplicates 306b to a different rung of the ladder 302/303. Referring to Figures 3a and 3b, note that the landing 307 creates space for the second tracks 306b and the driver transistors that are connected thereto within the surface area 310 of the semiconductor substrate that resides beneath the entire structure.
[0023] Na modalidade particular das Figuras 3a e 3b, as segundas vias 306b são desenhadas como estando "para o lado" da superfície de área de patamar 307. Em várias outras modalidades, as segundas vias podem estar localizadas dentro do patamar de escada 307 em vez de ou em combinação com segundas vias que estão localizadas para o lado do patamar 307. Do mesmo modo, as segundas vias também podem correr ao lado da escada 302/303. Também a Fig. 3b mostra um design tipo de célula unitária onde as segundas vias que estão para o lado de um patamar particular correm para os degraus acima des-se patamar. Por exemplo, conforme desenhado na Fig. 3b, as segundas vias 306b passam para a estrutura de escada de 302/303 da escada 351. Em modalidades alternativas, podem ser utilizados outros desenhos (baseados em células unitárias ou de outra forma), em que as segundas vias que se encontram perto de uma escada ou patamar particular podem ser acopladas a camadas de linha de palavras de alguma outra escada ou patamar. Por exemplo, em uma modalidade alternativa, as segundas vias que estão aproximadamente na localiza- ção das segundas vias 306b observadas nas Figuras 3a e 3b podem correr para linhas de palavras associadas a outras estruturas de escadas observadas na Fig. 3a ou 3b (por exemplo, qualquer uma das escadas 352, 353, 354, 357 e/ou 358 na Fig. 3a).[0023] In the particular embodiment of Figures 3a and 3b, the duplicates 306b are drawn as being "to the side" of the landing area surface 307. In various other embodiments, the duplicates may be located within the stair landing 307 instead of or in combination with duplicates that are located to the side of the landing 307. Likewise, the duplicates may also run alongside the stairs 302/303. Also Fig. 3b shows a unit cell type design where the second routes that are to the side of a particular landing run to the steps above that landing. For example, as drawn in Fig. 3b, the duplicates 306b pass to the stair structure of 302/303 of the ladder 351. In alternative embodiments, other designs (based on unit cells or otherwise) may be used where the duplicates located near a particular staircase or landing may be coupled to word line layers of some other staircase or landing. For example, in an alternative embodiment, duplicates that are at approximately the location of duplicates 306b seen in Figures 3a and 3b may run into word lines associated with other stair structures seen in Fig. 3a or 3b (e.g. any one of the ladders 352, 353, 354, 357 and/or 358 in Fig. 3a).
[0024] Nota-se que a densidade de linha de palavra por estrutura de escada pode ser estendida além na linha de palavras por degrau de escada. Por exemplo, a densidade de fiação da linha de palavras pode ser expandida a partir de 8 linhas de palavras por escada (como originalmente descrito na Fig. 3b) para 16 linhas de palavras por escada (como mostrado na Fig. 3d) formando um bloco de isolamento 320 que corre o comprimento através dos degraus da escada ao longo do eixo x e é colocado, por exemplo, aproximadamente no meio dos degraus ao longo do eixo z. A característica 320 da Figura 3d delineia onde um tal bloco de isolamento pode ser colocado na escada do canto inferior direito 357. Nota-se que o bloco de isolamento também se estenderá para baixo na direção y através da profundidade da escada. Se tal bloco de isolamento fosse formado em ou entre as escadas, cada degrau de uma escada poderia suportar duas linhas de palavras em vez de uma linha de palavras.[0024] Note that the word line density per ladder structure can be extended further into the word line per ladder rung. For example, the wordline wiring density can be expanded from 8 wordlines per ladder (as originally depicted in Fig. 3b) to 16 wordlines per ladder (as shown in Fig. 3d) by forming an insulation block 320 that runs the length of the rungs of the ladder along the x-axis and is placed, for example, approximately in the middle of the rungs along the z-axis. Feature 320 of Figure 3d outlines where such an insulation block might be placed on the lower right corner ladder 357. It is noted that the insulation block will also extend downwards in the y-direction through the depth of the ladder. If such an insulation block were formed on or between stairs, each rung of a ladder could support two word lines instead of one word line.
[0025] Aqui, como observado na Fig. 3d, pares de primeiras vias, como primeiro par via 321, estão dispostos em ambos os lados do bloco de isolamento 320 em um mesmo degrau da escada 302c_d/303c_d e cada uma das primeiras vias do par 321 está conectada ao seu próprio respectivo fio de linha de palavra superior 306a_d e segunda via 306b_d. Assim, o desenho de escada discutido aqui é escalável para suportar densidades ainda maiores de linhas de palavras. Fazendo referência às Figuras 3e e 3f, as densidades de fiação de linha de palavras poderiam ser estendidas ainda mais introduzindo mais cadeias de escada por estrutura de conjunto de armazenamento 300. Por exemplo, a Fig. 3e mostra três cadeias de escada que são colocadas nas bordas externas do conjunto de célula de armazenamento ao longo do eixo z (enquanto a Fig. 3a mostra apenas duas dessas cadeias de escada).[0025] Here, as seen in Fig. 3d, pairs of leads, as first pair 321, are disposed on either side of insulation block 320 on a single rung of ladder 302c_d/303c_d and each of pair 321's first leads is connected to its own respective upper word line wire 306a_d and duplicate 306b_d. Thus, the ladder design discussed here is scalable to support even higher word line densities. Referring to Figures 3e and 3f, wordline wiring densities could be extended further by introducing more ladder chains per storage array structure 300. For example, Fig. 3e shows three ladder chains that are placed on the outer edges of the storage cell assembly along the z-axis (whereas Fig. 3a shows just two of these ladder chains).
[0026] Além disso, como observado na Fig. 3f, cadeias de escada podem ser formadas em mais de uma face da estrutura de conjunto. Aqui, cadeias de escada diferentes que derivam de diferentes faces da estrutura de conjunto 300 podem servir diferentes camadas de linha de palavras. Por exemplo, na modalidade da Fig. 3f, uma cadeia de escada 361 em uma face da estrutura de conjunto 300 pode servir para as camadas de linha de palavras 0/2/4, etc. enquanto, por exemplo, outra cadeia de escada 362 na face oposta da estrutura de conjunto 300 pode servir camadas de linhas de palavras 1/3/5, etc. A Fig. 3g mostra uma escada de 'quatro lados' na qual uma cadeia de escada deriva de cada uma das quatro faces da estrutura de conjunto 300. Na modalidade da Fig. 3g, uma primeira escada 371 fora da estrutura de conjunto pode servir linhas de palavras 0, 4, 8, etc., enquanto que uma escada 372 que deriva de outro lado da estrutura de conjunto pode servir linhas de palavras 1, 5, 9, etc. e assim por diante. O agrupamento de camadas de linhas de palavras atendidas pelas quatro faces não precisa ser balanceado (por exemplo, algumas escadas podem atender mais linhas de palavras do que outras). O agrupamento pode seguir qualquer ordem.[0026] In addition, as seen in Fig. 3f, ladder chains can be formed on more than one face of the assembly frame. Here, different ladder chains that derive from different faces of the set structure 300 can serve different word line layers. For example, in the embodiment of Fig. 3f, a ladder chain 361 on one face of the assembly frame 300 may serve for word line layers 0/2/4, etc. while, for example, another ladder chain 362 on the opposite face of the assembly frame 300 may serve layers of 1/3/5 word lines, etc. Fig. 3g shows a 'four-sided' ladder in which a ladder chain is derived from each of the four faces of the assembly frame 300. In the embodiment of Fig. 3g, a first ladder 371 outside the set structure may serve word lines 0, 4, 8, etc., while a ladder 372 branching off the other side of the set structure may serve word lines 1, 5, 9, etc. and so on. The grouping of layers of word lines served by the four faces need not be balanced (for example, some stairs may serve more word lines than others). The grouping can follow any order.
[0027] Assim, o desenho de linhas de palavras distribuídas das Figuras 3a a 3g é altamente escalável e é capaz de suportar conjuntos de células de armazenamento 300 tendo densidades extremamente altas de células de armazenamento e linhas de palavras correspondentes.[0027] Thus, the distributed word row design of Figures 3a to 3g is highly scalable and is capable of supporting arrays of storage cells 300 having extremely high densities of storage cells and corresponding word rows.
[0028] As Figuras 4a a 4f mostram um método de fabricação de um par de estruturas de escada, como discutido acima. Como observado na Fig. 4a, são formadas camadas alternadas de material condu- tor de linha de palavra 402 e dielétrico de suporte 403. Em uma modalidade, cada camada condutora de linha de palavras é um padrão para formar fios de linhas de palavras atuais que se estendem para a estrutura de conjunto 400 antes de um próximo dielétrico superior ser formado sobre a camada de fiação. Como tal, a pilha 402/403 pode ser essencialmente uma pilha tridimensional de linhas de palavras que se estendem para a estrutura de conjunto 400.[0028] Figures 4a to 4f show a method of fabrication of a pair of ladder frames as discussed above. As observed in Fig. 4a, alternating layers of conductive wordline material 402 and support dielectric 403 are formed. In one embodiment, each conductive wordline layer is patterned to form wires of current wordlines that extend into the assembly structure 400 before a next higher dielectric is formed over the spinning layer. As such, stack 402/403 can essentially be a three-dimensional stack of word lines that extend into array structure 400.
[0029] Como observado na Fig. 4b, uma região da pilha 403/403 é marcada para formar um vazio 411 dentro da pilha 402/403. Como observado na Fig. 4c, o vazio é subsequentemente preenchido com material dielétrico 412. Então, como observado na Fig. 4d, um par de estruturas de escada 413 são formadas de cada lado do material dielétri- co 412. A estrutura de escada pode ser formada por técnicas conhecidas tais como mascarar todas as camadas acima e abaixo do próximo degrau a ser formado de modo a expor uma região onde um próximo degrau deve ser formado e depois marcar a região exposta para formar o degrau. Depois que o degrau é formado, o vazio que foi criado é preenchido com dielétrico. O processo se repete até que todos os degraus sejam formados. A Fig. 4e mostra a estrutura acabada tendo uma escada completa rodeada pelo dielétrico 414.[0029] As seen in Fig. 4b, a region of stack 403/403 is marked to form a void 411 within stack 402/403. As observed in Fig. 4c, the void is subsequently filled with dielectric material 412. Then, as seen in Fig. 4d, a pair of ladder structures 413 are formed on either side of the dielectric material 412. The ladder structure can be formed by known techniques such as masking all layers above and below the next tier to be formed in order to expose a region where a next tier is to be formed and then marking the exposed region to form the tier. After the step is formed, the void that was created is filled with dielectric. The process repeats until all the steps are formed. Fig. 4e shows the finished structure having a complete ladder surrounded by dielectric 414.
[0030] Como observado na Fig. 4e, o dielétrico é então modelado para formar a primeira e segunda vias e as linhas de palavras superiores 415. A Fig. 4f mostra a primeira e segunda vias e as linhas de palavras superiores de forma simplista. Em várias modalidades, o processamento do dielétrico 414 forma, por exemplo, a primeira e segunda vias 306b e linhas de palavras superiores 306a discutidas em comprimento acima em relação à Fig. 3b. Ou seja, o dielétrico 414 é marcado a uma distância modesta acima dos degraus para formar vazios abertos para cada um dos degraus e os vazios abertos são preenchidos com metal para formar as primeiras vias. O dielétrico 414 é então marcado a uma distância maior para o lado dos degraus para formar aberturas significativamente mais profundas que correm a altura da pilha no sentido à superfície do substrato. Estes vazios são então preenchidos com metal para formar as segundas vias. Então, a fiação é formada sobre o dielétrico 414 para formar linhas de palavras superiores que conectam os respectivos pares de primeira e segunda vias.[0030] As seen in Fig. 4e, the dielectric is then shaped to form the first and second ways and upper word rows 415. Fig. 4f shows the first and second ways and the upper word lines in a simplistic way. In various embodiments, dielectric processing 414 forms, for example, the first and second pathways 306b and upper word lines 306a discussed at length above with respect to Fig. 3b. That is, dielectric 414 is scored a modest distance above the steps to form open voids for each of the steps and the open voids are filled with metal to form the first pathways. The dielectric 414 is then scored a greater distance to the side of the steps to form significantly deeper openings that run the height of the stack towards the surface of the substrate. These voids are then filled with metal to form the duplicates. Then, wiring is formed over the dielectric 414 to form upper word lines that connect the respective first and second way pairs.
[0031] Nota-se que o processo das Figuras 4a a 4f formam apenas pares de escada 354 e 355 da Fig. 3a. Em várias modalidades, os processos das Figuras 4a a 4f são então repetidos mais perto da estrutura de conjunto 400 de uma maneira que mascara as estruturas de escada 354, 355 criadas anteriormente, bem como regiões onde as estruturas de escada a formar em futuras recursões 351, 352, 357 e 358 de modo que apenas regiões onde as estruturas de escada a formar na recur- são instantânea 353, 356 são expostas. Assim, após a segunda recur- são dos processos das Figs. 4a a 4f ser executada, as estruturas de escada 353 e 356 acabaram de ser concluídas (com estruturas de escada 354 e 355 tendo sido concluídas na recursão anterior). Os processos das Figuras 4a a 4f são então repetidos para mais duas recur- sões para a próxima forma de estruturas de escada 352 e 357 e depois estruturas de escada 351 e 358.[0031] Note that the process of Figures 4a to 4f only form pairs of stairs 354 and 355 of Fig. 3a. In various embodiments, the processes of Figures 4a to 4f are then repeated closer to the set structure 400 in a manner that masks previously created ladder structures 354, 355, as well as regions where ladder structures will form in future recursions 351, 352, 357 and 358 so that only regions where ladder structures will form in instantaneous recursion 353, 356 are exposed. Thus, after the second recursion of the processes of Figs. 4a through 4f has been executed, stair structures 353 and 356 have just been completed (with stair structures 354 and 355 having been completed in the previous recursion). The processes of Figures 4a to 4f are then repeated for two more recursions for the next form of ladder structures 352 and 357 and then ladder structures 351 and 358.
[0032] A Fig. 5 mostra um método de formação de estruturas de linha de palavra melhorado. O método inclui a formação de camadas alternadas de camadas dielétricas e condutoras em uma estrutura de escada, incluindo a formação de linhas de palavras nas camadas condutoras que se estendem em uma estrutura de conjunto de armazenamento tridimensional 501. O método também inclui a formação de primeiras vias que se conectam a diferentes degraus da estrutura de escada e segundas vias que se conectam a diferentes transístores de linha de palavras abaixo da estrutura da escada, onde, as segundas vias são formadas em um lado da estrutura de escada 502. O método também inclui a formação de linhas de palavras superiores acima da escada que conectam as respectivas primeira e segunda vias 503.[0032] Fig. 5 shows an improved method of forming word line structures. The method includes forming alternating layers of dielectric and conductive layers in a ladder structure, including forming word lines on the conductive layers that extend in a three-dimensional storage array structure 501. The method also includes forming first pathways that connect to different rungs of the ladder structure and second pathways that connect to different word line transistors below the ladder structure, where the second pathways are formed on one side of the ladder structure 502. The method also includes forming of upper word lines above the ladder connecting the respective first and second tracks 503.
[0033] Embora a discussão acima tenha sido direcionada a uma memória de semicondutor vertical NAND FLASH, é pertinente apontar que outras tecnologias de armazenamento tridimensionais podem se beneficiar dos ensinamentos fornecidos acima. Por exemplo, os ensinamentos fornecidos acima podem ser aplicados a uma tecnologia de armazenamento tridimensional (como uma tecnologia tridimensional de ponto cruz), incluindo, mas não limitada a, uma tecnologia emergente de memória de acesso aleatório não volátil, como, para nomear algumas possibilidades, uma memória baseada na mudança de fase, dispositivos de memória que usam material de mudança de fase de cal- cogeneto (por exemplo, vidro), memória flash NAND com vários limiares, memória flash NOR, uma memória baseada em ferro-elétrico (por exemplo, FRAM), uma memória baseada em magnético (por exemplo, MRAM), uma memória baseada em torque de transferência de rotação (por exemplo, STT-RAM), uma memória baseada em resistor (por exemplo, ReRAM), memória baseada em Memristor, memória universal, memória Ge2Sb2Te5, memória de célula de metalização programável, memória de células amorfas, Memória Ovshinsky, etc.[0033] Although the above discussion has been directed towards a vertical NAND FLASH semiconductor memory, it is pertinent to point out that other three-dimensional storage technologies can benefit from the teachings provided above. For example, the teachings provided above can be applied to a three-dimensional storage technology (such as a three-dimensional cross-stitch technology), including, but not limited to, an emerging non-volatile random-access memory technology, such as, to name a few possibilities, a phase shift based memory, memory devices that use chalcogenide phase shift material (e.g. , MRAM), a rotation transfer torque based memory (e.g. STT-RAM), a resistor based memory (e.g. ReRAM), Memristor based memory, universal memory, Ge2Sb2Te5 memory, programmable plating cell memory, amorphous cell memory, Ovshinsky memory, etc.
[0034] A Fig. 6 mostra uma representação de um sistema de computação exemplificativo 600, como um sistema de computação pessoal (por exemplo, desktop ou laptop) ou um sistema de computação móvel ou portátil, como um tablet ou smartphone, ou um sistema de computação maior, tal como um sistema de computação por servidor. Como observado na Fig. 6, o sistema de computação básico pode incluir uma unidade de processamento central 601 (que pode incluir, por exemplo, uma pluralidade de núcleos de processamento de propósito geral e um controlador de memória principal disposto em um processador de aplicativos ou processador de múltiplos núcleos) memória do sistema 602, uma tela 603 (por exemplo, tela sensível ao toque, tela plana), uma interface local de ligação ponto a ponto com fio (por exemplo, USB) 604, várias funções de E/S de rede 605 (como uma interface Ethernet e/ou subsistema de modem celular), uma interface de rede local sem fio (por exemplo, Wi-Fi ) 606, uma interface sem fio ponto a ponto (por exemplo, Bluetooth) 607 e uma interface do Sistema de Posicionamento Global 608, vários sensores 609_1 a 609_N (por exemplo, um ou mais de um giroscópio, um acelerômetro, um magnetômetro, um sensor de temperatura, um sensor de pressão, um sensor de umidade, etc.), uma câmera 610, uma bateria 611, uma unidade de controle de gerenciamento de energia 612, um alto-falante e microfone 613 e um codificador/descodificador de áudio 614.[0034] Fig. 6 shows a representation of an exemplary computing system 600, such as a personal computing system (e.g., desktop or laptop) or a mobile or portable computing system, such as a tablet or smartphone, or a larger computing system, such as a server computing system. As observed in Fig. 6, the basic computing system may include a central processing unit 601 (which may include, for example, a plurality of general-purpose processing cores and a main memory controller arranged in an application processor or multi-core processor), system memory 602, a display 603 (e.g., touch screen, flat panel display), a local wired point-to-point interface (e.g., USB) 604, various network I/O functions 605 (such as an Ethernet interface, and /or cellular modem subsystem), a wireless LAN interface (e.g., Wi-Fi) 606, a wireless point-to-point interface (e.g., Bluetooth) 607 and a Global Positioning System interface 608, various sensors 609_1 to 609_N (e.g., one or more gyroscopes, accelerometers, magnetometers, temperature sensors, pressure sensors, humidity sensors, etc.), a camera 610, a battery 611, a power management control unit 612, a speaker and microphone 613, and an audio encoder/decoder 614.
[0035] Um processador de aplicativo ou processador de múltiplos núcleos 650 pode incluir um ou mais núcleos de processamento de propósito geral 615 dentro de sua CPU 601, uma ou mais unidades de processamento gráfico 616, uma função de gerenciamento de memória 617 (por exemplo, um controlador de memória) e uma função de controle de E/S 618. Os núcleos de processamento de propósito geral 615 tipicamente executam o sistema operativo e o software de aplicativos do sistema de computação. As unidades de processamento gráfico 616 tipicamente executam funções gráficas intensivas para, por exemplo, gerar informações gráficas que são apresentadas na tela 603. A função de controle de memória 617 faz a interface com a memória do sistema 602.[0035] An application processor or multi-core processor 650 may include one or more general purpose processing cores 615 within its CPU 601, one or more graphics processing units 616, a memory management function 617 (e.g., a memory controller) and an I/O control function 618. General purpose processing cores 615 typically run the operating system and application software of the computing system. Graphics processing units 616 typically perform graphics intensive functions to, for example, generate graphic information that is displayed on screen 603. Memory control function 617 interfaces with system memory 602.
[0036] A memória do sistema 602 pode ser uma memória do sistema de múltiplos níveis tendo, por exemplo, um primeiro nível com tempos de acesso mais rápidos do que um segundo nível inferior. O segundo nível inferior pode ser implementado com uma tecnologia de armazenamento tridimensional tendo a abordagem de design de linha de palavra discutida em comprimento acima. Alternativamente ou em combinação, a tecnologia de armazenamento tridimensional com a abordagem de linha de palavra descrita em comprimento acima pode ser implementada em um armazenamento não volátil mais tradicional, tal como uma substituição de disco de estado sólido (SSD - solid state disk) para um disco rígido tradicional e/ou memória BIOS.[0036] System memory 602 may be multi-level system memory having, for example, a first level having faster access times than a lower second level. The lower second tier can be implemented with a three dimensional storage technology taking the word line design approach discussed at length above. Alternatively or in combination, the three-dimensional storage technology with the word-line approach described at length above can be implemented in more traditional non-volatile storage, such as a solid state disk (SSD) replacement for a traditional hard drive and/or BIOS memory.
[0037] Cada uma das telas sensíveis ao toque 603, as interfaces de comunicação 604 - 607, a interface GPS 608, os sensores 609, a câmera 610 e o codificador de alto-falante/microfone 613, 614 podem ser vistos como várias formas de E/S (entrada e/ou saída) em relação ao sistema geral de computação incluindo, quando apropriado, um dispositivo periférico integrado (por exemplo, a câmera 610). Dependendo da implementação, vários destes componentes de E/S podem estar integrados no processador de aplicativos/processador de múltiplos núcleos 650 de aplicações ou podem estar localizados fora do conjunto ou fora da embalagem do processador de aplicati- vos/processador de múltiplos núcleos 650.[0037] Each of the touch screens 603, the communication interfaces 604 - 607, the GPS interface 608, the sensors 609, the camera 610 and the speaker/microphone encoder 613, 614 can be seen as various forms of I/O (input and/or output) in relation to the overall computing system including, where appropriate, an integrated peripheral device (for example, the camera 610). Depending on the implementation, various of these I/O components may be integrated into the application processor/multi-core processor 650 or may be located off-board or outside the package of the application processor/multi-core processor 650.
[0038] Na especificação anterior, a invenção foi descrita com referência a modalidades exemplificativas específicas da mesma. Será, no entanto, evidente que podem ser feitas várias modificações e alterações sem se afastar do espírito e âmbito mais amplos da invenção, conforme estabelecido nas reivindicações anexas. A especificação e os desenhos devem, portanto, ser considerados em um sentido ilustrativo e não restritivo.[0038] In the foregoing specification, the invention has been described with reference to specific exemplary embodiments thereof. It will, however, be apparent that various modifications and alterations can be made without departing from the broader spirit and scope of the invention as set out in the appended claims. The specification and drawings are therefore to be considered in an illustrative rather than a restrictive sense.
Claims (13)
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/085,151 | 2016-03-30 | ||
| US15/085,151 US10043751B2 (en) | 2016-03-30 | 2016-03-30 | Three dimensional storage cell array with highly dense and scalable word line design approach |
| PCT/US2017/013044 WO2017171969A1 (en) | 2016-03-30 | 2017-01-11 | Three dimensional storage cell array with highly dense and scalable word line design approach |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| BR112018069106A2 BR112018069106A2 (en) | 2019-01-29 |
| BR112018069106B1 true BR112018069106B1 (en) | 2023-05-30 |
Family
ID=
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10593624B2 (en) | Three dimensional storage cell array with highly dense and scalable word line design approach | |
| US9941009B2 (en) | Memory device having vertical structure and memory system including the same | |
| US20170373084A1 (en) | Memory device having vertical structure | |
| CN105074923B (en) | The interconnection of three-dimensional storage | |
| TWI615947B (en) | Semiconductor memory | |
| CN107980173B (en) | Three-dimensional memory device with isolated perimeter contacts by active layer excavation process | |
| JP2012049539A (en) | Method of manufacturing cell string and method of manufacturing nonvolatile memory device including the same | |
| KR20120006843A (en) | Semiconductor devices and methods of fabricating the same | |
| TWI639222B (en) | Memory device and fabrication method of the same | |
| KR20190019672A (en) | Semiconductor device and method of manufacturing the same | |
| KR102608833B1 (en) | Manufacturing method of semiconductor device | |
| KR102598728B1 (en) | Manufacturing method of semiconductor device | |
| KR20150017600A (en) | Semiconductor memory device | |
| TW202125783A (en) | Three dimensional nand memory component and forming method thereof | |
| KR20200038138A (en) | Semiconductor device and manufacturing method thereof | |
| US9754964B2 (en) | Semiconductor device and method of manufacturing the same | |
| US9524974B1 (en) | Alternating sidewall assisted patterning | |
| TW202013679A (en) | Semiconductor memory device | |
| US20220068956A1 (en) | Memory device including multiple decks of memory cells and pillars extending through the decks | |
| BR112018069106B1 (en) | APPARATUS, COMPUTING SYSTEM AND METHOD OF 3-DIMENSIONAL STORAGE CELL ASSEMBLY WITH HIGHLY DENSE AND SCALABLE WORD LINE DESIGN APPROACH | |
| WO2021104411A1 (en) | Integrated circuit and electronic apparatus | |
| US20230232629A1 (en) | Method and apparatus to mitigate word line staircase etch stop layer thickness variations in 3d nand devices | |
| JP2010067986A (en) | Semiconductor device, and semiconductor device manufacturing method | |
| US20230136139A1 (en) | Flash memory chip with self aligned isolation fill between pillars | |
| WO2022244207A1 (en) | Memory device |