BR112017019101B1

BR112017019101B1 - PHASE LOCKED LOOP (PLL) ARCHITECTURE

Info

Publication number: BR112017019101B1
Application number: BR112017019101-6A
Authority: BR
Inventors: Kenneth Luis Arcudia; Jeffrey Andrew Shafer; Bupesh Pandita
Original assignee: Qualcomm Incorporated
Priority date: 2015-03-10
Filing date: 2016-02-12
Publication date: 2023-07-18

Abstract

ARQUITETURA DE LOOP TRAVADO POR FASE (PLL) Em uma modalidade, um loop travado por fase (PLL) compreende um oscilador de voltagem controlada (VCO), um divisor de frequência configurado para dividir em frequência um sinal de saída do VCO para produzir um sinal de realimentação, e um circuito de detecção de fase configurado para detectar uma diferença de fase entre um sinal de referência e um sinal de realimentação, e para gerar um sinal de saída com base na diferença de fase detectada. O PLL compreende também um circuito proporcional configurado para gerar uma voltagem de controle com base no sinal de saída do circuito de detecção de fase, em que a voltagem de controle sintoniza uma primeira capacitância do VCO para proporcionar correção de fase. O PLL compreende adicionalmente um circuito de integração configurado para converter a voltagem de controle em um sinal digital, para integrar o sinal digital, e para sintonizar uma segunda capacitância do VCO com base no sinal digital integrado para proporcionar rastreamento de frequência.PHASE LOCKED LOOP (PLL) ARCHITECTURE In one embodiment, a phase locked loop (PLL) comprises a voltage controlled oscillator (VCO), a frequency divider configured to frequency divide an output signal from the VCO to produce a signal feedback signal, and a phase detection circuit configured to detect a phase difference between a reference signal and a feedback signal, and to generate an output signal based on the detected phase difference. The PLL also comprises a proportional circuit configured to generate a control voltage based on the output signal of the phase detection circuit, wherein the control voltage tunes a first capacitance of the VCO to provide phase correction. The PLL further comprises an integration circuit configured to convert the control voltage into a digital signal, to integrate the digital signal, and to tune a second capacitance of the VCO based on the integrated digital signal to provide frequency tracking.

Description

BACKGROUND FIELD

[0001] Aspectos da presente revelação se referem em geral à síntese de frequência e, mais especificamente, aos loops travados por fase (PLLs).[0001] Aspects of the present disclosure relate generally to frequency synthesis and, more specifically, to phase-locked loops (PLLs).

BACKGROUND

[0002] Um loop travado por fase (PLL) pode ser usado em síntese de frequência para gerar um sinal tendo uma frequência desejada mediante multiplicação da frequência de um sinal de referência por um valor correspondente. Os PLLs são amplamente utilizados para proporcionar sinais que têm frequências desejadas em sistemas de comunicação sem fio, sistemas de micro processamento, e sistemas de dados de alta velocidade.[0002] A phase-locked loop (PLL) can be used in frequency synthesis to generate a signal having a desired frequency by multiplying the frequency of a reference signal by a corresponding value. PLLs are widely used to provide signals that have desired frequencies in wireless communication systems, microprocessing systems, and high-speed data systems.

SUMMARY

[0003] O que se segue apresenta um sumário simplificado de uma ou mais modalidades para proporcionar um entendimento básico de tais modalidades. Esse sumário não é uma visão geral extensiva de todas as modalidades consideradas, e não tem o propósito de identificar elementos essenciais ou cruciais de todas as modalidades nem de delinear o escopo de qualquer uma ou de todas as modalidades. Sua única finalidade é a de apresentar determinados conceitos de uma ou mais modalidades em uma forma simplificada como um prelúdio para a descrição mais detalhada que é apresentada posteriormente.[0003] The following presents a simplified summary of one or more embodiments to provide a basic understanding of such embodiments. This summary is not an extensive overview of all modalities considered, and is not intended to identify essential or crucial elements of all modalities nor to delineate the scope of any or all modalities. Its sole purpose is to present certain concepts of one or more embodiments in a simplified form as a prelude to the more detailed description that is presented later.

[0004] De acordo com um aspecto, é descrito aqui um loop travado por fase (PLL). O PLL compreende um oscilador controlado por tensão (VCO), um divisor de frequência configurado para dividir a frequência de um sinal de saída do VCO para produzir um sinal de realimentação, e um circuito de detecção de fase configurado para detectar uma diferença de fase entre um sinal de referência e o sinal de realimentação, e gerar um sinal de saída com base na diferença de fase detectada. O PLL também compreende um circuito proporcional configurado para gerar uma tensão de controle com base no sinal de saída do circuito de detecção de fase, em que a tensão de controle sintoniza uma primeira capacitância do DCO para proporcionar correção de fase. O PLL compreende adicionalmente um circuito de integração configurado para converter a tensão de controle em um sinal digital para integrar o sinal digital, e sintonizar uma segunda capacitância do VCO com base no sinal digital integrado para proporcionar rastreamento de frequência.[0004] In one aspect, a phase-locked loop (PLL) is described herein. The PLL comprises a voltage controlled oscillator (VCO), a frequency divider configured to divide the frequency of an output signal from the VCO to produce a feedback signal, and a phase detection circuit configured to detect a phase difference between a reference signal and the feedback signal, and generate an output signal based on the detected phase difference. The PLL also comprises a proportional circuit configured to generate a control voltage based on the output signal of the phase detection circuit, wherein the control voltage tunes a first capacitance of the DCO to provide phase correction. The PLL further comprises an integration circuit configured to convert the control voltage into a digital signal to integrate the digital signal, and tune a second capacitance of the VCO based on the integrated digital signal to provide frequency tracking.

[0005] Um segundo aspecto se refere a um método de operar um loop travado por fase (PLL). O método compreende dividir uma frequência de um sinal de saída de um oscilador controlado por tensão (VCO) para produzir um sinal de realimentação, detectar uma diferença de fase entre um sinal de referência e o sinal de realimentação, gerar uma tensão de controle com base na diferença de fase detectada, e sintonizar uma primeira capacitância do VCO utilizando a tensão de controle para proporcionar correção de fase. O método também compreende converter a tensão de controle em um sinal digital, integrar o sinal digital, e sintonizar uma segunda capacitância do VCO com base no sinal digital integrado para proporcionar rastreamento de frequência.[0005] A second aspect relates to a method of operating a phase-locked loop (PLL). The method comprises dividing a frequency of an output signal from a voltage controlled oscillator (VCO) to produce a feedback signal, detecting a phase difference between a reference signal and the feedback signal, generating a control voltage based on on the detected phase difference, and tune a first capacitance of the VCO using the control voltage to provide phase correction. The method also comprises converting the control voltage into a digital signal, integrating the digital signal, and tuning a second capacitance of the VCO based on the integrated digital signal to provide frequency tracking.

[0006] Um terceiro aspecto se refere a um aparelho. O aparelho compreende meios para dividir uma frequência de um sinal de saída de um oscilador controlado por tensão (VCO) para produzir um sinal de realimentação, meios para detectar uma diferença de fase entre um sinal de referência e o sinal de realimentação, meios para gerar uma tensão de controle com base na diferença de fase detectada, e meios para sintonizar uma primeira capacitância do VCO utilizando a tensão de controle para proporcionar correção de fase. O aparelho também compreende meios para converter a tensão de controle em um sinal digital, meios para integrar o sinal digital, e meios para sintonizar uma segunda capacitância do VCO com base no sinal digital integrado para proporcionar rastreamento de frequência.[0006] A third aspect refers to an apparatus. The apparatus comprises means for dividing a frequency of an output signal from a voltage controlled oscillator (VCO) to produce a feedback signal, means for detecting a phase difference between a reference signal and the feedback signal, means for generating a control voltage based on the detected phase difference, and means for tuning a first capacitance of the VCO using the control voltage to provide phase correction. The apparatus also comprises means for converting the control voltage into a digital signal, means for integrating the digital signal, and means for tuning a second capacitance of the VCO based on the integrated digital signal to provide frequency tracking.

[0007] Para realização do precedente e de finalidades relacionadas, uma ou mais modalidades compreendem características em seguida descritas integralmente e particularmente assinaladas nas reivindicações. A descrição seguinte e os desenhos anexos apresentam em detalhe certos aspectos ilustrativos de uma ou mais modalidades. Esses aspectos são indicativos, contudo, de apenas umas poucas das várias formas nas quais os princípios das várias modalidades podem ser incorporadas e as modalidades descritas têm o propósito de incluir todos os tais aspectos e seus equivalentes.[0007] To achieve the foregoing and related purposes, one or more embodiments comprise features fully described below and particularly noted in the claims. The following description and accompanying drawings present in detail certain illustrative aspects of one or more embodiments. These aspects are indicative, however, of only a few of the various ways in which the principles of the various modalities can be incorporated and the described modalities are intended to include all such aspects and their equivalents.

BRIEF DESCRIPTION OF THE DRAWINGS

[0008] A Figura 1 mostra um exemplo de um loop travado por fase (PLL).[0008] Figure 1 shows an example of a phase-locked loop (PLL).

[0009] A Figura 2 mostra um exemplo de um PLL digital.[0009] Figure 2 shows an example of a digital PLL.

[0010] A Figura 3 mostra um PLL de acordo com uma modalidade da presente revelação.[0010] Figure 3 shows a PLL according to an embodiment of the present disclosure.

[0011] A Figura 4 mostra um oscilador controlado por tensão (VCO) de acordo com uma modalidade da presente invenção.[0011] Figure 4 shows a voltage controlled oscillator (VCO) in accordance with an embodiment of the present invention.

[0012] A Figura 5 é um fluxograma que mostra um método para operar um PLL de acordo com uma modalidade da presente revelação.[0012] Figure 5 is a flowchart showing a method for operating a PLL in accordance with an embodiment of the present disclosure.

DETAILED DESCRIPTION

[0013] A descrição detalhada apresentada em seguida, em conexão com os desenhos anexos, é concebida como uma descrição de várias configurações e não se destina a representar as únicas configurações em que os conceitos aqui descritos podem ser praticados. A descrição detalhada inclui detalhes específicos para a finalidade de fornecer uma compreensão completa dos vários conceitos. No entanto, será evidente para os versados na arte que estes conceitos podem ser praticados sem esses detalhes específicos. Em alguns casos, estruturas e componentes bem conhecidos são mostrados em forma de diagrama de bloco de modo a evitar obscurecer os conceitos tais.[0013] The detailed description presented below, in connection with the attached drawings, is intended as a description of various configurations and is not intended to represent the only configurations in which the concepts described herein can be practiced. The detailed description includes specific details for the purpose of providing a complete understanding of the various concepts. However, it will be apparent to those skilled in the art that these concepts can be practiced without these specific details. In some cases, well-known structures and components are shown in block diagram form so as to avoid obscuring such concepts.

[0014] A figura 1 mostra um exemplo de um PLL analógico 10. O PLL 110 compreende um detector de fase de 115, uma bomba de carga 120, um filtro de loop 130, um oscilador controlado por tensão (VCO) 140 e um divisor de frequência 160. A realimentação saída do VCO 140 fornece o sinal de saída para o PLL 110, em que a frequência do sinal de saída é controlada ajustando uma tensão de entrada para o VCO 140, como discutido adicionalmente abaixo. O sinal de saída é realimentado para o detector de fase 115 através do divisor de frequência 160. O divisor de frequência 160 divide a frequência do sinal de saída por N para produzir um sinal de realimentação (denotado “FB”), tendo uma frequência igual a fout/N, em que fout é a frequência do sinal de saída.[0014] Figure 1 shows an example of an analog PLL 10. The PLL 110 comprises a phase detector 115, a charge pump 120, a loop filter 130, a voltage controlled oscillator (VCO) 140 and a divider frequency 160. The feedback output of the VCO 140 provides the output signal to the PLL 110, wherein the frequency of the output signal is controlled by adjusting an input voltage to the VCO 140, as discussed further below. The output signal is fed back to the phase detector 115 through the frequency divider 160. The frequency divider 160 divides the frequency of the output signal by N to produce a feedback signal (denoted “FB”) having an equal frequency a fout/N, where fout is the frequency of the output signal.

[0015] O detector de fase 115 recebe como entradas o sinal de realimentação FB e um sinal de referência (designado “REF”). O sinal de referência pode vir de um oscilador de cristal ou de outra fonte. O detector de fase 115 detecta a diferença de fase entre o sinal de referência REF e o sinal de realimentação FB, e produz a diferença de fase detectada para a bomba de carga 120. A bomba de carga 120 e o filtro de loop 130 convertem a diferença de fase detectada em uma tensão de controle (denotada “VCTRL”) que controla a frequência do VCO 140. A tensão de controle VCTRL ajusta a frequência do VCO 130, em uma direção que reduz a diferença de fase entre o sinal de referência REF e o sinal de realimentação FB. Quando o PLL 110 é travado, o sinal de saída tem uma frequência aproximadamente igual a n vezes a frequência do sinal de referência. Deste modo, o PLL 110 multiplica a frequência do sinal de referência por N.[0015] The phase detector 115 receives as inputs the feedback signal FB and a reference signal (designated “REF”). The reference signal can come from a crystal oscillator or another source. The phase detector 115 detects the phase difference between the reference signal REF and the feedback signal FB, and outputs the detected phase difference to the charge pump 120. The charge pump 120 and the loop filter 130 convert the phase difference detected at a control voltage (denoted “VCTRL”) that controls the frequency of the VCO 140. The control voltage VCTRL adjusts the frequency of the VCO 130, in a direction that reduces the phase difference between the reference signal REF and the FB feedback signal. When the PLL 110 is latched, the output signal has a frequency approximately equal to n times the frequency of the reference signal. In this way, the PLL 110 multiplies the frequency of the reference signal by N.

[0016] Neste exemplo, quando o PLL 110 é travado, o detector de fase 115 debita um sinal UP ou um sinal DOWN durante cada ciclo do sinal de referência com base na diferença de fase entre o sinal de referência REF e o sinal de realimentação FB. Mais particularmente, o detector de fase 115 debita um sinal UP quando a fase do sinal de referência leva a fase do sinal de realimentação, em que a largura do sinal UP é proporcional à diferença de fase. O detector de fase 115 emite um sinal DOWN quando a fase do sinal de referência fica a fase do sinal de realimentação, em que a largura do sinal DOWN é proporcional à diferença de fase.[0016] In this example, when the PLL 110 is latched, the phase detector 115 outputs an UP signal or a DOWN signal during each cycle of the reference signal based on the phase difference between the REF reference signal and the feedback signal FB. More particularly, the phase detector 115 outputs a UP signal when the phase of the reference signal matches the phase of the feedback signal, wherein the width of the UP signal is proportional to the phase difference. The phase detector 115 outputs a DOWN signal when the phase of the reference signal becomes the phase of the feedback signal, where the width of the DOWN signal is proportional to the phase difference.

[0017] Neste exemplo, a carga da bomba 120 compreende uma primeira fonte de corrente 122, um primeiro comutador 124, uma segunda fonte de corrente 128, e um segundo interruptor 126. Os comutadores 124 e 126 são controlados pelos sinais UP e DOWN, respectivamente, a partir do detector de fase 115. Mais particularmente, o primeiro comutador 124 fecha quando o detector de fase 115 debita um sinal UP. Isto permite que a corrente a partir da primeira fonte de corrente 122 flua para o filtro de loop 130, através do primeiro comutador 124 para a duração do sinal UP (que é proporcional à diferença de fase entre o sinal de referência e o sinal de realimentação). O segundo comutador 126 fecha quando o detector de fase 115 emite um sinal DOWN. Isto faz com que a segunda fonte de corrente 128 forneça corrente para o filtro de loop 130, através do segundo comutador 128 para a duração do sinal DOWN (que é proporcional à diferença de fase entre o sinal de referência e o sinal de realimentação). Assim, a bomba de carga 120 emite a corrente para o filtro de loop 130, quando a fase do sinal de referência REF leva a fase do sinal de realimentação FB, e extrai corrente a partir do filtro de loop 130, quando a fase do sinal de referência REF defasa a fase de o sinal de realimentação FB.[0017] In this example, the pump load 120 comprises a first current source 122, a first switch 124, a second current source 128, and a second switch 126. Switches 124 and 126 are controlled by the UP and DOWN signals, respectively, from the phase detector 115. More particularly, the first switch 124 closes when the phase detector 115 outputs a UP signal. This allows current from the first current source 122 to flow to the loop filter 130, through the first switch 124 for the duration of the UP signal (which is proportional to the phase difference between the reference signal and the feedback signal). ). The second switch 126 closes when the phase detector 115 issues a DOWN signal. This causes the second current source 128 to supply current to the loop filter 130, through the second switch 128 for the duration of the DOWN signal (which is proportional to the phase difference between the reference signal and the feedback signal). Thus, the charge pump 120 outputs current to the loop filter 130 when the phase of the REF reference signal leads to the phase of the FB feedback signal, and draws current from the loop filter 130 when the phase of the signal REF reference phase shifts the phase of the FB feedback signal.

[0018] O filtro de loop 130 é usado para estabilizar o PLL 110 e reduzir a instabilidade. O filtro de loop 130 pode ser implementado usando um filtro resistor-capacitor (RC), como mostrado na figura 1. Neste exemplo, o filtro de loop 130 compreende um resistor R, um primeiro capacitor CZ, e um segundo capacitor CP. O resistor R produz um componente da tensão de controle VCTRL que é aproximadamente proporcional à diferença de fase detectada para fornecer correção de fase. O primeiro capacitor CZ integra a diferença de fase para fornecer rastreamento da frequência. O segundo capacitor CP é usada para alisar o ruído de ondulação na tensão de controle VCTRL (por exemplo, causado pela interrupção da bomba de carga) para reduzir a instabilidade). Tipicamente, a capacitância do capacitor CZ primeiro é muito maior do que a capacitância do segundo capacitor CP para estabilidade.[0018] Loop filter 130 is used to stabilize PLL 110 and reduce instability. The loop filter 130 can be implemented using a resistor-capacitor (RC) filter, as shown in Figure 1. In this example, the loop filter 130 comprises a resistor R, a first capacitor CZ, and a second capacitor CP. Resistor R produces a component of the VCTRL control voltage that is approximately proportional to the detected phase difference to provide phase correction. The first capacitor CZ integrates the phase difference to provide frequency tracking. The second capacitor CP is used to smooth ripple noise in the VCTRL control voltage (e.g. caused by charge pump interruption) to reduce instability). Typically, the capacitance of the first capacitor CZ is much larger than the capacitance of the second capacitor CP for stability.

[0019] No exemplo da figura 1, o VCO 140 compreende um tanque indutor-capacitor (EC) 150, um par de transistores PMOS de acoplamento transversal 142 e 144, e um par de transistores de acoplamento cruzado NMOS 146 e 148. O tanque EC 150 compreende um indutor L e varactores 155 acoplado à tensão de controle VCTRL a partir do filtro de loop 130. Os varactores 155 são capacitores controlados por tensão tendo uma capacitância que é controlada pela tensão de controle VCTRL, e podem ser implementados com varactores de metal-óxido-semicondutor (MOS). A frequência de ressonância do tanque LC 150 é uma função da capacitância do varactores 155 e a indutância do indutor L. Uma vez que a capacitância dos varactores 155 é controlada pela tensão de controle VCTRL, a frequência do tanque LC 150 (e, portanto, a frequência do VCO 140) é controlada pela tensão de controle VCTRL. Os transistores PMOS de acoplamento transversal 142 e 144 e de acoplamento transversal transistores NMOS 146 e 148 proporcionam uma resistência negativa que compensa a resistência parasita no tanque LC 150.[0019] In the example of figure 1, the VCO 140 comprises an inductor-capacitor (EC) tank 150, a pair of cross-coupled PMOS transistors 142 and 144, and a pair of NMOS cross-coupled transistors 146 and 148. The tank EC 150 comprises an inductor L and varactors 155 coupled to the control voltage VCTRL from the loop filter 130. The varactors 155 are voltage-controlled capacitors having a capacitance that is controlled by the control voltage VCTRL, and can be implemented with varactors of metal-oxide-semiconductor (MOS). The resonant frequency of the LC tank 150 is a function of the capacitance of the varactors 155 and the inductance of the inductor L. Since the capacitance of the varactors 155 is controlled by the control voltage VCTRL, the frequency of the LC tank 150 (and therefore the frequency of the VCO 140) is controlled by the control voltage VCTRL. Cross-coupled PMOS transistors 142 and 144 and cross-coupled NMOS transistors 146 and 148 provide a negative resistance that compensates for parasitic resistance in the LC tank 150.

[0020] O PLL 110 na figura 1 tem vários inconvenientes. Para começar, um varactor de alto ganho é necessário para cobrir uma ampla gama de ajuste. No entanto, isso reduz o fator Q dos varactores, e, como consequência, degrada o ruído de fase VCO. Além disso, não linearidade de varactor afeta negativamente os ganhos, proporcional e integral, da PLL, e, portanto, a dinâmica de loop do PLL. Além disso, o capacitor CZ de integração pode ser relativamente grande, especialmente para aplicações que requerem um circuito de largura de banda baixa. Como resultado, o capacitor CZ pode exigir uma área de silício grande, o que torna difícil para integrar o capacitor CZ em um chip.[0020] The PLL 110 in figure 1 has several drawbacks. For starters, a high-gain varactor is needed to cover a wide tuning range. However, this reduces the Q factor of the varactors, and, as a consequence, degrades the VCO phase noise. Furthermore, varactor nonlinearity negatively affects the proportional and integral gains of the PLL, and therefore the loop dynamics of the PLL. Furthermore, the CZ integrating capacitor can be relatively large, especially for applications that require a low bandwidth circuit. As a result, the CZ capacitor may require a large silicon area, which makes it difficult to integrate the CZ capacitor into a chip.

[0021] A figura 2 mostra um exemplo de um PLL digital 210. O PLL digital 210 evita as desvantagens do PLL 110, discutido acima (por exemplo, integração de grande capacitor CZ e estreita faixa de sintonia dos varactores). No entanto, o PLL digital 210 na figura 2 tem outras desvantagens, como discutido mais abaixo.[0021] Figure 2 shows an example of a digital PLL 210. The digital PLL 210 avoids the disadvantages of the PLL 110 discussed above (for example, integration of large CZ capacitor and narrow tuning range of varactors). However, the digital PLL 210 in Figure 2 has other disadvantages, as discussed further below.

[0022] O PLL digital 210 compreende um conversor de tempo/digital (TDC) 215, um filtro de loop digital 220, um VCO 240, e um divisor de frequência de realimentação 260. Em funcionamento, o sinal de saída do VCO 240 é alimentado de volta para o ponto morto superior 215 através do divisor de frequência 260. O divisor de frequência 260 divide a frequência do sinal de saída por N para produzir um sinal de realimentação (denotado “FB”), tendo uma frequência igual a fout N, onde fout é a frequência do sinal de saída.[0022] The digital PLL 210 comprises a time/digital converter (TDC) 215, a digital loop filter 220, a VCO 240, and a feedback frequency divider 260. In operation, the output signal of the VCO 240 is fed back to top dead center 215 through frequency divider 260. Frequency divider 260 divides the frequency of the output signal by N to produce a feedback signal (denoted “FB”) having a frequency equal to fout N , where fout is the frequency of the output signal.

[0023] A TDC 215 recebe como entradas o FB sinal de realimentação e um sinal de referência (denotado “REF”). A TDC 215 detecta a diferença de fase entre o sinal de referência REF e o de realimentação FB, e produz a diferença de fase detectada como um sinal digital. Por exemplo, o ponto morto superior 215 pode detectar a diferença de fase, medindo uma diferença de tempo entre as bordas do sinal de referência REF e o de realimentação FB, e produzindo a diferença de tempo medido como um sinal digital. O filtro de loop digital de 220 filtra o sinal digital a partir do ponto morto superior 215 no domínio digital. O sinal digital resultante filtrada controla a frequência do VCO 240, como discutido adicionalmente abaixo.[0023] The TDC 215 receives as inputs the FB feedback signal and a reference signal (denoted “REF”). The TDC 215 detects the phase difference between the REF reference signal and the FB feedback signal, and outputs the detected phase difference as a digital signal. For example, top dead center 215 may detect phase difference by measuring a time difference between the edges of the reference signal REF and the feedback signal FB, and outputting the measured time difference as a digital signal. The 220 digital loop filter filters the digital signal from top dead center 215 in the digital domain. The resulting filtered digital signal controls the frequency of the VCO 240, as discussed further below.

[0024] No exemplo da figura 2, o filtro de loop digital de 220 compreende um caminho proporcional 222, um caminho de integração 224, um somador 232, e um filtro digital 234. O caminho proporcional 222 compreende um primeiro multiplicador digital de 226 que multiplica o de saída digital do TDC 215 por um coeficiente. O caminho de integração 224 compreende um segundo multiplicador digital 228 e um integrador digital 230. O integrador digital 230 pode ser implementado com um acumulador digital, como mostrado na figura 2. O segundo multiplicador 228 multiplica a saída digital do TDC 215 pelo coeficiente β e o integrador digital 230 integra o sinal resultante. O somador 232 soma as saídas do caminho proporcional 222 e o caminho de integração 224. O filtro digital 234 converte o sinal do somador 232 em uma palavra de sintonização, que ajusta a frequência do VCO 240, como discutido adicionalmente abaixo.[0024] In the example of Figure 2, the digital loop filter 220 comprises a proportional path 222, an integration path 224, an adder 232, and a digital filter 234. The proportional path 222 comprises a first digital multiplier 226 that Multiplies the digital output of the TDC 215 by a coefficient. The integration path 224 comprises a second digital multiplier 228 and a digital integrator 230. The digital integrator 230 can be implemented with a digital accumulator, as shown in Figure 2. The second multiplier 228 multiplies the digital output of the TDC 215 by the coefficient β and the digital integrator 230 integrates the resulting signal. The adder 232 sums the outputs of the proportional path 222 and the integration path 224. The digital filter 234 converts the signal from the adder 232 into a tuning word, which adjusts the frequency of the VCO 240, as discussed further below.

[0025] No exemplo da figura 2, o VCO 240 compreende um tanque indutor-capacitor (LC) 250, um par de transistores PMOS de acoplamento transversal 242 e 244, e um par de transistores de acoplamento cruzado NMOS 246 e 248. O tanque LC 250 compreende um indutor L e um banco de capacitores 255 que recebe a palavra de sintonia do filtro de loop digital 220. O banco de capacitores 255 compreende uma pluralidade de capacitores 256 e uma pluralidade de interruptores 258, em que cada interruptor está configurado para seletivamente acoplar um respectivo capacitor dentre os capacitores para o indutor L. A palavra de sintonização compreende os bits em paralelo, onde cada um dos bits controla se um respectivo um dos interruptores é ligado ou desligado. Quando um switch é ligado pelo respectivo bit, a capacitância do respectivo capacitor contribui para a capacitância total do banco de capacitores 255, e, quando um interruptor é desligado pelo respectivo bit, a capacitância do respectivo capacitor não contribui para a capacitância total do banco de capacitores 255. Deste modo, a palavra de sintonização controla a capacitância do banco de capacitores 255, controlando o número dos capacitores 256, que são ligados. Uma vez que a capacitância do banco de capacitores 255 controla a frequência do tanque LC 250, a palavra de sintonização controla a frequência do tanque LC 250 (e, portanto, a frequência do VCO 240), controlando a capacitância do banco de capacitores 2,55. Os transistores PMOS transversais acoplados 242 e 244 e transistores NMOS transversais acoplados 246 e 248 proporcionam uma resistência negativa que compensa a resistência parasita no tanque LC 250.[0025] In the example of figure 2, the VCO 240 comprises an inductor-capacitor (LC) tank 250, a pair of cross-coupled PMOS transistors 242 and 244, and a pair of NMOS cross-coupled transistors 246 and 248. The tank LC 250 comprises an inductor L and a capacitor bank 255 that receives the tuning word from the digital loop filter 220. The capacitor bank 255 comprises a plurality of capacitors 256 and a plurality of switches 258, each switch being configured to selectively couple a respective capacitor among the capacitors to the inductor L. The tuning word comprises the bits in parallel, where each of the bits controls whether a respective one of the switches is turned on or off. When a switch is turned on by the respective bit, the capacitance of the respective capacitor contributes to the total capacitance of the capacitor bank 255, and when a switch is turned off by the respective bit, the capacitance of the respective capacitor does not contribute to the total capacitance of the capacitor bank 255. capacitors 255. In this way, the tuning word controls the capacitance of the capacitor bank 255, controlling the number of capacitors 256, which are turned on. Since the capacitance of the capacitor bank 255 controls the frequency of the LC tank 250, the tuning word controls the frequency of the LC tank 250 (and therefore the frequency of the VCO 240), controlling the capacitance of the capacitor bank 2, 55. The coupled transverse PMOS transistors 242 and 244 and coupled transverse NMOS transistors 246 and 248 provide a negative resistance that compensates for the parasitic resistance in the LC tank 250.

[0026] O PLL digital 210 na figura 2 tem vários inconvenientes. Para começar, a quantização de etapas de fase no PLL digitais faz com esporas. A fim de alcançar o ruído de fase desejado, os TDC 215 necessidades a ter muito alta resolução de tempo (por exemplo, precisão ordem do pico-segundo), o que pode ser difícil de implementar. Além disso, no caso em que o ponto morto superior 215 é implementado utilizando uma corrente de elementos de retardo, variação excessiva dos elementos de retardo no TDC 215 pode impactar negativamente a precisão do sistema. Por último, o PLL digital 210 pode não ser prático para os padrões SerDes que exigem PLLs de alta largura de banda.[0026] The digital PLL 210 in figure 2 has several drawbacks. To begin with, the quantization of phase steps in digital PLL makes spurs. In order to achieve the desired phase noise, the TDC 215 needs to have very high timing resolution (e.g., pico-second order accuracy), which can be difficult to implement. Furthermore, in the case where the top dead center 215 is implemented using a chain of delay elements, excessive variation of the delay elements in the TDC 215 may negatively impact the accuracy of the system. Lastly, the digital PLL 210 may not be practical for SerDes standards that require high bandwidth PLLs.

[0027] A figura 3 mostra um PLL 310 de acordo com uma modalidade da presente revelação. O PLL 310 é um PLL que proporciona híbrido analógico e digital loop filtragem, tal como discutido mais abaixo. O PLL 310 compreende um detector de fase 315, uma bomba de carga 320, um circuito proporcional 360, um circuito de integração 362, um VCO 340, e um divisor de frequência de realimentação 378.[0027] Figure 3 shows a PLL 310 according to an embodiment of the present disclosure. The PLL 310 is a PLL that provides hybrid analog and digital loop filtering, as discussed further below. The PLL 310 comprises a phase detector 315, a charge pump 320, a proportional circuit 360, an integration circuit 362, a VCO 340, and a feedback frequency divider 378.

[0028] O circuito proporcional 360 compreende um filtro de loop analógico 330 (por exemplo, RC filtro de loop). No exemplo da figura 3, o circuito do filtro analógico 330 compreende um de um capacitor CP e resistência R. O resistor R fornece a correção de fase para o PLL, e o capacitor CP reduz o ruído de ondulação para reduzir a instabilidade. Neste exemplo, o filtro de loop analógico 330 não inclui um grande capacitor de integração (por exemplo, capacitor CZ na figura 1), reduzindo significativamente a área do filtro de loop analógico 330. Isto é, porque a função de integração para o PLL é realizada pelo circuito de integração 362, como discutido adicionalmente abaixo.[0028] The proportional circuit 360 comprises an analog loop filter 330 (e.g., RC loop filter). In the example of Figure 3, the analog filter circuit 330 comprises one of a capacitor CP and resistance R. The resistor R provides phase correction for the PLL, and the capacitor CP reduces ripple noise to reduce instability. In this example, the analog loop filter 330 does not include a large integration capacitor (e.g., CZ capacitor in Figure 1), significantly reducing the area of the analog loop filter 330. This is because the integration function for the PLL is performed by integration circuit 362, as further discussed below.

[0029] O circuito de integração 362 compreende um conversor analógico/digital (ADC) 364, um integrador digital 372, e um modulador sigma-delta 374. O circuito de integração 362 realiza integração para rastreamento de frequência, como discutido mais abaixo.[0029] Integration circuit 362 comprises an analog/digital converter (ADC) 364, a digital integrator 372, and a sigma-delta modulator 374. Integration circuit 362 performs integration for frequency tracking, as discussed further below.

[0030] O VCO 340 compreende um tanque LC 350 incluindo um indutor L, varactores 352 e um capacitor 355. O banco de capacitores 355 compreende uma pluralidade de capacitores 356 e uma pluralidade de interruptores 358, em que cada interruptor é configurado para seletivamente acoplar um respectivo um dos capacitores ao indutor L no tanque LC. Os capacitores 356 podem ser implementados com capacitores de metal. A capacitância dos varactores 352 é controlada (sintonizada) pelo circuito proporcional 360 e a capacitância do banco de capacitores 355 é controlada (sintonizada) pelo circuito de integração 362, como discutido adicionalmente abaixo.[0030] The VCO 340 comprises an LC tank 350 including an inductor L, varactors 352 and a capacitor 355. The capacitor bank 355 comprises a plurality of capacitors 356 and a plurality of switches 358, wherein each switch is configured to selectively couple a respective one of the capacitors to the inductor L in the LC tank. The 356 capacitors can be implemented with metal capacitors. The capacitance of the varactors 352 is controlled (tuned) by the proportional circuit 360 and the capacitance of the capacitor bank 355 is controlled (tuned) by the integration circuit 362, as further discussed below.

[0031] Em funcionamento, o sinal a partir do VCO 340 de saída é realimentado para o detector de fase 315 através do divisor de frequência 378. No exemplo mostrado na figura 3, o divisor de frequência 378 é um divisor de frequência N fracionária, que divide a frequência do sinal de saída por um número fracionário entre N e N+l para produzir um sinal de realimentação (denotado “FB”), onde N é um número inteiro. Isto é conseguido alternando o divisor de frequência 378 entre N e N + l, em que a percentagem do tempo gasto em N e a percentagem de tempo gasto em N + l podem ser ajustadas para selecionar um número fracionário desejado entre N e N+1 com granularidade muito pequena.[0031] In operation, the signal from the output VCO 340 is fed back to the phase detector 315 through the frequency divider 378. In the example shown in Figure 3, the frequency divider 378 is a fractional N frequency divider, which divides the frequency of the output signal by a fractional number between N and N+l to produce a feedback signal (denoted “FB”), where N is an integer. This is accomplished by toggling the frequency divider 378 between N and N+1, whereby the percentage of time spent on N and the percentage of time spent on N+1 can be adjusted to select a desired fractional number between N and N+1. with very small granularity.

[0032] O detector de fase 315 recebe como entradas o sinal de realimentação FB e um sinal de referência (designado “REF”). O detector de fase 315 detecta a diferença de fase entre o sinal de referência REF e o sinal de realimentação de FB, e produz a diferença de fase detectada para a bomba de carga 320. A bomba de carga 320 e o filtro de loop analógico 330 convertem a diferença de fase detectada em uma tensão de controle VCTRL, que é acoplada ao varactores 352 no VCO 340 para ajustar a capacitância dos varactores 352. No exemplo da figura 3, a resistência R no filtro de loop analógico 330 produz um componente da tensão de controle que é aproximadamente proporcional à diferença de fase detectada para fornecer correção de fase para a PLL. A correção de fase pode requerer apenas uma relativamente pequena faixa de sintonia para os varactores 352. Isto permite que o varactores a ficar dentro de uma região linear dos varactores, como discutido mais abaixo.[0032] The phase detector 315 receives as inputs the feedback signal FB and a reference signal (designated “REF”). The phase detector 315 detects the phase difference between the REF reference signal and the FB feedback signal, and outputs the detected phase difference to the charge pump 320. The charge pump 320 and the analog loop filter 330 convert the detected phase difference into a control voltage VCTRL, which is coupled to varactors 352 in VCO 340 to adjust the capacitance of varactors 352. In the example of Figure 3, resistance R in analog loop filter 330 produces a component of the voltage control that is approximately proportional to the detected phase difference to provide phase correction for the PLL. Phase correction may require only a relatively small tuning range for the varactors 352. This allows the varactors to stay within a linear region of the varactors, as discussed further below.

[0033] O ADC 364 no circuito de integração 362 converte a tensão de controle VCTRL em um sinal digital. O integrador digital 372 integra o sinal digital, e o modulador Sigma-Delta 374 convertem o sinal digital integrado em uma palavra de sintonização digital que controla a capacitância do capacitor de grupo 355 no VCO 340. A este respeito, a palavra de sintonização compreende uma pluralidade de bits paralelos, em que cada bit controla se um respectivo interruptor dentre os interruptores do banco de capacitores 355 está ligado ou desligado, e, portanto, controla se a capacitância do capacitor respectivo contribui para a capacidade total do banco de capacitores 355. Assim, o circuito de integração 362 integra a diferença de fase detectada, e ajusta a capacitância do banco de capacitores 355, baseado na integração. A integração ajusta a frequência de saída do VCO 340 para fornecer rastreamento de frequência para a PLL. O banco de capacitores 355 pode ter uma faixa de sintonia mais amplo do que os varactores 352 desde rastreamento da frequência pode exigir uma faixa de sintonia mais amplo do que correção de fase.[0033] ADC 364 in integration circuit 362 converts the VCTRL control voltage into a digital signal. The digital integrator 372 integrates the digital signal, and the Sigma-Delta modulator 374 converts the integrated digital signal into a digital tuning word that controls the capacitance of the group capacitor 355 in the VCO 340. In this regard, the tuning word comprises a plurality of parallel bits, wherein each bit controls whether a respective switch among the switches of the capacitor bank 355 is on or off, and therefore controls whether the capacitance of the respective capacitor contributes to the total capacity of the capacitor bank 355. Thus , the integration circuit 362 integrates the detected phase difference, and adjusts the capacitance of the capacitor bank 355, based on the integration. The integration adjusts the output frequency of the VCO 340 to provide frequency tracking to the PLL. The 355 capacitor bank may have a wider tuning range than the 352 varactors since frequency tracking may require a wider tuning range than phase correction.

[0034] Deste modo, o PLL 310 possui uma arquitetura de sintonia dupla em que o circuito proporcional 360 sintoniza a capacitância de varactores 352 no VCO 340 para fornecer correção de fase e o circuito de integração 362 sintoniza a capacitância do grupo capacitância 355 no VCO 340 para fornecer rastreamento da frequência.[0034] Thus, the PLL 310 has a dual tuning architecture in which the proportional circuit 360 tunes the capacitance of varactors 352 in the VCO 340 to provide phase correction and the integration circuit 362 tunes the capacitance of the capacitance group 355 in the VCO 340 to provide frequency tracking.

[0035] O PLL 310 atenua inconvenientes do PLL 110 na figura 1. Primeiro, os varactores 352 podem ser operados através de uma região linear relativamente pequena para reduzir o impacto da não-linearidade de varactor no desempenho do PLL. Isto é porque o circuito proporcional 360 (que controla os varactores 352) pode precisar apenas de ajustar as varactores 352 ao longo de um intervalo relativamente pequeno para fornecer correção de fase. O varactores 352 não precisa de uma ampla faixa de sintonia para rastreamento de frequência, que é fornecida pelo capacitor 355. Em segundo lugar grupo, o filtro de loop analógico 330 não necessita de um grande capacitor de integração, reduzindo significativamente o tamanho do filtro de loop analógico 330 comparado para o circuito de filtro 130 na figura 1. Isso ocorre porque a integração é realizada no circuito de integração 362.[0035] PLL 310 alleviates drawbacks of PLL 110 in Figure 1. First, varactors 352 can be operated across a relatively small linear region to reduce the impact of varactor nonlinearity on PLL performance. This is because the proportional circuit 360 (which controls the varactors 352) may only need to adjust the varactors 352 over a relatively small range to provide phase correction. The varactors 352 do not need a wide tuning range for frequency tracking, which is provided by the capacitor 355. In second group, the analog loop filter 330 does not require a large integrating capacitor, significantly reducing the size of the filter. analog loop 330 compared to the filter circuit 130 in Figure 1. This is because the integration is performed in the integration circuit 362.

[0036] O PLL 310 também atenua empecilhos do PLL digital 210 na figura 2. Para começar, o PLL 310 não usa um TDC, e, portanto, evita os problemas associados com TDCs discutidos acima. Isto é porque o ADC 364 converte uma tensão (por exemplo, tensão de controle VCTRL) em um sinal digital em vez de converter uma diferença de tempo entre bordas do sinal de referência REF e do sinal de realimentação FB em um sinal digital, que pode ser difícil de implementar com alta resolução em tempo suficiente para alcançar ruído de quantização fase suficientemente baixo.[0036] The PLL 310 also alleviates drawbacks of the digital PLL 210 in Figure 2. To begin with, the PLL 310 does not use a TDC, and therefore avoids the problems associated with TDCs discussed above. This is because the ADC 364 converts a voltage (e.g., VCTRL control voltage) into a digital signal instead of converting a time difference between edges of the REF reference signal and the FB feedback signal into a digital signal, which can be difficult to implement with high resolution in enough time to achieve sufficiently low phase quantization noise.

[0037] No exemplo da figura 3, a resistência R no filtro de loop analógico 330 é acoplada entre o varactor 352 e uma tensão do ponto de operação (denotada “Vop”), a tensão no ponto de operação Vop é utilizada para centrar a tensão de controle VCTRL no ponto de funcionamento ótimo, ou quase ótimo, dos varactores 352, onde o ponto de funcionamento ótimo pode estar dentro de uma região linear dos varactores 352. Durante a operação, a tensão de controle VCTRL varia ao longo de uma pequena faixa em torno da tensão de ponto de operação Vop para fornecer correção de fase. Como resultado, a tensão de controle VCTRL. Pode ficar dentro de uma região linear da varactores 352, reduzindo assim o impacto do varactor não-linearidade no desempenho do PLL.[0037] In the example of figure 3, the resistance R in the analog loop filter 330 is coupled between the varactor 352 and an operating point voltage (denoted “Vop”), the operating point voltage Vop is used to center the control voltage VCTRL at the optimal, or near-optimal, operating point of the varactors 352, where the optimal operating point may be within a linear region of the varactors 352. During operation, the control voltage VCTRL varies over a small range around the operating point voltage Vop to provide phase correction. As a result, the control voltage VCTRL. It can lie within a linear region of the varactors 352, thus reducing the impact of varactor nonlinearity on the performance of the PLL.

[0038] A tensão do ponto de operação Vop pode ser fornecida por um divisor de tensão 380 e um amplificador 382 com uma impedância de saída baixa, como mostrado no exemplo da figura 3. O divisor de tensão 380 compreende as resistências R1, R2, R2 e 1 4 acopladas em série entre uma tensão de alimentação Vdd e o terra. A entrada do amplificador 382 é acoplada a um nó entre as resistências R2 e R3 do divisor de tensão 380, e a saída de baixa impedância do amplificador 382 é acoplada à resistência R. Neste exemplo, a tensão do ponto de funcionamento Vop é definida para um valor aproximadamente igual a: Vop - ((R3 + R4)/(R1+R2+R3+R4)) • Vdd (1) onde R1, R2, R3 e R4 na equação (1) são os valores de resistência das resistências R1, R2, R3 e R4, respectivamente. Os valores de resistência, das resistências R1, R2, R3 e R4, podem ser escolhidos de tal modo que a tensão no ponto de operação Vop centra a tensão de controle VCTRL no, ou perto do ponto de funcionamento ótimo dos varactores 352. Coletivamente, o divisor de tensão 380 e baixa saída de impedância do amplificador 382 podem ser considerados um circuito de geração de tensão.[0038] The operating point voltage Vop can be provided by a voltage divider 380 and an amplifier 382 with a low output impedance, as shown in the example of figure 3. The voltage divider 380 comprises resistors R1, R2, R2 and 1 4 coupled in series between a supply voltage Vdd and ground. The input of amplifier 382 is coupled to a node between resistors R2 and R3 of voltage divider 380, and the low-impedance output of amplifier 382 is coupled to resistance R. In this example, the operating point voltage Vop is set to a value approximately equal to: Vop - ((R3 + R4)/(R1+R2+R3+R4)) • Vdd (1) where R1, R2, R3 and R4 in equation (1) are the resistance values of the resistors R1, R2, R3 and R4, respectively. The resistance values of resistors R1, R2, R3 and R4 may be chosen such that the operating point voltage Vop centers the control voltage VCTRL at or near the optimum operating point of the varactors 352. Collectively, The voltage divider 380 and low impedance output of the amplifier 382 can be considered a voltage generating circuit.

[0039] No exemplo da figura 3, o ADC 364 é implementado com um ADC sigma-delta configurado para digitalizar a tensão de controle VCTRL em um fluxo de bits. O ADC sigma-delta é capaz de alcançar uma alta resolução, por amostragem da tensão de controle VCTRL a uma alta taxa de amostragem, como discutido mais abaixo. O ADC sigmadelta compreende um subtrator 365, um integrador 366, um comparador 368, e um conversor digital/analógico de realimentação de 1-bit (DAC) 370.[0039] In the example of Figure 3, the ADC 364 is implemented with a sigma-delta ADC configured to digitize the VCTRL control voltage into a bit stream. The sigma-delta ADC is capable of achieving high resolution by sampling the VCTRL control voltage at a high sampling rate, as discussed further below. The sigmadelta ADC comprises a subtractor 365, an integrator 366, a comparator 368, and a 1-bit feedback digital/analog converter (DAC) 370.

[0040] A saída do fluxo de bits do ADC sigma-delta é fornecida à saída do comparador 368. A saída é realimentada para a realimentação de 1 bit 370, que converte cada bit de saída para uma das duas tensões dependendo o valor do bit. No exemplo da figura 3, as duas tensões compreendem uma primeira tensão de referência (designada “VREFP”) e uma segunda tensão de referência (designada “VREFN”), onde a primeira tensão de referência VREFP é maior do que a segunda tensão de referência VREFN. Neste exemplo, o 1-bit DAC 370 pode emitir a primeira tensão de referência VREFP quando um bit tiver um valor de um, e emitir a segunda tensão de referência VREFN quando um bit tem um valor de zero. Os valores da primeira e segunda tensão de referência, VREFP e VREFN, podem ser escolhidos de tal modo que a tensão de controle VCTRL varia dentro de uma gama de tensões entre as primeira e segunda tensões de referência, VREFP e VREFN.[0040] The bitstream output of the sigma-delta ADC is fed to the output of the comparator 368. The output is fed back to the 1-bit feedback 370, which converts each output bit to one of two voltages depending on the value of the bit. . In the example in figure 3, the two voltages comprise a first reference voltage (designated “VREFP”) and a second reference voltage (designated “VREFN”), where the first reference voltage VREFP is greater than the second reference voltage VREFN. In this example, the 1-bit DAC 370 may output the first reference voltage VREFP when a bit has a value of one, and output the second reference voltage VREFN when a bit has a value of zero. The values of the first and second reference voltages, VREFP and VREFN, can be chosen such that the control voltage VCTRL varies within a range of voltages between the first and second reference voltages, VREFP and VREFN.

[0041] O subtrator 365 recebe como entradas a tensão de controle VCTRL e a tensão de saída do 1-bit DAC 370, e produz a diferença entre a tensão de controle VCTRL e a tensão de saída do 1-bit DAC 370 (que é VREFP ou VREFN). O subtrator 365 pode ser implementado com um amplificador de diferença ou outro tipo de circuito. O integrador 366 integra a diferença do subtrator 365, e pode ser implementado com um capacitor integrando.[0041] Subtractor 365 receives as inputs the control voltage VCTRL and the output voltage of the 1-bit DAC 370, and produces the difference between the control voltage VCTRL and the output voltage of the 1-bit DAC 370 (which is VREFP or VREFN). The 365 subtractor can be implemented with a difference amplifier or another type of circuit. The integrator 366 integrates the difference of the subtractor 365, and can be implemented with an integrating capacitor.

[0042] O comparador 368 compara a saída do integrador 366 com uma tensão de referência, e emite um bit com base na comparação. Por exemplo, o comparador 368 pode emitir um bit com um valor de um, se a saída do integrador 366 estiver acima da tensão de referência e emitir um bit tendo um valor de zero, se a saída do integrador 366 estiver abaixo da tensão de referência. Em um aspecto, o comparador 368 pode receber um sinal de relógio de amostragem. Neste aspecto, o comparador 368 pode executar uma comparação e a saída de um bit com base na comparação em cada ciclo (período) do sinal de relógio de amostragem. Como resultado, o comparador 368 gera um fluxo de bits com uma taxa de amostragem definida pela frequência do sinal de relógio de amostragem. A taxa de amostragem pode ser definida alta para fornecer alta resolução para o ADC sigma-delta, como discutido acima. Neste exemplo, o comparador 368 pode ser implementada com um amplificador de comparação e um fecho temporizado pelo sinal de relógio de amostragem.[0042] Comparator 368 compares the output of integrator 366 to a reference voltage, and outputs a bit based on the comparison. For example, comparator 368 may output a bit having a value of one if the output of integrator 366 is above the reference voltage and output a bit having a value of zero if the output of integrator 366 is below the reference voltage. . In one aspect, comparator 368 may receive a sampling clock signal. In this aspect, comparator 368 may perform a comparison and output a bit based on the comparison in each cycle (period) of the sampling clock signal. As a result, comparator 368 generates a bit stream with a sampling rate defined by the frequency of the sampling clock signal. The sampling rate can be set high to provide high resolution for the sigma-delta ADC, as discussed above. In this example, the comparator 368 may be implemented with a comparison amplifier and a timed closure by the sampling clock signal.

[0043] No exemplo da figura 3, o PLL 310 inclui um segundo divisor de frequência 376, que divide a frequência da saída de PLL por M para produzir o sinal de relógio de amostragem fornecido ao ADC sigma-delta. O valor de M pode ser menor do que o valor de N de modo que ADC sigma-delta amostra a tensão de controle VCRTL em uma taxa de amostragem que é mais elevada do que a frequência do sinal de referência e o sinal de realimentação. O valor de M pode ser ajustado para se alcançar uma taxa de amostragem desejada para o ADC sigma-delta.[0043] In the example of Figure 3, the PLL 310 includes a second frequency divider 376, which divides the frequency of the PLL output by M to produce the sampling clock signal provided to the sigma-delta ADC. The value of M can be smaller than the value of N so that the sigma-delta ADC samples the VCRTL control voltage at a sampling rate that is higher than the frequency of the reference signal and the feedback signal. The value of M can be adjusted to achieve a desired sampling rate for the sigma-delta ADC.

[0044] No exemplo na figura 3, a primeira tensão de referência VREFP e a segunda tensão de referência VREFN utilizadas pelo DAC de realimentação de 1 bit 370 são fornecidas pelo divisor de tensão 380. Mais particularmente, a primeira tensão de referência VREFP é fornecida a um nó entre as resistências R1, e R2 do divisor de tensão 380, e a segunda tensão de referência VREFN são fornecidos a um nó entre as resistências R3 e R4 do divisor de tensão 380. Como resultado, o valor da primeira tensão de referência VREFP é dada por: VREFP - ((R2 + R3+R4)/(R1+R2+R3+R4))- Vdd (2) em que Rl, R2, R3 e R4 na equação (2) são os valores de resistência das resistências Rl, R2, R3 e R4, respectivamente, e VDD é a tensão de alimentação. O valor da segunda tensão de referência VREFN é dado por: VREFN = ((R 4)/(R1 + R2 + R3 + R4)) • Vdd (3) onde Rl, R2, R3 e R4 na equação (3) são os valores de resistência das resistências R1, R2, R3 e R4, respectivamente, e VDD é a tensão de alimentação. Como mostrado nas equações (l) - (3), a tensão no ponto de operação é Vop entre a primeira tensão de referência VREFP e a segunda tensão de referência VREFN. Neste exemplo, os valores de resistência das resistências R1, R2, R3 e R4 podem ser escolhidos de tal modo que a tensão de controle VCTRL (que varia de cerca de Vop ao longo de um pequeno intervalo) permanece dentro de uma gama de tensões entre a primeira tensão de referência VREFP e a segunda tensão de referência VREFN.[0044] In the example in Figure 3, the first reference voltage VREFP and the second reference voltage VREFN used by the 1-bit feedback DAC 370 are provided by the voltage divider 380. More particularly, the first reference voltage VREFP is provided to a node between resistors R1, and R2 of voltage divider 380, and the second reference voltage VREFN are supplied to a node between resistors R3 and R4 of voltage divider 380. As a result, the value of the first reference voltage VREFP is given by: VREFP - ((R2 + R3+R4)/(R1+R2+R3+R4))- Vdd (2) where Rl, R2, R3 and R4 in equation (2) are the resistance values of resistances Rl, R2, R3 and R4, respectively, and VDD is the supply voltage. The value of the second reference voltage VREFN is given by: VREFN = ((R 4)/(R1 + R2 + R3 + R4)) • Vdd (3) where Rl, R2, R3 and R4 in equation (3) are the resistance values of resistors R1, R2, R3 and R4, respectively, and VDD is the supply voltage. As shown in equations (l) - (3), the voltage at the operating point is Vop between the first reference voltage VREFP and the second reference voltage VREFN. In this example, the resistance values of resistors R1, R2, R3 and R4 can be chosen such that the control voltage VCTRL (which varies from about Vop over a small range) remains within a voltage range between the first reference voltage VREFP and the second reference voltage VREFN.

[0045] Como discutido acima, o integrador digital 372 integra a saída do ADC 364. O integrador 372 pode ser implementado com um acumulador digital que é temporizado pelo sinal de relógio de amostragem, como mostrado na figura 3. A saída do integrador 372 pode ser na forma de uma palavra digital de n bits, que pode ser a saída para o modulador sigma-delta 374.[0045] As discussed above, the digital integrator 372 integrates the output of the ADC 364. The integrator 372 may be implemented with a digital accumulator that is timed by the sampling clock signal, as shown in Figure 3. The output of the integrator 372 may be in the form of an n-bit digital word, which can be the output to the sigma-delta modulator 374.

[0046] O modulador sigma-delta 374 modula a saída do integrador 372 para fornecer o ajuste fino capacitância. Mais particularmente, o modulador sigma-delta 374 modula a saída do integrador 372 para uma palavra de sintonização que compreende os bits em paralelo, onde cada bit controla se um respectivo interruptor dentre os interruptores do banco de capacitores 355 estiver ligado ou desligado, e, portanto, controla se a capacitância do respectivo capacitor contribui para a capacitância total do banco de capacitores 355. Em um aspecto, o modulador sigmadelta 374 fornece sintonia fina de capacitância por ter a palavra de sintonia alternando o banco de capacitores 355 entre dois ou mais valores de capacitância em uma taxa elevada, em que cada valor de capacitância é realizado mediante ativação de um número diferente de capacitores no banco de capacitores 355. Isso resulta em uma capacitância efetiva para o banco de capacitores 355 que é uma função da percentagem de tempo que o banco de capacitores passa em cada um dos valores de capacitância (ou seja, a capacidade efetiva é obtido por uma interpolação dos valores de capacitância). Por exemplo, se cada capacitor no banco de capacitores tem uma capacitância de Cunit, o modulador sigma-delta 374 pode sintonizar a capacidade efetiva do banco de capacitores para um valor de 100,5 vezes Cunit por ter a palavra de alternação ativando os capacitores 100 e os capacitores 101 no banco de capacitores 355 em uma taxa alta. No exemplo da figura 3, o modulador sigma-delta 374 recebe o sinal de relógio de amostragem e atualiza a palavra de sintonização em uma taxa elevada definida pelo sinal de relógio de amostragem. Assim, o modulador deltasigma 374 pode sintonizar a capacidade efetiva do banco de capacitores 355 em etapas que são menores do que a capacitância de um capacitor individual no banco de capacitores 355.[0046] The sigma-delta modulator 374 modulates the output of the integrator 372 to provide fine tuning capacitance. More particularly, the sigma-delta modulator 374 modulates the output of the integrator 372 to a tuning word comprising bits in parallel, where each bit controls whether a respective switch among the switches of the capacitor bank 355 is on or off, and, therefore, it controls whether the capacitance of the respective capacitor contributes to the total capacitance of the capacitor bank 355. In one aspect, the sigmadelta modulator 374 provides capacitance fine tuning by having the tuning word switch the capacitor bank 355 between two or more values. of capacitance at a high rate, where each capacitance value is realized upon activation of a different number of capacitors in capacitor bank 355. This results in an effective capacitance for capacitor bank 355 that is a function of the percentage of time that the capacitor bank passes through each of the capacitance values (i.e., the effective capacitance is obtained by an interpolation of the capacitance values). For example, if each capacitor in the capacitor bank has a capacitance of Cunit, the 374 sigma-delta modulator can tune the effective capacitance of the capacitor bank to a value of 100.5 times Cunit by having the toggle word activate the capacitors 100 and the 101 capacitors in the 355 capacitor bank at a high rate. In the example of Figure 3, the sigma-delta modulator 374 receives the sampling clock signal and updates the tuning word at a high rate defined by the sampling clock signal. Thus, the deltasigma modulator 374 can tune the effective capacitance of the capacitor bank 355 in steps that are smaller than the capacitance of an individual capacitor in the capacitor bank 355.

[0047] No exemplo da figura 3, o detector de fase 315 e a bomba de carga 320 são semelhantes ao detector de fase 115 e a bomba de carga 120 na figura 1. Quando o PLL 310 está travado, o detector de fase 315 debita um sinal UP e o sinal DOWN durante cada ciclo do sinal de referência, dependendo se a fase do sinal de referência ou conduz a atrasos de fase do sinal de realimentação, tal como discutido acima. A bomba de carga 320 compreende uma primeira fonte de corrente 322, um primeiro comutador 324, uma segunda fonte de corrente 328, e um segundo interruptor 326. Os comutadores, 324 e 326, são controlados pelos sinais UP e DOWN, respectivamente, a partir do detector de fase 315. Mais particularmente, o primeiro comutador 324 fecha quando o detector de fase 315 debita um sinal UP, permitindo que a corrente a partir da primeira fonte de corrente 322 para fluir para o filtro de loop 330 através do primeiro comutador 324 para a duração do sinal UP. O segundo comutador 326 fecha quando o detector de fase 315 emite um sinal DOWN, fazendo com que a segunda fonte de corrente 328 para fornecer corrente para o filtro de loop 130, através do segundo comutador 328 para a duração do sinal de INATIVO. O detector de fase 315 e a bomba de carga 320 podem ser considerados como um conjunto circuito de detecção de fase, que emite um sinal para o filtro de loop 330 com base na diferença de fase detectada entre o sinal de referência REF e o sinal de realimentação FB.[0047] In the example of Figure 3, the phase detector 315 and charge pump 320 are similar to the phase detector 115 and charge pump 120 in Figure 1. When the PLL 310 is latched, the phase detector 315 outputs an UP signal and a DOWN signal during each cycle of the reference signal, depending on whether the phase of the reference signal or the feedback signal leads to phase delays, as discussed above. The charge pump 320 comprises a first current source 322, a first switch 324, a second current source 328, and a second switch 326. The switches, 324 and 326, are controlled by the UP and DOWN signals, respectively, from of the phase detector 315. More particularly, the first switch 324 closes when the phase detector 315 outputs a UP signal, allowing current from the first current source 322 to flow to the loop filter 330 through the first switch 324 for the duration of the UP signal. The second switch 326 closes when the phase detector 315 issues a DOWN signal, causing the second current source 328 to supply current to the loop filter 130, through the second switch 328 for the duration of the DOWN signal. The phase detector 315 and the charge pump 320 can be considered as a phase detection circuit assembly, which outputs a signal to the loop filter 330 based on the phase difference detected between the reference signal REF and the reference signal. FB feedback.

[0048] A figura 4 mostra uma modalidade do VCO 340 em que o tanque LC 350 do VCO 340 inclui um segundo capacitor 455. O grupo capacitância do segundo banco de capacitores 455 é sintonizado por um mecanismo de calibragem grosseira 460 para fornecer sintonização grosseira de frequência do VCO 340, como discutido adicionalmente abaixo. Na discussão a seguir, o banco de capacitores 355 sintonizado pelo circuito de integração 362 será referido como o primeiro banco de capacitores 355 para facilitar a discussão.[0048] Figure 4 shows an embodiment of the VCO 340 in which the LC tank 350 of the VCO 340 includes a second capacitor 455. The capacitance group of the second capacitor bank 455 is tuned by a coarse calibration mechanism 460 to provide coarse tuning of frequency of the VCO 340, as further discussed below. In the following discussion, the capacitor bank 355 tuned by the integration circuit 362 will be referred to as the first capacitor bank 355 to facilitate the discussion.

[0049] O segundo banco de capacitores 455 compreende uma pluralidade de capacitores 456 e uma pluralidade de interruptores 458, em que cada interruptor é configurado para seletivamente acoplar um respectivo um dos capacitores para o indutor L. O mecanismo de calibragem grosseira 460 pode controlar a capacitância do segundo banco de capacitores 455 ao controlar individualmente os interruptores 458 no segundo banco de capacitores 455. por exemplo, o mecanismo de calibragem grosseira 460 pode emitir uma palavra de sintonização grosseira que compreende os bits em paralelo, onde cada um dos bits controla se um respectivo um dos interruptores está ligado ou desligado. Quando um interruptor é ligado pelo respectivo bit, a capacitância do respectivo capacitor contribui para a capacitância total do segundo banco de capacitores 455, e, quando um interruptor é desligado pelo respectivo bit, a capacitância do respectivo capacitor não contribui à capacitância total do segundo banco de capacitores 455. Nesse exemplo, o motor de calibragem grosseira 460 pode definir cada bit da palavra de sintonização grosseira para obter uma capacidade desejada para o segundo banco de capacitores 455.[0049] The second capacitor bank 455 comprises a plurality of capacitors 456 and a plurality of switches 458, wherein each switch is configured to selectively couple a respective one of the capacitors to the inductor L. The coarse calibration mechanism 460 can control the capacitance of the second capacitor bank 455 by individually controlling the switches 458 in the second capacitor bank 455. For example, the coarse calibration mechanism 460 may output a coarse tuning word comprising the bits in parallel, where each of the bits controls whether a respective one of the switches is on or off. When a switch is turned on by the respective bit, the capacitance of the respective capacitor contributes to the total capacitance of the second capacitor bank 455, and when a switch is turned off by the respective bit, the capacitance of the respective capacitor does not contribute to the total capacitance of the second bank of capacitors 455. In this example, the coarse tuning engine 460 may set each bit of the coarse tuning word to obtain a desired capacity for the second capacitor bank 455.

[0050] Antes de o PLL 310 executar o travamento de fase, o mecanismo de calibragem grosseira 460 pode ajustar a capacitância do segundo banco de capacitores 455 para um valor que corresponde a uma frequência de saída desejada para a PLL 310. Por exemplo, o mecanismo de calibragem grosseira 460 pode sintonizar a capacitância do segundo banco de capacitores 455 de modo que a frequência inicial do VCO 340 é próxima da frequência de saída desejada. Isto reduz a faixa de sintonia exigida pelo primeiro banco de capacitores 355 durante o funcionamento do PLL 310 de rastreamento de frequência. Assim, o mecanismo de calibragem grosseira 460 pode executar a sintonia de frequência inicial do VCO 340 e o circuito de integração pode executar a sintonia de frequência durante o funcionamento do PLL 310 de rastreamento de frequência. Durante o travamento de fase, a capacitância do segundo banco de capacitores 455 pode ser mantida constante no valor estabelecido pelo mecanismo de calibragem grosseira 460 durante a sintonia de frequência inicial.[0050] Before the PLL 310 performs phase locking, the coarse calibration mechanism 460 may adjust the capacitance of the second capacitor bank 455 to a value that corresponds to a desired output frequency for the PLL 310. For example, the Coarse calibration mechanism 460 can tune the capacitance of the second capacitor bank 455 so that the initial frequency of the VCO 340 is close to the desired output frequency. This reduces the tuning range required by the first capacitor bank 355 during operation of the frequency tracking PLL 310. Thus, the coarse calibration mechanism 460 can perform initial frequency tuning of the VCO 340 and the integration circuit can perform frequency tuning during operation of the frequency tracking PLL 310. During phase locking, the capacitance of the second capacitor bank 455 may be maintained constant at the value established by the coarse calibration mechanism 460 during initial frequency tuning.

[0051] Em algumas aplicações, pode ser desejável mudar a frequência da saída PLL 310. Por exemplo, a saída do PLL 310 pode ser usada para fornecer um relógio sinal para um sistema de comunicação de dados (por exemplo, SerDes) que suporta taxas de dados diferentes que correspondem a diferentes frequências de relógio. Neste exemplo, o mecanismo de calibragem grosseira 460 pode ser configurado para a capacitância do segundo banco de capacitores 455 a diferentes valores correspondentes para as diferentes taxas de dados suportadas pelo sistema de comunicação de dados. Um controlador 470 pode selecionar a taxa de dados do sistema de comunicação de dados e instruir o mecanismo de calibragem grosseira 460 para ajustar a capacitância do segundo banco de capacitores 455 de acordo com a velocidade de dados selecionada. Em resposta, o mecanismo de calibragem grosseira 460 pode ajustar a capacitância do segundo banco de capacitores 455 de modo que a frequência inicial do VCO 340 é próxima da frequência correspondente à velocidade de dados selecionada. Isso reduz a faixa de sintonia exigido pelo primeiro banco de capacitores 355 para rastreamento da frequência. O controlador 470 também pode ajustar o divisor do divisor de frequência de realimentação 378 de modo que o PLL 310 gera uma frequência correspondente à velocidade de dados selecionada quando o PLL 310 é travado. Neste exemplo, o controlador 470 pode selecionar a taxa de dados para o sistema de comunicação de dados com base nas condições de canal, tipo de dados a serem transmitidos/recebidos, etc. Por exemplo, o controlador 470 pode selecionar uma velocidade de dados mais elevada para boas condições de canal e um menor taxa de dados para as condições do canal de maus. Além disso, o controlador 470 pode usar uma taxa de dados mais elevada de dados de banda larga (por exemplo, de vídeo de alta definição) e uma taxa de dados mais baixa para os dados de largura de banda baixa para conservar a energia.[0051] In some applications, it may be desirable to change the frequency of the PLL output 310. For example, the output of the PLL 310 may be used to provide a clock signal for a data communications system (e.g., SerDes) that supports rate of different data corresponding to different clock frequencies. In this example, the coarse calibration mechanism 460 may be configured to set the capacitance of the second capacitor bank 455 to different values corresponding to the different data rates supported by the data communication system. A controller 470 may select the data rate of the data communication system and instruct the coarse calibration mechanism 460 to adjust the capacitance of the second capacitor bank 455 in accordance with the selected data rate. In response, the coarse calibration mechanism 460 may adjust the capacitance of the second capacitor bank 455 so that the initial frequency of the VCO 340 is close to the frequency corresponding to the selected data rate. This reduces the tuning range required by the first capacitor bank 355 for frequency tracking. The controller 470 may also adjust the divider of the feedback frequency divider 378 so that the PLL 310 generates a frequency corresponding to the selected data rate when the PLL 310 is latched. In this example, controller 470 may select the data rate for the data communication system based on channel conditions, type of data to be transmitted/received, etc. For example, controller 470 may select a higher data rate for good channel conditions and a lower data rate for poor channel conditions. Additionally, controller 470 may use a higher data rate for high-bandwidth data (e.g., high-definition video) and a lower data rate for low-bandwidth data to conserve power.

[0052] Em outro exemplo, a saída do PLL 310 pode ser usada para fornecer um sinal de relógio para um processador (por exemplo, CPU) que suporta diferentes velocidades de processamento (velocidades de relógio). Neste exemplo, o mecanismo de calibragem grosseira 460 pode ser configurado para ajustar a capacitância do segundo banco de capacitores 455 a diferentes valores correspondentes para as diferentes velocidades de processamento. O controlador 470 pode selecionar uma velocidade de processamento para o processador, e instruir o mecanismo de calibragem grosseira 460 para ajustar a capacitância do segundo banco de capacitores 455 de acordo com a velocidade de processamento selecionada. Em resposta, o mecanismo de calibragem grosseira 460 pode ajustar a capacitância do segundo banco de capacitores 455 de modo que a frequência inicial do VCO 340 é próximo de uma frequência de relógio que corresponde à velocidade de processamento selecionado. Isso reduz a faixa de sintonia exigido pelo primeiro banco de capacitores 355 para rastreamento da frequência. O controlador 470 também pode ajustar o divisor do divisor de frequência de realimentação 378 de acordo com a frequência de relógio que corresponde à velocidade de processamento selecionado. Neste exemplo, o controlador 470 pode selecionar a temperatura de base de velocidade de processamento, aplicação(ões) que corre(m) no processador, etc. Por exemplo, o controlador 470 pode reduzir a velocidade de processamento (e, portanto, a frequência do relógio) para arrefecer o processador quando a temperatura do processador (por exemplo, tal como medido por um sensor de temperatura no chip) é demasiado elevada.[0052] In another example, the output of PLL 310 may be used to provide a clock signal to a processor (e.g., CPU) that supports different processing speeds (clock speeds). In this example, the coarse calibration mechanism 460 may be configured to adjust the capacitance of the second capacitor bank 455 to different values corresponding to the different processing speeds. The controller 470 may select a processing speed for the processor, and instruct the coarse calibration mechanism 460 to adjust the capacitance of the second capacitor bank 455 in accordance with the selected processing speed. In response, the coarse calibration mechanism 460 may adjust the capacitance of the second capacitor bank 455 so that the initial frequency of the VCO 340 is close to a clock frequency that corresponds to the selected processing speed. This reduces the tuning range required by the first capacitor bank 355 for frequency tracking. The controller 470 may also adjust the divider of the feedback frequency divider 378 according to the clock frequency that corresponds to the selected processing speed. In this example, controller 470 may select the base temperature of processing speed, application(s) running on the processor, etc. For example, controller 470 may reduce processing speed (and therefore clock frequency) to cool the processor when the temperature of the processor (e.g., as measured by an on-chip temperature sensor) is too high.

[0053] Deve ser apreciado que o tanque LC 350 pode também incluir capacitores de metal fixo (não mostrado). Por exemplo, os capacitores de metal imobilizado podem ser utilizados para proporcionar um componente fixo (que não pode ser sintonizado) à capacitância do tanque LC 350. Isto pode ser feito, por exemplo, para reduzir a gama sintonizável exigido pelo segundo banco de capacitores 455 a alcançar uma frequência de saída desejada.[0053] It should be appreciated that the LC 350 tank may also include fixed metal capacitors (not shown). For example, immobilized metal capacitors can be used to provide a fixed (non-tunable) component to the capacitance of the LC tank 350. This can be done, for example, to reduce the tunable range required by the second capacitor bank 455 to achieve a desired output frequency.

[0054] A figura 5 é um fluxograma que ilustra um processo 500 para operar um loop travado em fase (PLL) de acordo com uma modalidade da presente revelação. O PLL pode compreender o PLL 310 na figura 3.[0054] Figure 5 is a flowchart illustrating a process 500 for operating a phase-locked loop (PLL) in accordance with an embodiment of the present disclosure. The PLL may comprise the PLL 310 in Figure 3.

[0055] Na etapa 510, uma frequência de um sinal de saída de um oscilador controlado por tensão (VCO) é dividida para produzir um sinal de realimentação. Por exemplo, a frequência do sinal de saída do VCO (por exemplo, VCO 340) pode ser dividida, utilizando um divisor N fracionário (por exemplo, divisor de frequência 378) ou outro tipo de divisor de frequência.[0055] In step 510, a frequency of an output signal from a voltage controlled oscillator (VCO) is divided to produce a feedback signal. For example, the frequency of the VCO output signal (e.g., VCO 340) may be divided using a fractional N divider (e.g., frequency divider 378) or another type of frequency divider.

[0056] Na etapa 520, é detectada uma diferença de fase entre um sinal de referência e o sinal de realimentação. O sinal de referência pode vir de um oscilador de cristal ou de outra fonte. A diferença de fase pode ser detectada utilizando um detector de fase (por exemplo, detector de fase 315).[0056] In step 520, a phase difference between a reference signal and the feedback signal is detected. The reference signal can come from a crystal oscillator or another source. The phase difference can be detected using a phase detector (e.g., phase detector 315).

[0057] Na etapa 530, uma tensão de controle é gerada com base na diferença de fase detectada. Por exemplo, a tensão de controle (por exemplo, VCRTL) pode ser gerada utilizando um filtro de loop analógico (por exemplo, filtro de loop 330).[0057] In step 530, a control voltage is generated based on the detected phase difference. For example, the control voltage (e.g., VCRTL) may be generated using an analog loop filter (e.g., 330 loop filter).

[0058] Na etapa 540, uma primeira capacitância do VCO é ajustada através da tensão de controle para fornecer correção de fase. Por exemplo, a primeira capacitância pode corresponder a uma capacitância de, pelo menos, um varactor (por exemplo, varactores 352) no VCO, onde a tensão de comando é acoplada a pelo menos um varactor para sintonizar a capacitância do pelo menos um varactor.[0058] In step 540, a first capacitance of the VCO is adjusted across the control voltage to provide phase correction. For example, the first capacitance may correspond to a capacitance of at least one varactor (e.g., varactors 352) in the VCO, where the command voltage is coupled to the at least one varactor to tune the capacitance of the at least one varactor.

[0059] Na etapa 550, a tensão de controle é convertida em um sinal digital. Por exemplo, a tensão de controle pode ser convertida em sinal digital usando um ADC (por exemplo, ADC 364). O ADC pode compreender um ADC sigma-delta ou outro tipo de ADC.[0059] In step 550, the control voltage is converted into a digital signal. For example, the control voltage can be converted to a digital signal using an ADC (e.g. ADC 364). The ADC may comprise a sigma-delta ADC or another type of ADC.

[0060] Na etapa 560, o sinal digital é integrado. Por exemplo, o sinal digital pode ser integrado utilizando um integrador digital (por exemplo, o integrador 372).[0060] In step 560, the digital signal is integrated. For example, the digital signal may be integrated using a digital integrator (e.g., integrator 372).

[0061] Na etapa 570, uma segunda capacitância do VCO está sintonizada com base no sinal digital integrado para proporcionar rastreamento de frequência. Por exemplo, a segunda capacitância pode corresponder a uma capacitância de um banco de capacitores (por exemplo, banco de capacitores 355) compreendendo capacitores comutáveis, em que a capacitância do banco de capacitores está sintonizada, controlando o número dos capacitores comutáveis que estão ligados.[0061] In step 570, a second capacitance of the VCO is tuned based on the integrated digital signal to provide frequency tracking. For example, the second capacitance may correspond to a capacitance of a capacitor bank (e.g., capacitor bank 355) comprising switchable capacitors, wherein the capacitance of the capacitor bank is tuned, controlling the number of switchable capacitors that are connected.

[0062] Os versados na arte irão ainda apreciar que os vários blocos ilustrativos, e as etapas descritas em ligação com a descrição aqui podem ser implementados como hardware eletrônico, software de computador, ou combinações de ambos. Para ilustrar claramente esta permutabilidade de hardware e software, vários componentes ilustrativos, blocos, e etapas foram descritos acima, geralmente em termos da sua funcionalidade. Se tal funcionalidade é implementada como hardware ou software depende da aplicação e design limitações específicas impostas ao sistema global. Os especialistas na técnica podem implementar a funcionalidade descrita de maneiras diferentes para cada aplicação específica, mas tais decisões de execução não devem ser interpretadas como causando um afastamento do âmbito da presente revelação.[0062] Those skilled in the art will further appreciate that the various illustrative blocks, and the steps described in connection with the description herein can be implemented as electronic hardware, computer software, or combinations of both. To clearly illustrate this interchangeability of hardware and software, several illustrative components, blocks, and steps have been described above, generally in terms of their functionality. Whether such functionality is implemented as hardware or software depends on the specific application and design limitations imposed on the overall system. Those skilled in the art may implement the described functionality in different ways for each specific application, but such execution decisions should not be construed as causing a departure from the scope of the present disclosure.

[0063] Os vários blocos ilustrativos descritos em ligação com a descrição aqui podem ser implementados ou executados com um processador de uso geral, um processador de sinal digital (DSP), um circuito integrado de aplicação específica (ASIC), uma rede de portas lógicas programáveis (FPGA) ou outro dispositivo lógico programável, ou porta lógica discreta transistor, componentes de hardware discretos, ou qualquer combinação dos mesmos concebidos para executar as funções aqui descritas. Um processador de uso geral pode ser um microprocessador, mas em alternativa, o processador pode ser qualquer processador convencional, controlador, microcontrolador, ou máquina de estados convencional. Um processador também pode ser implementado como uma combinação de dispositivos de computação, por exemplo, uma combinação de um DSP e um microprocessador, uma pluralidade de microprocessadores, um ou mais microprocessadores em conjunto com um núcleo DSP, ou qualquer outro tipo de configuração.[0063] The various illustrative blocks described in connection with the description herein can be implemented or executed with a general purpose processor, a digital signal processor (DSP), an application specific integrated circuit (ASIC), a network of logic gates (FPGA) or other programmable logic device, or transistor discrete logic gate, discrete hardware components, or any combination thereof designed to perform the functions described herein. A general-purpose processor may be a microprocessor, but alternatively, the processor may be any conventional processor, controller, microcontroller, or conventional state machine. A processor may also be implemented as a combination of computing devices, for example, a combination of a DSP and a microprocessor, a plurality of microprocessors, one or more microprocessors in conjunction with a DSP core, or any other type of configuration.

[0064] As etapas de um método ou algoritmo descritas em ligação com a descrição aqui podem ser incorporadas diretamente em hardware, em um módulo de software executado por um processador, ou em uma combinação dos dois. Um módulo de software pode residir na memória RAM, memória flash, memória ROM, memória EPROM, EEPROM, registros, disco rígido, um disco amovível, um CD-ROM, ou qualquer outra forma de meio de armazenamento conhecido na técnica. Um meio de armazenamento exemplificativo é acoplado ao processador de modo que o processador pode ler informação de, e escrever informação no meio de armazenamento. Em alternativa, o meio de armazenamento pode ser parte integrante do processador. O processador e o meio de armazenamento podem residir em um ASIC. O ASIC pode residir em um utilizador terminal. Em alternativa, o processador e o meio de armazenamento podem residir como componentes discretos em um terminal de utilizador.[0064] The steps of a method or algorithm described in connection with the description here may be incorporated directly into hardware, into a software module executed by a processor, or in a combination of the two. A software module may reside in RAM memory, flash memory, ROM memory, EPROM memory, EEPROM, registers, hard disk, a removable disk, a CD-ROM, or any other form of storage medium known in the art. An exemplary storage medium is coupled to the processor so that the processor can read information from, and write information to, the storage medium. Alternatively, the storage medium may be an integral part of the processor. The processor and storage medium may reside in an ASIC. The ASIC may reside on a terminal user. Alternatively, the processor and storage medium may reside as discrete components in a user terminal.

[0065] Em um ou mais exemplares desenhos, as funções descritas podem ser implementadas em hardware, software, firmware, ou qualquer combinação dos mesmos. Se implementadas em software, as funções podem ser armazenadas ou transmitidas como uma ou mais instruções ou código em um meio legível por computador. Mídia legível por computador inclui meios de armazenamento de computador e meios de comunicação, incluindo qualquer meio que facilite a transferência de um programa de computador a partir de um lugar para outro. A mídia de armazenamento pode ser qualquer meio disponível que pode ser acessado por um propósito geral ou computador de propósito especial. A título de exemplo, e não como limitação, tais meios legíveis por computador podem compreender RAM, ROM, EEPROM, CD-ROM ou outro armazenamento em disco óptico, armazenamento em disco magnético ou outros dispositivos de armazenamento magnéticos, ou qualquer outro meio que possa ser utilizado para transportar ou armazenamento de código de programa desejado significa na forma de instruções ou estruturas de dados, e que pode ser acedida por um de uso geral ou de computador para fins especiais, ou um processador de uso geral ou especial para o efeito. Além disso, qualquer ligação pode ser corretamente chamada de meio legível por computador, na medida em que envolve o armazenamento não-transitório de sinais transmitidos. Por exemplo, se o software é transmitido de um site, servidor ou outra fonte remota utilizando um cabo coaxial, cabo de fibra óptica, par trançado, linha de assinante digital (DSL) ou tecnologias sem fio tais como infravermelhos, rádio e microondas, em seguida, o cabo coaxial, cabo de fibra óptica, o par torcido, DSL, ou tecnologias sem fio, tais como infravermelho, rádio e microondas estão incluídos na definição de forma, na medida em que o sinal é retido na cadeia de transmissão em um meio de armazenamento ou dispositivo de memória por qualquer período não-transitório de tempo. Disco e disco, como aqui utilizado, incluem disco compacto (CD), disco laser, disco óptico, disco versátil digital (DVD), disquete e disco blu-ray onde os discos geralmente reproduzem dados magneticamente, enquanto que os discos reproduzem dados opticamente com lasers. Combinações dos anteriores também devem ser incluídas no âmbito da mídia legível por computador.[0065] In one or more exemplary drawings, the described functions can be implemented in hardware, software, firmware, or any combination thereof. If implemented in software, functions can be stored or transmitted as one or more instructions or code in a computer-readable medium. Computer-readable media includes computer storage media and communication media, including any medium that facilitates the transfer of a computer program from one place to another. Storage media can be any available medium that can be accessed by a general purpose or special purpose computer. By way of example, and not as a limitation, such computer-readable media may comprise RAM, ROM, EEPROM, CD-ROM or other optical disk storage, magnetic disk storage or other magnetic storage devices, or any other medium that may be used to transport or store desired program code means in the form of instructions or data structures, and which can be accessed by a general-purpose or special-purpose computer, or a general-purpose or special-purpose processor for that purpose. Furthermore, any link can correctly be called a computer-readable medium in that it involves non-transitory storage of transmitted signals. For example, if the software is transmitted from a website, server, or other remote source using coaxial cable, fiber optic cable, twisted pair, digital subscriber line (DSL), or wireless technologies such as infrared, radio, and microwave, in Then coaxial cable, fiber optic cable, twisted pair, DSL, or wireless technologies such as infrared, radio, and microwave are included in the definition of form, in that the signal is retained in the transmission chain in a storage medium or memory device for any non-transitory period of time. Disk and disc, as used herein, include compact disc (CD), laser disc, optical disc, digital versatile disc (DVD), floppy disk, and Blu-ray disc where discs generally reproduce data magnetically, while discs reproduce data optically with lasers. Combinations of the above must also be included within the scope of computer-readable media.

[0066] A descrição anterior da revelação é fornecida para permitir que qualquer perito na arte faça ou utilize a revelação. Várias modificações à revelação serão prontamente evidentes para os versados na arte, e os princípios genéricos aqui definidos poderão ser aplicados a outras variações sem se afastar do espírito ou âmbito da revelação. Assim, a descrição não se destina a ser limitada aos exemplos aqui descritos, mas deve ser dado o mais vasto âmbito consistente com os princípios e características inovadoras aqui apresentadas.[0066] The foregoing description of the disclosure is provided to enable any person skilled in the art to make or use the disclosure. Various modifications to the disclosure will be readily apparent to those skilled in the art, and the generic principles defined herein may be applied to other variations without departing from the spirit or scope of the disclosure. Accordingly, the description is not intended to be limited to the examples described herein, but should be given the broadest scope consistent with the principles and innovative features presented herein.

Claims

1. Phase-locked loop, PLL (310), characterized by the fact that it comprises: a voltage-controlled oscillator, VCO (340); a frequency divider (378) configured to divide the frequency of a VCO output signal to produce a feedback signal (FB); a phase detection circuit (315) configured to detect a phase difference between a reference signal and the feedback signal, and to generate an output signal based on the detected phase difference; a proportional circuit (360) configured to generate a control voltage (VCTRL) based on the output signal of the phase detection circuit, wherein the control voltage tunes a first capacitance of the VCO to provide phase correction; and an integration circuit (362) configured to convert the control voltage into a digital signal, to integrate the digital signal, and to tune a second capacitance of the VCO different from the first capacitance based on the integrated digital signal to provide frequency tracking.

2. The phase-locked loop of claim 1, wherein the proportional circuit comprises: a resistor configured to add a control voltage component that is approximately proportional to the detected phase difference; and a capacitor configured to reduce ripple noise in the control voltage.

3. Phase-locked loop according to claim 2, characterized by the fact that the VCO comprises at least one varactor (352), the first capacitance of the VCO corresponds to a capacitance of the at least one varactor, and the control voltage is coupled to at least one varactor.

4. Phase-locked loop according to claim 3, characterized by the fact that it further comprises a voltage generating circuit (380, 382) configured to generate an operating point voltage (VOP), to which the resistor is coupled between the operating point voltage and the at least one varactor, the operating point voltage centering the control voltage within a linear region of the at least one varactor.

5. Phase-locked loop according to claim 1, characterized by the fact that the integration circuit comprises: an analog/digital converter, ADC, sigma-delta (364), configured to convert the control voltage into the digital signal ; and a digital integrator (372) configured to integrate the digital signal.

6. The phase-locked loop of claim 5, further comprising a second frequency divider (376) configured to divide the frequency of the VCO output signal to produce a sampling clock signal, in that the sigma-delta ADC samples the control voltage at a sampling rate corresponding to a frequency of the sampling clock signal, where the second frequency divider divides the frequency of the VCO output signal by a lower value than the first frequency divider.

7. Phase-locked loop according to claim 1 or 5, characterized by the fact that the VCO comprises a capacitor bank (355) comprising a plurality of capacitors that can be switched, the second capacitance of the VCO corresponds to a capacitance of the capacitor bank, and the integrated circuit is configured to tune the capacitance of the capacitor bank based on the integrated digital signal.

8. The phase-locked loop of claim 7, wherein the integrated circuit further comprises a sigma-delta modulator (374) configured to modulate the integrated digital signal into a digital tuning word, and wherein the tuning word comprises a plurality of parallel bits, each of the parallel bits controlling a respective capacitor among the switchable capacitors in the capacitor bank.

9. The phase-locked loop of claim 1, further comprising a coarse calibration mechanism (460) configured to tune a third capacitance of the VCO, wherein the coarse calibration mechanism is configured to tune the third capacitance of the VCO before the PLL performs phase locking to set an initial output frequency of the VCO, wherein the VCO comprises a capacitor bank (455) comprising a plurality of switchable capacitors, the third capacitance of the VCO corresponds to a capacitance of the capacitor bank, and the coarse calibration mechanism is configured to tune the capacitance of the capacitor bank.

10. Method of operating a phase-locked loop (PLL), characterized in that it comprises: dividing a frequency of an output signal from a voltage-controlled oscillator, VCO, to produce a feedback signal; detecting a phase difference between a reference signal and the feedback signal; generate a control voltage based on the detected phase difference; tuning a first capacitance of the VCO using the control voltage to provide phase correction; convert the control voltage into a digital signal; integrate the digital signal; and tuning a second VCO capacitance different from the first capacitance based on the integrated digital signal to provide frequency tracking.

11. Method according to claim 10, characterized by the fact that the VCO comprises at least one varactor (352), and tuning the first capacitance of the VCO comprises tuning a capacitance of the at least one varactor.

12. Method according to claim 10, characterized by the fact that it further comprises: generating an operating point voltage; and center the control voltage approximately at the operating point voltage.

13. The method of claim 10, wherein the VCO comprises a capacitor bank (355) comprising a plurality of switchable capacitors, and tuning the second capacitance of the VCO comprises tuning the capacitance of the capacitor bank. capacitors.

14. The method of claim 10, further comprising splitting the VCO output signal to produce a sampling clock signal, wherein converting the control voltage to the digital signal comprises sampling the control voltage at a sampling rate corresponding to a frequency of the sampling clock signal, wherein the frequency of the sampling clock signal is greater than a frequency of the feedback signal.

15. The method of claim 10, wherein it further comprises modulating the integrated digital signal with a sigma-delta modulator, and tuning the second capacitance of the VCO comprises tuning the second capacitance of the VCO using the modulated signal.