BR112016021216B1 - Instrução de fim de transação condicional - Google Patents

Abstract

INSTRUÇÃO DE FIM DE TRANSÇÃO CONDICIONAL Uma instrução de fim de transação condicional é fornecida que permite que um programa em execução em um modo de execução transacional não restrito inspecione um local de armazenamento que é modificado por qualquer outra unidade de processamento central ou o subsistema de entrada / saída. Com base nos dados inspecionados, a execução transacional pode ser encerrada ou interrompida, ou a decisão de encerrar / interromper pode ser adiada, por exemplo, até que um evento predefinido ocorra. Por exemplo, quando a instrução é executada, o processador está num modo de execução da transação não restrita, e a profundidade de sobreposição de transação é uma no início da instrução, um segundo operando da instrução é inspecionado, e com base nos dados inspecionados, a execução da transação pode ser terminada ou interrompida, ou a decisão de terminar / abortar pode ser adiada, por exemplo, até que um evento predefinido ocorra, tal como o valor do segundo operando torna-se um valor pré- especificado, ou um intervalo de tempo for excedido.

Description

Campo Técnico

[0001] Um ou mais aspectos referem-se, em geral, a ambientes computacionais de multiprocessamento e, em particular, a processamento transacional dentro de tais ambientes computacionais.

Antecedentes

[0002] Em um ambiente computacional que implementa uma facilidade de execução transacional (também conhecida como “memória transacional”), uma transação provê os meios pelos quais um programa pode emitir uma pluralidade de instruções e os acessos de armazenamento dessas instruções (a) podem ocorrer como uma operação simultânea única, ou (b) podem não ocorrer, como observado por outras unidades de processamento central (CPUs) e o subsistema de entrada/saída (E/S). Um acesso transacional feito por uma CPU é dito conflitar com (a) um acesso transacional ou não transacional feito por outra CPU, ou (b) um acesso não transacional feito pelo subsistema E/S, se ambos os acessos forem a qualquer local dentro da mesma linha de cache, e um ou ambos os acessos for um armazenamento.

[0003] A natureza atual de detecção de conflito tornou extremamente difícil, se não impossível, para um programa em execução em uma CPU influenciar a execução de um programa em execução em uma CPU diferente quando uma ou ambas as CPUs estiverem no modo de execução transacional. Qualquer armazenamento em um local de memória que é acessado por ambas as CPUs é provável que seja tratado como uma situação de conflito, resultando no aborto da execução transacional.

[0004] O documento de patente US5440750 intitulado “INFORMATION PROCESSING SYSTEM CAPABLE OF EXECUTING A SINGLE INSTRUCTION FOR WATCHING AND WAITING FOR WRITTING OF INFORMATION FOR SYNCHRONIZATION BY ANOTHER PROCESSOR”, publicado em 8 de agosto de 1995, pela Hitachi LTD, descreve um sistema de processamento de informações no qual a sincronização de alta velocidade entre os processadores de instrução pode ser realizada em um ambiente multitarefa e o tempo necessário para uma espera ocupada pode ser medido sem sobrecarga. No entanto, a presente invenção difere deste documento, pois nesta uma instrução de máquina permite que um primeiro valor do operando cause condicionalmente o cancelamento da transação, enquanto o documento de patente US5440750 permite apenas a conclusão condicional ou o atraso da execução transacional.

[0005] O documento de patente WO2013186721 intitulado "TRANSACTIONAL PROCESSING", publicado em 19 de dezembro de 2013, pela INTERNATIONAL BUSINESS MACHINES CORPORATION, descreve o início, por um processador, da execução de uma transação em um modo de transação por meio de uma instrução de início de transação, a instrução de início de transação para iniciar qualquer um de um primeiro tipo de transação ou um segundo tipo de transação, a transação compreendendo uma pluralidade de instruções a serem executadas; com base em estar no modo de transação, atrasando efetivamente a confirmação de armazenamentos transacionais na memória principal até a conclusão de uma transação selecionada; com base no cancelamento da transação e na transação sendo um primeiro tipo de transação, retomando a execução na instrução de início da transação; e com base no cancelamento da transação e na transação sendo um segundo tipo de transação, retomando a execução em uma próxima instrução sequencial diretamente após a instrução de início da transação na ordem do programa. No entanto, a presente invenção difere deste documento de patente, pois nenhuma das instruções fornecidas está condicionada a um valor obtido da memória.

[0006] O documento de patente US3411147 intitulado “APPARATUS FOR EXECUTING HALT INSTRUCTIONS IN A MULTIPROGRAM PROCESSOR”, publicado em 12 de novembro de 1968, pela BURROUGHS CORPORATION, descreve uma instrução de parada que resulta em uma comparação entre um padrão de bits, denominados bits de ponto de interrupção, armazenado como parte da instrução com um campo na memória reservado para cada programa objeto.

[0007] O documento de patente EP1612661 intitulado “COMPARE-AND-EXCHANGE OPERATION USING SLEEP-WAKEUP MECHANISM”, publicado em 4 de janeiro de 2006, pela INTEL CORPORATION, descreve um método para executar uma instrução em um processador para ajudar a adquirir um bloqueio em nome de o processador e colocando a instrução no processador para hibernar se o bloqueio não estiver disponível, em que a instrução hiberna até que um evento ocorra.

Sumário

[0008] As lacunas do estado da técnica são endereçadas e são providas vantagens através do fornecimento de um produto de programa de computador para execução de uma instrução de máquina em um ambiente computacional. O produto de programa de computador inclui um meio de armazenamento legível por computador legível por um circuito de processamento e instruções de armazenamento para execução pelo circuito de processamento para realizar um método. O método inclui, por exemplo, a obtenção, por um processador de uma instrução de máquina para execução, a instrução de máquina sendo definida para execução por computador de acordo com uma arquitetura de computador, a instrução de máquina compreendendo: um código de operação para especificar uma operação de fim de transação condicional; e um ou mais campos para prover um local de um operando; e execução, pelo processador, da instrução de máquina, a execução incluindo: pesquisar e carregar o operando a partir do local; com base no operando compreendendo um primeiro valor, abortar a execução transacional de uma transação associada com a instrução de máquina; com base no operando compreendendo um segundo valor, finalizar a transação; e com base no operando compreendendo um terceiro valor, retardar a conclusão da instrução de máquina até uma ação predefinida ocorrer.

[0009] Métodos e sistemas relacionados a uma ou mais concretizações são também descritos e reivindicados neste documento. Além disso, serviços relacionados a uma ou mais concretizações são também descritos e podem ser reivindicados neste documento.

[0010] Características e vantagens adicionais são realizadas. Outras concretizações e aspectos são descritos em detalhes neste documento e são considerados parte da invenção reivindicada.

Breve Descrição dos Desenhos

[0011] Um ou mais aspectos são particularmente indicados e distintamente reivindicados como exemplos nas reivindicações ao final da especificação. O que precede e outros objetos, características e vantagens são aparentes a partir da descrição detalhada a seguir considerada em conjunto com os desenhos anexos em que: A FIGURA 1 representa uma concretização de um ambiente computacional; A FIGURA 2A representa um exemplo de uma instrução de Início de Transação (TBEGIN); A FIGURA 2B representa uma concretização de detalhes adicionais de um campo da instrução TBEGIN da FIGURA 2A; A FIGURA 3A representa um exemplo de uma instrução Restrita de Início de Transação (TBEGINC); A FIGURA 3B representa uma concretização de detalhes adicionais de um campo da instrução TBEGINC da FIGURA 3A; A FIGURA 4 representa um exemplo de uma instrução de Fim de transação (TEND); A FIGURA 5 representa um exemplo de uma instrução de Aborto de Transação (TABORT); A FIGURA 6 representa um exemplo de transações agrupadas; A FIGURA 7 representa um exemplo de um bloco de diagnóstico de transação; A FIGURA 8 representa um exemplo de uma instrução de Fim de transação Condicional (CTEND); A FIGURA 9 representa uma concretização de lógica associada com a instrução de Fim de transação Condicional da FIGURA 8; A FIGURA 10 representa uma concretização de detalhes adicionais associados com a lógica da instrução de Fim de transação Condicional; As FIGURAS 11A-11C representam outra concretização de processamento associado com aspectos da instrução de Fim de transação Condicional; A FIGURA 12 representa uma concretização de um produto de programa de computador; A FIGURA 13 representa uma concretização de um sistema de computador hospedeiro; A FIGURA 14 representa um exemplo adicional de um sistema de computador; A FIGURA 15 representa outro exemplo de um sistema de computador compreendendo uma rede de computador; A FIGURA 16 representa uma concretização de vários elementos de um sistema de computador; A FIGURA 17A representa uma concretização da unidade de execução do sistema de computador da FIGURA 16; A FIGURA 17B representa uma concretização da unidade de ramificação do sistema de computador da FIGURA 16; A FIGURA 17C representa uma concretização da unidade de carga/armazenamento do sistema de computador da FIGURA 16; A FIGURA 18 representa uma concretização de um sistema de computador hospedeiro emulado. A FIGURA 19 representa uma concretização de um nó de computação em nuvem; A FIGURA 20 representa uma concretização de um ambiente computacional em nuvem; e A FIGURA 21 representa um exemplo de camadas de modelo de abstração.

Descrição Detalhada

[0012] De acordo com um aspecto, é provida a capacidade de permitir que um programa em execução em um processador (por exemplo, unidade de processamento central (CPU)) influencie a execução transacional de outro processador (por exemplo, outra CPU). Em uma concretização, uma instrução, referida como uma instrução de Fim de transação Condicional (CTEND), é provida que permite que um programa em execução em um modo de execução transacional não restrita inspecione um local de armazenamento que é modificado por outra CPU ou o subsistema E/S. Com base nos dados inspecionados, a execução transacional pode ser encerrada ou abortada, ou a decisão de encerrar/abortar pode ser retardada, por exemplo, até que um evento predefinido ocorra.

[0013] Por exemplo, quando a instrução CTEND é executada e o processador está em um modo de execução transacional não restrita e a profundidade de agrupamento da transação está no início da instrução, um segundo operando da instrução é inspecionado e, com base nos dados inspecionados, a execução transacional pode ser encerrada ou abortada, ou a decisão de encerrar/abortar pode ser retardada, por exemplo, até que um evento predefinido ocorra, tal como o valor do segundo operando se tornar um valor pré- especificado ou uma relação predefinida com um intervalo de tempo selecionado ser alcançado (por exemplo, o intervalo de tempo ser excedido). Como exemplo adicional, o evento predefinido pode incluir uma interrupção se tornando pendente. Outros eventos são também possíveis.

[0014] Antes de descrever esta instrução em detalhes, no entanto, detalhes relacionados à facilidade de execução transacional, incluindo modo de execução transacional restritos e não restritos, são discutidos.

[0015] A facilidade de execução transacional introduz um estado de CPU chamado de modo de execução transacional (TX). Após reinicialização da CPU, a CPU não está no modo TX. A CPU entra no modo TX por uma instrução TRANSACTION BEGIN. A CPU deixa o modo TX por (a) uma instrução TRANSACTION END mais externa (mais detalhes sobre interno e externo a seguir), (b) uma instrução CONDITIONAL TRANSACTION END que define o código de condição para 0; ou (c) a transação sendo abortada. Enquanto no modo TX, acessos de armazenamento pela CPU parecem ser de blocos simultâneos como observado por outras CPUs e o subsistema E/S. Os acessos de armazenamento são tanto (a) comprometidos com o armazenamento quando a transação mais externa termina sem abortar (isto é, por exemplo, atualizações feitas em um local de memória cache ou temporária à CPU são propagadas e armazenadas na memória real e visíveis a outras CPUs) ou (b) descartados se a transação for abortada.

[0016] As transações podem ser agrupadas. Ou seja, enquanto a CPU está no modo TX, pode executar outra instrução TRANSACTION BEGIN. A instrução que faz com que a CPU entre no modo TX é chamada de TRANSACTION BEGIN mais externa; similarmente, o programa é dito estar na transação mais externa. Execuções subsequentes de TRANSACTION BEGIN são chamadas instruções internas; e o programa está executando uma transação interna. O modelo provê uma profundidade de agrupamento mínimo e uma profundidade de agrupamento máximo dependente de modelo. Uma instrução EXTRACT TRANSACTION NESTING DEPTH retorna o valor de profundidade de agrupamento atual e, em uma concretização adicional, pode retornar um valor de profundidade de agrupamento máximo. Essa técnica utiliza um modelo chamado “agrupamento plano”, em que uma condição de aborto em qualquer profundidade de agrupamento faz com que todos os níveis da transação sejam abortados e o controle seja retornado para a instrução após a TRANSACTION BEGIN mais externa.

[0017] Durante o processamento de uma transação, um acesso transacional feito por uma CPU é dito conflitar com (a) um acesso transacional ou acesso não transacional feito por outra CPU ou (b) um acesso não transacional feito pelo subsistema E/S, se ambos os acessos forem a qualquer local dentro da mesma linha de memória cache e um ou ambos os acessos forem um armazenamento. Em outras palavras, de forma que a execução transacional seja produtiva, a CPU não deve ser observada fazendo acessos transacionais até que se comprometa. Esse modelo de programação pode ser altamente eficaz em certos ambientes; por exemplo, a atualização de dois pontos em uma lista duplamente ligada de um milhão de elementos. No entanto, pode ser menos eficaz se houver muitas disputas para os locais de armazenamento que estão sendo transacionalmente acessados.

[0018] Em um modelo de execução transacional (referido neste documento como uma transação não restrita), quando uma transação é abortada, o programa pode tanto tentar reativar a transação na expectativa de que a condição de aborto não esteja mais presente ou o programa pode “retroceder” para um percurso não transacional equivalente. Em outro modelo de execução transacional (referido neste documento como uma transação restrita), uma transação abortada é automaticamente reativada pela CPU; na ausência de violações restritas, a transação restrita é assegurada de eventual conclusão.

[0019] Ao iniciar uma transação, o programa pode especificar vários controles, tais como (a) quais registros gerais são rearmazenados para seus conteúdos originais se a transação for abortada, (b) se a transação é permitida modificar o contexto de registro de ponto flutuante, incluindo, por exemplo, registros de ponto flutuante e o registro de controle de ponto flutuante, (c) se a transação é permitida modificar registros de acesso (ARs), e (d) se certas condições de exceção de programa devem ser bloqueadas de causar uma interrupção. Se uma transação não restrita for abortada, várias informações diagnósticas podem ser fornecidas. Por exemplo, a instrução TBEGIN mais externa que inicia uma transação não restrita pode designar um bloco de diagnóstico de transação específica de programa (TDB). Além disso, o TDB na área de prefixo da CPU ou designado pela descrição de estado do hospedeiro pode também ser usado se a transação for abortada devido a uma interrupção de programa ou uma condição que faz com que a execução interpretativa se encerre, respectivamente.

[0020] São indicados acima vários tipos de registros. Esses são ainda explicados em detalhes neste documento. Registros gerais podem ser usados como acumuladores em operações lógicas e aritméticas gerais. Em uma concretização, cada registro contém posições de 64 bits e existem 16 registros gerais. Os registros gerais são identificados pelos números 0-15 e são designados por um campo R de quatro bits em uma instrução. Algumas instruções fornecem o endereçamento de vários registros gerais tendo vários campos R. Para algumas instruções, o uso de um registro geral específico é implicado em vez de explicitamente designado por um campo R da instrução.

[0021] Além de seu uso como acumuladores em operações lógicas e aritméticas gerais, 15 dos 16 registros gerais são também usados como registros de índice e endereço base na geração de endereço. Nesses casos, os registros são designados por um campo B de quatro bits ou campo X em uma instrução. Um valor de zero no campo B ou X especifica que nenhuma base ou índice deve ser aplicado e, assim, o registro geral 0 não deve ser designado como contendo um índice ou endereço base.

[0022] Instruções de ponto flutuante utilizam um conjunto de registros de ponto flutuante. A CPU tem 16 registros de ponto flutuante em uma concretização. Os registros de ponto flutuante são identificados pelos números 0-15 e são designados por um campo R de quatro bits em instruções de ponto flutuante. Cada registro de ponto flutuante tem 64 bits e pode conter tanto um operando de ponto flutuante curto (32 bits) ou longo (64 bits).

[0023] Um registro de controle de ponto flutuante (FPC) é um registro de 32 bits que contém bits de máscara, bits de bandeira, um código de exceção de dados e bits de modo arredondado, e é usado durante o processamento de operações de ponto flutuante.

[0024] Além disso, em uma concretização, a CPU tem 16 registros de controle, cada um tendo 64 posições de bits. As posições de bit nos registros são atribuídas a facilidades particulares no sistema, tais como Gravação de Evento de Programa (PER) (discutida abaixo), e são usadas tanto para especificar que uma operação pode ocorrer ou para fornecer informações especiais requeridas pela facilidade. Em uma concretização, para a facilidade transacional, CR0 (bits 8 e 9) e CR2 (bits 61-63) são usados, como descrito abaixo.

[0025] A CPU tem, por exemplo, 16 registros de acesso numerados de 0-15. Um registro de acesso consiste em 32 posições de bits contendo uma especificação indireta de um elemento de controle de espaço de endereço (ASCE). Um elemento de controle de espaço de endereço é um parâmetro usado pelo mecanismo de tradução dinâmica de endereço (DAT) para tradução de referências para um espaço de endereço correspondente. Quando a CPU está em um modo chamado de modo de registro de acesso (controlado por bits na palavra de status de programa (PSW)), um campo B de instrução, usado para especificar um endereço lógico para uma referência de operando de armazenamento, designa um registro de acesso, e o elemento de controle de espaço de endereço especificado pelo registro de acesso é usado por DAT para a referência sendo feita. Para algumas instruções, um campo R é usado em vez de um campo B. Instruções são fornecidas para carregamento e armazenamento dos conteúdos dos registros de acesso e para mover os conteúdos de um registro de acesso para outro.

[0026] Cada um dos registros de acesso 1-15 pode designar qualquer espaço de endereço. O registro de acesso 0 designa o espaço de instrução primário. Quando um dos registros de acesso 1-15 é usado para designar um espaço de endereço, a CPU determina qual espaço de endereço é designado pela tradução dos conteúdos do registro de acesso. Quando o registro de acesso 0 é usado para designar um espaço de endereço, a CPU trata o registro de acesso como designação do espaço de endereço primário, e não examina o conteúdo real do registro de acesso. Portanto, os 16 registros de acesso podem designar, a qualquer momento, o espaço de instrução primário e um máximo de 15 outros espaços.

[0027] Em uma concretização, há vários tipos de espaços de endereço. Um espaço de endereço é uma sequência consecutiva de números inteiros (endereços virtuais), junto com os parâmetros de transformação específicos que permitem que cada número seja associado com uma local de byte no armazenamento. A sequência inicia em zero e prossegue da esquerda para a direita.

[0028] Por exemplo, na Arquitetura z/, quando um endereço virtual é usado pela CPU para acessar o armazenamento principal (a.k.a., memória principal), é primeiramente convertido, por meio de tradução dinâmica de endereço (DAT), em um endereço real e, então, por meio de prefixação, em um endereço absoluto. DAT pode utilizar de um a cinco níveis de tabelas (página, segmento, terceira região, segunda região e primeira região) como parâmetros de transformação. A designação (origem e comprimento) da tabela de nível mais alto para um espaço de endereço específico é chamada de um elemento de controle de espaço de endereço e é encontrada para utilização por DAT em um registro de controle ou como especificado por um registro de acesso. Alternativamente, o elemento de controle de espaço de endereço para um espaço de endereço pode ser uma designação de espaço real, que indica que DAT deve traduzir o endereço virtual simplesmente por tratamento do mesmo como um endereço real e sem usar quaisquer tabelas.

[0029] DAT usa, em diferentes momentos, o elemento de controle de espaço de endereços em diferentes registros de controle ou especificado pelos registros de acesso. A escolha é determinada pelo modo de tradução especificado na PSW atual. Quatro modos de tradução estão disponíveis: modo de espaço primário, modo de espaço secundário, modo de registro de acesso e modo de espaço inicial. Diferentes espaços de endereço são endereçáveis dependendo do modo de tradução.

[0030] A qualquer momento quando a CPU está no modo de espaço primário ou modo de espaço secundário, a CPU pode traduzir endereços virtuais pertencentes a dois espaços de endereço - o espaço de endereço primário e o espaço de endereço secundário. A qualquer momento quando a CPU está no modo de registro de acesso, ela pode traduzir endereços virtuais de até 16 espaços de endereço - o espaço de endereço primário e até 15 espaços de endereço especificado por AR. A qualquer momento quando a CPU está no modo de espaço inicial, ela pode traduzir endereços virtuais do espaço de endereço inicial.

[0031] O espaço de endereço primário é identificado como tal porque consiste em endereços virtuais primários, que são traduzidos por meio do elemento de controle de espaço de endereço primário (ASCE). Da mesma forma, o espaço de endereço secundário consiste em endereços virtuais secundários traduzidos por meio do ASCE secundário; os espaços de endereço especificados por AR consistem em endereços virtuais especificados por AR traduzidos por meio de ASCEs especificados por AR; e o espaço de endereço inicial consiste em endereços virtuais iniciais traduzidos por meio do ASCE inicial. Os ASCEs primários e secundários estão nos registros de controle 1 e 7, respectivamente. ASCEs especificados por AR estão nas entradas da segunda tabela de ASN que são localizadas através de um processo chamado tradução de registro de acesso (ART) usando os registros de controle 2, 5 e 8. O ASCE inicial está no registro de controle 13.

[0032] Uma concretização de um ambiente computacional para incorporar e utilizar um ou mais aspectos da facilidade transacional, bem como a facilidade de fim de transação condicional, que inclui a instrução CONDITIONAL TRANSACTION END, é descrita com referência à FIGURA 1.

[0033] Em referência à FIGURA 1, em um exemplo, o ambiente computacional 100 é baseado na Arquitetura z/, fornecida pela International Business Machines (IBM®) Corporation, Armonk, Nova Iorque. A Arquitetura z/ é descrita em uma Publicação IBM intitulada “z/Architecture - Principles of Operation”, Publicação N°. SA22-7932-09, 10a Edição, de setembro de 2012, que é incorporada neste documento por referência em sua totalidade.

[0034] Z/ARCHITECTURE, IBM e Z/OS e Z/VM (referenciados abaixo) são marcas registradas da International Business Machines Corporation, Armonk, Nova Iorque. Outros nomes usados neste documento podem ser nomes de produtos, marcas ou marcas registradas da International Business Machines Corporation ou outras empresas.

[0035] Como um exemplo, o ambiente computacional 100 inclui um complexo de processador central (CPC) 102 acoplado a um ou mais dispositivos de entrada/saída (E/S) 106 através de uma ou mais unidades de controle 108. O complexo de processador central 102 inclui, por exemplo, uma memória de processador 104 (a.k.a, memória principal, armazenamento principal, armazenamento central) acoplada a um ou mais processadores centrais (a.k.a., unidades de processamento central (CPUS)) 110, e um subsistema de entrada/saída 111, cada um dos quais é descrito abaixo.

[0036] A memória de processador 104 inclui, por exemplo, um ou mais partições 112 (por exemplo, partições lógicas), e firmware de processador 113, que inclui um hipervisor de partição lógica 114 e outro firmware de processador 115. Um exemplo de hipervisor de partição lógica 114 é o Processor Resource/System Manager (PR/SM), fornecido por International Business Machines Corporation, Armonk, Nova Iorque.

[0037] Uma partição lógica funciona como um sistema separado e tem uma ou mais aplicações e, opcionalmente, um sistema operacional residente neste documento, que podem diferir para cada partição lógica. Em uma concretização, o sistema operacional é o sistema operacional z/OS, o sistema operacional z/VM, o sistema operacional z/Linux ou o sistema operacional TPF, fornecidos pela International Business Machines Corporation, Armonk, Nova Iorque. As partições lógicas 112 são gerenciadas por um hipervisor de partição lógica 114, que é implementado por firmware rodando nos processadores 110. Como usado neste documento, firmware inclui, por exemplo, o microcódigo e/ou milicódigo do processador. Ele inclui, por exemplo, as estruturas e/ou instruções no nível de hardware usadas na implementação de código de máquina de nível superior. Em uma concretização, ele inclui, por exemplo, código de proprietário que é tipicamente entregue como microcódigo que inclui software de confiança ou microcódigo específico para o hardware subjacente e controla o acesso do sistema operacional ao hardware do sistema.

[0038] Os processadores centrais 110 são recursos de processador físico alocados às partições lógicas. Em particular, cada partição lógica 112 tem um ou mais processadores lógicos, cada um dos quais representa o todo ou uma parte de um processador físico 110 alocado à partição. Os processadores lógicos de uma partição particular 112 podem ser tanto dedicados à partição, de modo que o recurso de processador subjacente 110 seja reservado para aquela partição; ou compartilhados com outra partição, de modo que o recurso de processador subjacente esteja potencialmente disponível para outra partição. Em um exemplo, uma ou mais das CPUs incluem aspectos da facilidade de execução transacional 130 e facilidade de fim de transação condicional 132 descritas neste documento.

[0039] O subsistema de entrada/saída 111 direciona o fluxo de informações entre os dispositivos de entrada/saída 106 e o armazenamento principal. Ele é acoplado ao complexo de processamento central, em que este pode ser uma parte do complexo de processamento central ou separado do mesmo. O subsistema E/S alivia os processadores centrais da tarefa de se comunicarem diretamente com os dispositivos de entrada/saída e permite que o processamento de dados prossiga simultaneamente com o processamento de entrada/saída. Para fornecer comunicações, o subsistema E/S emprega adaptadores de comunicação E/S. Existem vários tipos de adaptadores de comunicação incluindo, por exemplo, canais, adaptadores E/S, cartões PCI, cartões Ethernet, cartões de Interface de Armazenamento de Pequeno Computador (SCSI) etc. No exemplo particular descrito neste documento, os adaptadores de comunicação E/S são canais e, portanto, o subsistema E/S é referido neste documento como um subsistema de canal. No entanto, isso é somente um exemplo. Outros tipos de subsistemas E/S podem ser usados.

[0040] O subsistema E/S utiliza um ou mais percursos de entrada/saída como links de comunicação no gerenciamento do fluxo de informações para ou a partir de dispositivos de entrada/saída 106. Nesse exemplo particular, esses percursos são chamados de percursos de canal, uma vez que os adaptadores de comunicação são canais.

[0041] O ambiente computacional descrito acima é somente um exemplo de um ambiente computacional que pode ser usado. Outros ambientes, incluindo, mas não limitados a, ambientes não particionados, outros ambientes particionados, e/ou ambientes emulados, podem ser usados; as concretizações não são limitadas a qualquer ambiente.

[0042] De acordo com um ou mais aspectos, a facilidade de execução transacional é um melhoramento da unidade de processamento central que provê os meios pelos quais a CPU pode executar uma sequência de instruções - conhecida como uma transação - que pode acessar vários locais de armazenamento, incluindo a atualização desses locais. Como observado por outras CPUs e o subsistema E/S, a transação é (a) concluída em sua totalidade como uma única operação atômica ou (b) abortada, potencialmente deixando nenhuma evidência de já ter sido executada (exceto para determinadas condições descritas neste documento). Dessa forma, uma transação concluída com sucesso pode atualizar vários locais de armazenamento sem qualquer bloqueio especial, ou seja, necessário no modelo clássico de multiprocessamento.

[0043] A facilidade de execução transacional inclui, por exemplo, um ou mais controles; uma ou mais instruções; processamento transacional, incluindo execução restrita e não restrita; e processamento de aborto, cada um dos quais é adicionalmente descrito abaixo.

[0044] Em uma concretização, três controles de propósito especial, incluindo uma Palavra de Status de Programa (PSW) de aborto de transação, um endereço de bloco de diagnóstico de transação (TDB), e uma profundidade de agrupamento de transação; cinco bits de registro de controle; e uma pluralidade de instruções gerais, incluindo TRANSACTION BEGIN (restrita e não restrita), TRANSACTION END, EXTRACT TRANSACTION NESTING DEPTH, TRANSACTION ABORT e NONTRANSACTIONAL STORE, são usadas para controlar a facilidade de execução transacional. Quando a facilidade é instalada, ela é instalada, por exemplo, em todas as CPUs na configuração. Uma indicação de facilidade, bit 73 em uma implementação, quando uma, indica que a facilidade de execução transacional está instalada.

[0045] Além disso, em um aspecto, quando a facilidade de execução transacional está instalada, outra facilidade, referida como a facilidade de fim de transação condicional, pode ser também instalada. A facilidade de fim de transação condicional é instalada quando, por exemplo, o bit 55 dos bits de indicação de facilidade é ajustado para um. Em uma implementação, esse bit é significativo somente quando o bit 73 que representa a facilidade de execução transacional é também um. Quando ambas as facilidades são instaladas, então, a instrução CONDITIONAL TRANSACTION END é também um melhoramento da CPU e é usada para controlar a execução transacional.

[0046] Quando a facilidade de execução transacional está instalada, a configuração provê uma facilidade de execução transacional não restrita e, opcionalmente, uma facilidade de execução transacional restrita, cada uma das quais é descrita abaixo. Quando as indicações de facilidade 50 e 73, como exemplos, são ambas um, a facilidade de execução transacional restrita é instalada. Ambas as indicações de facilidade são armazenadas na memória em locais especificados.

[0047] Como usado neste documento, o nome de instrução TRANSACTION BEGIN se refere às instruções tendo os mnemônicos TBEGIN (Início de Transação para uma transação não restrita) e TBEGINC (Início de Transação para uma transação restrita). As discussões pertencentes a uma instrução específica são indicadas pelo nome de instrução seguido pelo mnemônico em parênteses ou colchetes ou simplesmente pelo mnemônico.

[0048] Uma concretização de um formato de uma instrução TRANSACTION BEGIN (TBEGIN) é mostrada nas FIGURAS 2A-2B. Como um exemplo, a instrução TBEGIN 200 (FIGURA 2A) inclui um campo opcode 202 que inclui um opcode especificando uma operação não restrita de início de transação; um campo base (B1) 204; um campo de deslocamento (D1) 206; e um campo imediato (I2) 208. Quando o campo B1 é diferente de zero, os conteúdos do registro geral especificado por B1 204 são adicionados a D1 206 para obter o primeiro endereço de operando.

[0049] Quando o campo B1 é diferente de zero, o seguinte se aplica: • Quando a profundidade de agrupamento de transação é inicialmente zero, o primeiro endereço de operando designa o local do bloco de diagnóstico de transação de 256 byte, chamado de TDB especificado por TBEGIN (descrito em detalhes abaixo) em que várias informações diagnósticas podem ser armazenadas se a transação for abortada. Quando a CPU está no modo de espaço primário ou no modo de registro de acesso, o primeiro endereço de operando designa um local no espaço de endereço primário. Quando a CPU está no espaço secundário ou modo de espaço inicial, o primeiro endereço de operando designa um local no espaço secundário ou endereço inicial, respectivamente. Quando o DAT está desligado, o endereço de bloco de diagnóstico de transação (TDB) (TDBA) designa um local no armazenamento real. A acessibilidade de armazenamento ao primeiro operando é determinada. Se acessível, o endereço lógico do operando é colocado no endereço do bloco de diagnóstico de transação (TDBA), e o TDBA é válido. • Quando a CPU já está no modo de execução transacional não restrita, o TDBA não é modificado e é imprevisível se o primeiro operando é testado quanto à acessibilidade.

[0050] Quando o campo B1 é zero, nenhuma exceção de acesso é detectada para o primeiro operando e, para a instrução TBEGIN mais externa, o TDBA é inválido.

[0051] Os bits do campo I2 são definidos como a seguir, em um exemplo:

[0052] Máscara Salvar de Registro Geral (GRSM) 210 (FIGURA 2B): Os bits 0-7 do campo I2 contêm a máscara salvar de registro geral (GRSM). Cada bit da GRSM representa um par ímpar-par de registros gerais, em que o bit 0 representa registros 0 e 1, bit 1 representa registros 2 e 3, e assim por diante. Quando um bit na GRSM da instrução TBEGIN mais externa é zero, o par de registro correspondente não é salvo. Quando um bit na GRSM da instrução TBEGIN mais externa é um, o par de registro correspondente é salvo em um local dependente de modelo, ou seja, não diretamente acessível pelo programa.

[0053] Se a transação for abortada, os pares de registro salvos são rearmazenados em seus conteúdos quando a instrução TBEGIN mais externa foi executada. Os conteúdos de todos os outros registros gerais (não salvos) não são rearmazenados quando uma transação aborta.

[0054] A máscara salvar de registro geral é ignorada em todos os TBEGINs com exceção do mais externo.

[0055] Permissão de Modificação de AR (A) 212: O controle A, bit 12 do campo I2, controla se a transação é permitida modificar um registro de acesso. O efetivo controle de permissão de modificação de AR é a lógica AND do controle A na instrução TBEGIN para o nível de agrupamento atual e para todos os níveis externos.

[0056] Se o controle A eficaz é zero, a transação será abortada com código de aborto 11 (instrução restrita) se uma tentativa for feita para modificar qualquer registro de acesso. Se o controle A efetivo for um, a transação não será abortada se um registro de acesso for modificado (ausência de qualquer outra condição de aborto).

[0057] Permissão de Operação de Ponto flutuante (F) 214: O controle F, bit 13 do campo I2, controla se a transação é permitida a executar instruções de ponto flutuante especificadas. O controle efetivo de permissão de operação de ponto flutuante é a lógica AND do controle F na instrução TBEGIN para o nível de agrupamento atual e para todos os níveis externos.

[0058] Se o controle F efetivo é zero, então, (a) a transação será abortada com código de aborto 11 (instrução restrita) se uma tentativa for feita de executar uma instrução de ponto flutuante, e (b) o código de exceção de dados (DXC) no byte 2 do registro de controle de ponto flutuante (FPCR) não será definido por qualquer condição de exceção do programa de exceção de dados. Se o controle F efetivo for um, então, (a) a transação não será abortada se uma tentativa for feita de executar a instrução de ponto flutuante (ausência de qualquer outra condição de aborto), e (b) o DXC no FPCR pode ser definido pela condição de exceção do programa de exceção de dados.

[0059] Controle de Filtragem de Interrupção de Programa (PIFC) 216: Os bits 14-15 do campo I2 são o controle de filtragem de interrupção de programa (PIFC). O PIFC controla se determinadas classes de condições de exceção de programa (por exemplo, exceção de endereçamento, exceção de dados, exceção de operação, exceção de proteção etc.) que ocorrem enquanto a CPU está no modo de execução transacional resultam em uma interrupção.

[0060] O PIFC efetivo é o valor mais alto do PIFC na instrução TBEGIN para o nível de agrupamento atual e para todos os níveis externos. Quando o PIFC efetivo é zero, todas as condições de exceção de programa resultam em uma interrupção. Quando o PIFC efetivo é um, condições de exceção de programa tendo uma classe de execução transacional de 1 e 2 resultam em uma interrupção. (A cada condição de exceção de programa é atribuída pelo menos uma classe de execução transacional, dependendo da gravidade da exceção. A gravidade é baseada na probabilidade de recuperação durante uma execução repetida da transação, e se o sistema operacional precisa visualizar a interrupção.) Quando o PIFC efetivo é dois, as condições de exceção do programa tendo uma classe de execução transacional de 1 resultam em uma interrupção. Um PIFC de 3 é reservado.

[0061] Os bits 8-11 do campo I2 (bits 40-43 da instrução) são reservados e devem conter zeros; ao contrário, o programa pode não funcionar compativelmente no futuro.

[0062] Uma concretização de um formato de uma instrução restrita de Início de Transação (TBEGINC) é descrita com referência às FIGURAS 3A-3B. Em um exemplo, TBEGINC 300 (FIGURA 3A) inclui um campo opcode 302 que inclui um opcode especificando uma operação restrita de início de transação; um campo base (B1) 304; um campo de deslocamento (D1) 306; e um campo imediato (I2) 308. Os conteúdos do registro geral especificados por B1 304 são adicionados a D1 306 para obter o primeiro endereço de operando. No entanto, com instrução restrita de início de transação, o primeiro endereço de operando não é usado para acessar o armazenamento. Em vez disso, o campo B1 da instrução inclui zeros; caso contrário, uma exceção de especificação é reconhecida.

[0063] Em uma concretização, o campo I2 inclui vários controles, um exemplo dos quais é mostrado na FIGURA 3B.

[0064] Os bits do campo I2 são definidos como a seguir, em um exemplo:

[0065] Máscara Salvar de Registro Geral (GRSM) 310: O s bits 0-7 do campo I2 contêm a Máscara Salvar de Registro Geral (GRSM). Cada bit da GRSM representa um par ímpar-par de registros gerais, em que o bit 0 representa registros 0 e 1, o bit 1 representa registros 2 e 3, e assim por diante. Quando um bit na GRSM é zero, o par de registro correspondente não é salvo. Quando um bit na GRSM é um, o par de registro correspondente é salvo em um local dependente de modelo, ou seja, não diretamente acessível pelo programa.

[0066] Se a transação for abortada, os pares de registro salvos são rearmazenados em seus conteúdos quando a instrução TRANSACTION BEGIN mais externa foi executada. Os conteúdos de todos os outros registros gerais (não salvos) não são rearmazenados quando uma transação restrita é abortada.

[0067] Quando TBEGINC é usada para continuar a execução no modo de execução de transação não restrita, a Máscara Salvar de Registro Geral é ignorada.

[0068] Permissão de Modificação de AR (A) 312: O controle A, bit 12 do campo I2, controla se a transação é permitida modificar um registro de acesso. O controle efetivo de permissão de modificação de AR é a lógica AND do controle A na instrução TBEGINC para o nível de agrupamento atual e para quaisquer instruções TBEGIN ou TBEGINC externas.

[0069] Se o controle A eficaz é zero, a transação será abortada com código de aborto 11 (instrução restrita) se uma tentativa for feita para modificar qualquer registro de acesso. Se o controle A efetivo for um, a transação não será abortada se um registro de acesso for modificado (ausência de qualquer outra condição de aborto).

[0070] Os bits 8-11 e 13-15 do campo I2 (bits 40-43 e 45-47 da instrução) são reservados e devem conter zeros.

[0071] O final de uma instrução de Início de Transação é especificado, em um exemplo, por uma instrução TRANSACTION END (TEND), um formato da qual é mostrado na FIGURA 4. Como um exemplo, uma instrução TEND 400 inclui um campo opcode 402 que inclui um opcode especificando uma operação de final de transação.

[0072] Em uma concretização adicional, o encerramento de uma transação pode ser especificado por uma instrução CONDITIONAL TRANSACTION END (CTEND), que é adicionalmente descrita abaixo.

[0073] Vários termos são usados em relação à facilidade de execução transacional e, portanto, exclusivamente por conveniência, uma lista de termos é fornecida abaixo em ordem alfabética. Em uma concretização, esses termos possuem as seguintes definições:

[0074] Aborto: uma transação aborta quando é encerrada antes de uma instrução TRANSACTION END que resulta em uma profundidade de agrupamento de transação de zero ou quando uma instrução CONDITIONAL TRANSACTION END define um código de condição de zero. Quando uma transação aborta, o seguinte ocorre em uma concretização: • Acessos de armazenamento transacional feitos por qualquer e todos os níveis da transação são descartados (ou seja, não comprometidos). • Acessos de armazenamento não transacional feitos por qualquer e todos os níveis da transação são comprometidos. • Registros designados pela máscara salvar de registro geral (GRSM) da instrução TRANSACTION BEGIN mais externa são rearmazenados em seus conteúdos antes da execução transacional (ou seja, em seus conteúdos na execução da instrução TRANSACTION BEGIN mais externa). Registros gerais não designados pela máscara salvar de registro geral da instrução TRANSACTION BEGIN mais externa não são rearmazenados. • Registros de acesso, registros de ponto flutuante e o registro de controle de ponto flutuante não são rearmazenados. Quaisquer alterações feitas a esses registros durante a execução da transação são mantidas quando a transação aborta.

[0075] Uma transação pode ser abortada devido a uma variedade de razões, incluindo execução tentativa de uma instrução restrita, modificação tentativa de um recurso restrito, conflito transacional, o excedente de vários recursos de CPU, qualquer condição de intercepção de execução interpretativa, qualquer interrupção, uma instrução TRANSACTION ABORT, e outras razões. Um código de aborto de transação provê razões específicas pelas quais uma transação pode ser abortada.

[0076] Um exemplo de um formato de uma instrução TRANSACTION ABORT (TABORT) é descrito com referência à FIGURA 5. Como um exemplo, uma instrução TABORT 500 inclui um campo opcode 502 que inclui um opcode especificando uma operação de aborto de transação; um campo base (B2) 504; e um campo de deslocamento (D2) 506. Quando o campo B2 é diferente de zero, os conteúdos do registro geral especificado por B2 504 são adicionados a D2 506 para obter um segundo endereço de operando; caso contrário, o segundo endereço de operando é formado exclusivamente pelo campo D2, e o campo B2 é ignorado. O segundo endereço de operando não é usado para endereçar dados; em vez disso, o endereço forma o código de aborto de transação que é colocado em um bloco de diagnóstico de transação durante o processamento de aborto. A computação de endereço para o segundo endereço de operando segue as regras de aritmética de endereço: no modo de endereçamento de 24 bits, os bits 0-29 são configurados para zero; no modo de endereçamento de 31 bits, os bits 0-32 são configurados para zero.

[0077] Comprometimento: Ao término de uma instrução TRANSACTION END mais externa, a CPU se compromete a armazenar os acessos feitos pela transação (isto é, a transação mais externa e quaisquer níveis agrupados), tal que eles sejam visíveis a outras CPUs e ao subsistema E/S. Como observado por outras CPUs e pelo subsistema E/S, todos os acessos de pesquisa e carregamento e armazenamento feitos por todos os níveis agrupados da transação parecem ocorrer como uma única operação simultânea quando o comprometimento ocorre.

[0078] Os conteúdos dos registros gerais, registros de acesso, registros de ponto flutuante e o registro de controle de ponto flutuante não são modificados pelo processo de comprometimento. Quaisquer alterações feitas a esses registros durante a execução transacional são mantidas quando os armazenamentos da transação são comprometidos.

[0079] Conflito: Um acesso transacional feito por uma CPU conflita com (a) um acesso transacional ou acesso não transacional feito por outra CPU ou (b) o acesso não transacional feito pelo subsistema E/S, se ambos os acessos forem a qualquer local dentro da mesma linha de memória cache, e um ou mais dos acessos for um armazenamento.

[0080] Um conflito pode ser detectado por uma execução especulativa de instruções da CPU, ainda que o conflito não possa ser detectado na sequência conceitual.

[0081] Transação restrita: uma transação restrita é uma transação que é executada no modo de execução transacional restrita e é sujeita às seguintes limitações: • Um subconjunto das instruções gerais estar disponível. • Um número limitado de instruções poder ser executado. • Um número limitado de locais de armazenamento de operando poder ser acessado. • A transação ser limitada a um único nível de agrupamento.

[0082] Na ausência de interrupções ou conflitos repetidos com outras CPUs ou subsistema E/S, uma transação restrita eventualmente se completa, assim, uma rotina de manipulação de abortos não é necessária.

[0083] Quando uma instrução restrita TRANSACTION BEGIN (TBEGINC) é executada enquanto a CPU já está no modo de execução de transação não restrita, a execução continua como uma transação não restrita agrupada.

[0084] Modo de Execução Transacional Restrita: Quando a profundidade de agrupamento de transação é zero e uma transação é iniciada por uma instrução TBEGINC, a CPU entra no modo de execução transacional restrita. Enquanto a CPU está no modo de execução transacional restrita, a profundidade de agrupamento de transação é um.

[0085] Transação Agrupada: Quando a instrução TRANSACTION BEGIN é emitida enquanto a CPU está no modo de execução transacional não restrita, a transação é agrupada.

[0086] A facilidade de execução transacional utiliza um modelo chamado agrupamento plano. No modo de agrupamento plano, armazenamentos feitos por uma transação interna não são observáveis por outras CPUs e pelo subsistema E/S até que a transação mais externa se comprometa com seus armazenamentos. Da mesma forma, se uma transação é abortada, todas as transações agrupadas são abortadas, e todos os armazenamentos transacionais de todas as transações agrupadas são descartados.

[0087] Um exemplo de transações agrupadas é mostrado na FIGURA 6. Como mostrado, uma primeira TBEGIN 600 inicia uma transação mais externa 601, TBEGIN 602 inicia uma primeira transação agrupada e TBEGIN 604 inicia uma segunda transação agrupada. Neste exemplo, TBEGIN 604 e TEND 606 definem uma transação mais interna 608. Quando TEND 610 é executada, armazenamentos transacionais são comprometidos 612 para a transação mais externa e todas as transações internas.

[0088] Transação não restrita: Uma transação não restrita é uma transação que é executada no modo de execução transacional não restrita. Embora uma transação não restrita não seja limitada da maneira como uma transação restrita, ela pode ainda ser abortada devido a uma variedade de causas.

[0089] Modo de Execução Transacional Não Restrita: Quando uma transação é iniciada pela instrução TBEGIN, a CPU entra no modo de execução transacional não restrita. Enquanto a CPU está no modo de execução transacional não restrita, a profundidade de agrupamento de transação pode variar de um até a profundidade de agrupamento de transação máxima.

[0090] Acesso Não Transacional: Acessos não transacionais são acessos de operando de armazenamento feitos pela CPU quando não está no modo de execução transacional (ou seja, acessos clássicos de armazenamento fora de uma transação). Além disso, acessos feitos pelo subsistema E/S são acessos não transacionais. Adicionalmente, a instrução NONTRANSACTIONAL STORE pode ser usada para fazer um acesso de armazenamento não transacional enquanto a CPU está no modo de execução transacional não restrita.

[0091] Transação Externa/Mais Externa: Uma transação com uma profundidade de agrupamento de transação numerada inferior é uma transação externa. Uma transação com um valor de profundidade de agrupamento de transação de um é a transação mais externa.

[0092] Uma instrução TRANSACTION BEGIN mais externa é aquela executada quando a profundidade de agrupamento de transação é inicialmente zero. Uma instrução TRANSACTION END mais externa é a que faz com que a profundidade de agrupamento de transação transite de um para zero. Além disso, uma instrução CONDITIONAL TRANSACTION END que define o código de condição para zero pode ser também considerada a forma mais externa da instrução. Uma transação restrita é a transação mais externa, nesta concretização.

[0093] Filtragem de Interrupção de Programa: Quando uma transação é abortada devido a determinadas condições de exceção de programa, o programa pode opcionalmente evitar que a interrupção ocorra. Essa técnica é chamada de filtragem de interrupção de programa. A filtragem de interrupção de programa é submetida à classe transacional da interrupção, o controle de filtragem de interrupção de programa efetivo da instrução TRANSACTION BEGIN e a sobreposição de filtragem de interrupção de programa de execução transacional no registro de controle 0.

[0094] Transação: Uma transação inclui os acessos de operando de armazenamento feitos e registros gerais selecionados alterados, enquanto a CPU está no modo de execução de transação. Para uma transação não restrita, os acessos de operando de armazenamento podem incluir ambos os acessos transacionais e acessos não transacionais. Para uma transação restrita, os acessos de operando de armazenamento são limitados a acessos transacionais. Como observado por outras CPUs e pelo subsistema E/S, todos os acessos de operando de armazenamento feitos pela CPU enquanto no modo de execução de transação parecem ocorrer como uma única operação simultânea. Se uma transação for abortada, os acessos de armazenamento transacional são descartados, e quaisquer registros designados pela máscara salvar de registro geral da instrução TRANSACTION BEGIN mais externa são rearmazenados em seus conteúdos antes da execução transacional.

[0095] Acessos Transacionais: Acessos transacionais são acessos de operando de armazenamento feitos enquanto a CPU está no modo de execução transacional, com a exceção de acessos feitos pela instrução NONTRANSACTIONAL STORE.

[0096] Modo de Execução Transacional: O termo modo de execução transacional (a.k.a., modo de execução de transação) descreve a operação comum de ambos os modos execução transacional restrita e não restrita. Dessa forma, quando a operação é descrita, os termos não restrito e restrito são usados para qualificar o modo de execução transacional.

[0097] Quando a profundidade de agrupamento de transação é zero, a CPU não está no modo de execução transacional (também chamado de modo de execução não transacional).

[0098] Como observado pela CPU, pesquisas e carregamentos e armazenamentos feitos no modo de execução transacional não são diferentes daqueles feitos enquanto não está no modo de execução transacional.

[0099] Em uma concretização da Arquitetura z/, a facilidade de execução transacional está sob o controle dos bits 8-9 do registro de controle 0, bits 61-63 do registro de controle 2, da profundidade de agrupamento de transação, do endereço do bloco de diagnóstico de transação e da palavra de status de programa (PSW) de aborto de transação.

[0100] Após reinicialização inicial da CPU, os conteúdos das posições de bit 8-9 do registro de controle 0, posições de bit 62-63 do registro de controle 2 e da profundidade de agrupamento de transação são configurados para zero. Quando o controle de execução transacional, bit 8 do registro de controle 0, é zero, a CPU não pode ser colocada no modo de execução transacional.

[0101] Detalhes adicionais em relação aos vários controles são descritos abaixo.

[0102] Como indicado, a facilidade de execução transacional é controlada por dois bits no registro de controle zero e três bits no registro de controle dois. Por exemplo:

[0103] Bits do Registro de Controle 0: As atribuições de bit são como a seguir, em uma concretização:

[0104] Controle de Execução Transacional (TXC): Bit 8 de registro de controle zero é o controle de execução transacional. Esse bit provê um mecanismo pelo qual o programa de controle (por exemplo, sistema operacional) pode indicar se a facilidade de execução transacional é ou não utilizável pelo programa. O bit 8 deve ser um a entrar com sucesso no modo de execução transacional.

[0105] Quando o bit 8 do registro de controle 0 é zero, a execução tentativa das instruções CONDITIONAL TRANSACTION END, EXTRACT TRANSACTION NESTING DEPTH, TRANSACTION BEGIN e TRANSACTION END resulta em uma execução de operação especial.

[0106] Sobreposição de Filtragem de Interrupção de Programa de Execução de Transação (PIFO): O bit 9 do registro de controle zero é a sobreposição de filtragem de interrupção de programa de execução transacional. Esse bit provê um mecanismo pelo qual o programa de controle pode garantir que qualquer condição de exceção de programa que ocorra enquanto a CPU está no modo de execução transacional resulte em uma interrupção, independentemente do controle efetivo de filtragem de interrupção de programa especificado ou implicado pela instrução(s) TRANSACTION BEGIN.

[0107] Bits de Registro de Controle 2: As atribuições são como seguem, em uma concretização:

[0108] Escopo de Diagnóstico de Transação (TDS): O bit 61 do registro de controle 2 controla a aplicabilidade do controle de diagnóstico da transação (TDC) nos bits 62-63 do registro, como segue: TDS Valor Significado 0 O TDC se aplica independentemente de se a CPU está no estado de supervisor ou de problema. 1 O TDC se aplica somente quando a CPU está no estado de problema. Quando a CPU está no estado de supervisor, o processamento é como se o TDC contivesse zero.

[0109] Controle de Diagnóstico de Transação (TDC): Os bits 62-63 de registro de controle 2 são um número inteiro não assinado de 2 bits que pode ser usado para fazer com que as transações sejam aleatoriamente abortadas para fins diagnósticos. A codificação do TDC é como segue, em um exemplo: TDC Valor Significado 2 Operação normal; transações não são abortadas como resultado do TDC. 3 Aborta cada transação em uma instrução aleatória, mas antes da execução da instrução TRANSACTION END mais externa ou da instrução CONDITIONAL TRANSACTION END que define o código de condição zero. 4 Aborta transações aleatórias em uma instrução aleatória. 5 Reservado

[0110] Quando uma transação é abortada devido a um TDC diferente de zero, então, uma das seguintes situações pode ocorrer: • O código de aborto é configurado para qualquer um dos códigos 7-11, 13-16 ou 255, com o valor do código aleatoriamente escolhido pela CPU; o código de condição é configurado correspondentemente ao código de aborto. 1. Para uma transação não restrita, o código de condição é configurado para um. Nesse caso, o código de aborto não é aplicável.

[0111] É dependente de modelo se o valor de TDC 1 for implementado. Se não implementado, um valor de 1 atua como se 2 fosse especificado.

[0112] Para uma transação restrita, um valor de TDC de 1 é tratado como se um valor de TDC de 2 fosse especificado.

[0113] Se um valor de TDC de 3 for especificado, os resultados são imprevisíveis.

[0114] Endereço do Bloco de Diagnóstico de Transação (TDBA): Um endereço do bloco de diagnóstico de transação (TDBA) válido é configurado a partir do primeiro endereço de operando da instrução TRANSACTION BEGIN (TBEGIN) mais externa quando o campo B1 da instrução é diferente de zero. Quando a CPU está no espaço primário ou modo de registro de acesso, o TDBA designa um local no espaço de endereço primário. Quando a CPU está no espaço secundário ou modo de espaço inicial, o TDBA designa um local no espaço secundário ou endereço inicial, respectivamente. Quando DAT (Tradução Dinâmica de Endereço) está desligado, o TDBA designa um local no armazenamento real.

[0115] O TDBA é usado pela CPU para localizar o bloco de diagnóstico de transação - chamado TDB especificado por TBEGIN - se a transação for subsequentemente abortada. Os três bits mais à direita do TDBA são zero, o que significa que o TDB especificado por TBEGIN está em uma fronteira de palavra dupla.

[0116] Quando o campo B1 de uma instrução TRANSACTION BEGIN (TBEGIN) mais externa é zero, o endereço de bloco de diagnóstico transacional é inválido, e nenhum TDB especificado por TBEGIN é armazenado se a transação for subsequentemente abortada.

PSW de Aborto de Transação (TAPSW)

[0117] Durante a execução da instrução TRANSACTION BEGIN (TBEGIN) quando a profundidade de agrupamento é inicialmente zero, a PSW de aborto de transação é configurada para os conteúdos da PSW atual; e o endereço de instrução da PSW de aborto de transação designa a próxima instrução sequencial (ou seja, a instrução seguinte à TBEGIN mais externa). Durante a execução da instrução TRANSACTION BEGIN restrita (TBEGINC) quando a profundidade de agrupamento é inicialmente zero, a PSW de aborto de transação é configurada para os conteúdos da PSW atual, exceto que o endereço de instrução da PSW de aborto de transação designa a instrução TBEGINC (em vez de a próxima instrução sequencial seguinte à TBEGINC).

[0118] Quando uma transação é abortada, o código de condição na PSW de aborto de transação é substituído com um código indicando a gravidade da condição de aborto. Subsequentemente, se a transação foi abortada devido a causas que não resultam em uma interrupção, a PSW é carregada da PSW de aborto de transação; se a transação foi abortada devido a causas que resultam em uma interrupção, a PSW de aborto de transação é armazenada como a PSW antiga de interrupção.

[0119] A PSW de aborto de transação não é alterada durante a execução de qualquer instrução TRANSACTION BEGIN interna.

Profundidade de Agrupamento de Transação (TND)

[0120] A profundidade de agrupamento de transação é, por exemplo, um valor não assinado de 16 bits que é aumentado toda vez que uma instrução TRANSACTION BEGIN é concluída com código de condição 0 e diminuído toda vez que uma instrução TRANSACTION END ou CONDITIONAL TRANSACTION END é concluída com código de condição zero. A profundidade de agrupamento de transação é reconfigurada para zero quando uma transação é abortada ou por reinicialização da CPU.

[0121] Em uma concretização, uma TND máxima de 15 é implementada.

[0122] Em uma implementação, quando a CPU está no modo de execução transacional restrita, a profundidade de agrupamento de transação é um. Adicionalmente, embora a TND máxima possa ser representada como um valor de 4-bits, a TND é definida para ser um valor de 16-bits para facilitar sua inspeção no bloco de diagnóstico de transação.

Bloco de Diagnóstico de Transação (TDB)

[0123] Quando uma transação é abortada, várias informações de status podem ser salvas em um bloco de diagnóstico de transação (TDB), como a seguir: 1. TDB especificado por TBEGIN: Para uma transação não restrita, quando o campo B1 da instrução TBEGIN mais externa é diferente de zero, o primeiro endereço de operando da instrução designa o TDB especificado por TBEGIN. Isso é um local especificado por programa de aplicativo que pode ser examinado pelo controlador de aborto de aplicativo. 2. TDB de Interrupção de Programa (PI): se uma transação não restrita for abortada devido a uma condição de exceção de programa não filtrada, ou se uma transação restrita for abortada devido a qualquer condição de exceção de programa (ou seja, qualquer condição que resulte em uma interrupção de programa sendo reconhecida), o PI-TDB é armazenado em locais na área de prefixo. Isso está disponível para o sistema operacional inspecionar e encerrar qualquer relatório de diagnóstico que esse possa prover. 3. TDB de Intercepção: se a transação for abortada devido a qualquer condição de exceção de programa que resulte em intercepção (ou seja, a condição faz com que a execução interpretativa se encerre e o controle retorne para o programa hospedeiro), o TDB é armazenado em um local especificado no bloco de descrição de estado para o sistema operacional hóspede.

[0124] O TDB especificado por TBEGIN é somente armazenado, em uma concretização, quando o endereço de TDB é válido (ou seja, quando o campo B1 da instrução TBEGIN mais externa é diferente de zero).

[0125] Para abortos devido a condições de exceção de programa não filtradas, somente um de PI-TDB ou TDB de Intercepção será armazenado. Dessa forma, pode haver zero, um ou dois TDBs armazenados para um aborto.

[0126] Detalhes adicionais em relação a um exemplo de cada um dos TDBs são descritos abaixo:

[0127] TDB especificado por TBEGIN: O local de 256 bytes especificado por um endereço do bloco de diagnóstico de transação válido. Quando o endereço do bloco de diagnóstico de transação é válido, o TDB especificado por TBEGIN é armazenado em um aborto de transação. O TDB especificado por TBEGIN é sujeito a todos os mecanismos de proteção de armazenamento que estão em vigor na execução da instrução TRANSACTION BEGIN mais externa. Um evento de alteração de armazenamento PER (Gravação de Evento de Programa) para qualquer porção do TDB especificado por TBEGIN é detectado durante a execução da TBEGIN mais externa, não durante o processamento do aborto de transação.

[0128] Um propósito de PER é auxiliar na depuração de programas. Isso permite que o programa seja alertado para os seguintes tipos de eventos, como exemplos: • Execução de uma instrução de ramificação bem- sucedida. A opção deve ter uma ocorrência de evento somente quando o local alvo de ramificação estiver dentro da área de armazenamento designada. • Pesquisa e carregamento de uma instrução da área de armazenamento designada. • Alteração dos conteúdos da área de armazenamento designada. A opção deve ter uma ocorrência de evento somente quando a área de armazenamento está dentro de espaços de endereço designados. • Execução de uma instrução STORE USING REAL ADDRESS. • Execução da instrução CONDITIONAL TRANSACTION END ou TRANSACTION END.

[0129] O programa pode seletivamente especificar que um ou mais dos tipos de evento acima sejam reconhecidos, exceto que o evento para STORE USING REAL ADDRESS pode ser especificado somente junto com o evento de alteração de armazenamento. As informações referentes a um evento PER são fornecidas ao programa por meio de uma interrupção de programa, com a causa da interrupção sendo identificada no código de interrupção.

[0130] Quando o endereço do bloco de diagnóstico de transação não é válido, o TDB especificado por TBEGIN não é armazenado.

[0131] TDB de Interrupção de Programa: Locais reais 6,144-6,399 (1800-18FF hex). O TDB de interrupção de programa é armazenado quando uma transação é abortada devido à interrupção de programa. Quando uma transação é abortada devido a outras causas, os conteúdos do TDB de interrupção de programa são imprevisíveis.

[0132] O TDB de interrupção de programa não é sujeito a qualquer mecanismo de proteção. Eventos de alteração de armazenamento PER não são detectados para o TDB de interrupção de programa quando ele é armazenado durante uma interrupção de programa.

[0133] TDB de Intercepção: O local real de hospedeiro de 256 bytes especificado pelos locais 488-495 da descrição de estado. O TDB de intercepção é armazenado quando uma transação abortada resulta em uma intercepção de interrupção de programa hóspede (ou seja, código de intercepção 8). Quando uma transação é abortada devido a outras causas, os conteúdos do TDB de intercepção são imprevisíveis. O TDB de intercepção não é sujeito a qualquer mecanismo de proteção.

[0134] Como mostrado na FIGURA 7, os campos de um bloco de diagnóstico de transação 700 são como seguem, em uma concretização:

[0135] Formato 702: Byte 0 contém uma indicação de validação e formato, conforme a seguir: Valor Significado 0 Os campos restantes do TDB são imprevisíveis. 1 Um TDB de formato-1, os campos restantes do qual são descritos abaixo. 2-255 Reservado

[0136] Um TDB em que o campo de formato é zero é referido como um TDB nulo.

[0137] Bandeiras 704: Byte 1 contém várias indicações, como segue:

[0138] Validação de Ficha de Conflito (CTV): Quando uma transação é abortada devido a um conflito de pesquisa e carregamento ou armazenamento (ou seja, códigos de aborto 9 ou 10, respectivamente), bit 0 de byte 1 é a indicação de validação de ficha de conflito. Quando a indicação de CTV é um, a ficha de conflito 710 nos bytes 16-23 do TDB contém o endereço lógico no qual o conflito foi detectado. Quando a indicação de CTV é zero, bytes 16-23 do TDB são imprevisíveis.

[0139] Quando uma transação é abortada devido a qualquer razão diferente de um conflito de pesquisa e carregamento ou armazenamento, o bit 0 de byte 1 é armazenado como zero.

[0140] Indicação de Transação Restrita (CTI): Quando a CPU está no modo de execução transacional restrita, o bit 1 de byte 1 é configurado para um. Quando a CPU está no modo de execução transacional não restrita, o bit 1 de byte 1 é configurado para zero.

[0141] Reservado: Bits 2-7 de byte 1 são reservados e armazenados como zero.

[0142] Profundidade de Agrupamento de Transação (TND) 706: Bytes 6-7 contém a profundidade de agrupamento de transação quando a transação foi abortada.

[0143] Código de Aborto de Transação (TAC) 708: Bytes 8-15 contém código de aborto de transação não assinado de 64 bits. Cada código indica uma razão para uma transação ser abortada.

[0144] É dependente de modelo se o código de aborto de transação estiver armazenado no TDB de interrupção de programa quando uma transação é abortada devido a condições que não uma interrupção de programa.

[0145] Ficha de Conflito 710: Para transações que são abortadas devido a conflito de pesquisa e carregamento ou armazenamento (ou seja, códigos de aborto 9 e 10, respectivamente), os bytes 16-23 contêm o endereço lógico do local de armazenamento no qual o conflito foi detectado. A ficha de conflito é significativa quando o bit de CTV, bit 0 de byte 1, é um.

[0146] Quando o bit de CTV é zero, os bytes 16-23 são imprevisíveis.

[0147] Por causa de execução especulativa pela CPU, a ficha de conflito pode designar um local de armazenamento que não seria necessariamente acessado pela sequência de execução conceitual da transação.

[0148] Endereço de Instrução de Transação Abortada (ATIA) 712: Os bytes 24-31 contêm um endereço de instrução que identifica a instrução que foi executada quando um aborto foi detectado. Quando uma transação é abortada devido a códigos de aborto 2, 5, 6, 11, 13, 17, 18 ou 256 ou superior, ou quando uma transação é abortada devido a códigos de aborto 4 ou 12 e a condição de exceção de programa é anuladora, o ATIA aponta diretamente para a instrução que estava sendo executada. Quando uma transação é abortada devido a códigos de aborto 4 ou 12, e a condição de exceção de programa não é anuladora, o ATIA aponta para a instrução que estava sendo executada.

[0149] Quando uma transação é abortada devido a códigos de aborto 7-10, 14-16 ou 255, o ATIA não necessariamente indica a instrução exata que causou o aborto, mas pode apontar para uma instrução anterior ou posterior dentro da transação.

[0150] Se uma transação é abortada devido a uma instrução que é o alvo de uma instrução do tipo executar, o ATIA identifica a instrução do tipo executar, seja apontando para uma instrução ou após ela, dependendo do código de aborto como descrito acima. O ATIA não indica o alvo da instrução do tipo executar.

[0151] O ATIA é sujeito ao modo de endereçamento quando a transação é abortada. No modo de endereçamento de 24 bits, os bits 0-40 do campo contêm zeros. No modo de endereçamento de 31 bits, os bits 0-32 do campo contêm zeros.

[0152] É dependente de modelo se o endereço de instrução de transação abortada é armazenado no TDB de interrupção de programa quando uma transação é abortada devido a condições que não uma interrupção de programa.

[0153] Quando uma transação é abortada devido a código de aborto 4 ou 12, e a condição de exceção de programa não é anuladora, o ATIA não aponta para a instrução que está causando o aborto. Pela subtração do número de meias palavras indicado pelo código de comprimento de interrupção (ILC) do ATIA, a instrução que está causando o aborto pode ser identificada em condições que estejam suprimindo ou terminando, ou para eventos não PER que estejam concluídos. Quando uma transação é abortada devido a um evento PER, e nenhuma outra condição de exceção de programa está presente, o ATIA é imprevisível.

[0154] Quando o endereço do bloco de diagnóstico de transação é válido, o ILC pode ser examinado na identificação de interrupção de programa (PIID) nos bytes 36-39 do TDB especificado por TBEGIN. Quando a filtragem não se aplica, o ILC pode ser examinado no PIID no local 140-143 no armazenamento real.

[0155] Identificação de Acesso de Exceção (EAID) 714: Para transações que são abortadas devido a determinadas condições de exceção de programa filtradas, o byte 32 do TDB especificado por TBEGIN contém a identificação de acesso de exceção. Em um exemplo da Arquitetura z/, o formato da EAID e os casos pelos quais é armazenada são os mesmos que aqueles descritos no local real 160 quando a condição de exceção resulta em uma interrupção, como descrito nos Princípios de Operação incorporados por referência acima.

[0156] Para transações que são abortadas por outras razões, incluindo quaisquer condições de exceção que resultem em uma interrupção de programa, o byte 32 é imprevisível. O byte 32 é imprevisível no TDB de interrupção de programa.

[0157] Esse campo é armazenado somente no TDB designado pelo endereço do bloco de diagnóstico de transação; caso contrário, o campo é reservado. A EAID é armazenada somente para proteção DAT ou controlada por lista de acesso, tipo ASCE, tradução de página, primeira tradução de região, segunda tradução de região, terceira tradução de região e condições de exceção de programa de tradução de segmento.

[0158] Código de Exceção de Dados (DXC) 716: Para transações que são abortadas devido a condições de exceção de programa de exceção de dados filtrados, o byte 33 do TDB especificado por TBEGIN contém o código de exceção de dados. Em um exemplo da Arquitetura z/, o formato do DXC e os casos pelos quais ele é armazenado são os mesmos que aqueles descritos no local real 147 quando a condição de exceção resulta em uma interrupção, como descrito nos Princípios de Operação incorporados por referência acima. Em um exemplo, o local 147 inclui o DXC.

[0159] Para transações que são abortadas por outras razões, incluindo quaisquer condições de exceção que resultem em uma interrupção de programa, o byte 33 é imprevisível. O byte 33 é imprevisível no TDB de interrupção de programa.

[0160] Esse campo é armazenado somente no TDB designado pelo endereço do bloco de diagnóstico de transação; caso contrário, o campo é reservado. O DXC é armazenado somente para condições de exceção de programa de dados.

[0161] Identificação de Interrupção de Programa (PIID) 718: Para transações que são abortadas devido a condições de exceção de programa filtradas, os bytes 36-39 do TDB especificado por TBEGIN contêm a identificação de interrupção de programa. Em um exemplo da Arquitetura z/, o formato do PIID é o mesmo que aquele descrito nos locais reais 140-143 quando a condição resulta em uma interrupção (como descrito nos Princípios de Operação incorporados por referência acima), exceto que o código de comprimento de instrução nos bits 13-14 do PIID é referente à instrução em que a condição de exceção foi detectada.

[0162] Para transações que são abortadas por outras razões, incluindo condições de exceção que resultam em uma interrupção de programa, os bytes 36-39 são imprevisíveis. Os bytes 36-39 são imprevisíveis no TDB de interrupção de programa.

[0163] Esse campo é armazenado somente no TDB designado pelo endereço do bloco de diagnóstico de transação; caso contrário, o campo é reservado. A identificação de interrupção de programa é somente armazenada para condições de exceção de programa.

[0164] Identificação de Exceção de Tradução (TEID) 720: Para transações que são abortadas devido a qualquer uma das seguintes condições de exceção de programa filtradas, os bytes 40-47 do TDB especificado por TBEGIN contêm a identificação de exceção de tradução. • Proteção DAT ou controlada por lista de acesso • Tipo ASCE • Tradução de página • Primeira tradução de região • Segunda tradução de região • Terceira tradução de região • Exceção de tradução de segmento

[0165] Em um exemplo da Arquitetura z/, o formato da TEID é o mesmo que aquele descrito nos locais reais 168-175 quando a condição resulta em uma interrupção, como descrito nos Princípios de Operação incorporados por referência acima.

[0166] Para transações que são abortadas por outras razões, incluindo condições de exceção que resultam em uma interrupção de programa, os bytes 40-47 são imprevisíveis. Os bytes 40-47 são imprevisíveis no TDB de interrupção de programa.

[0167] Esse campo é armazenado somente no TDB designado pelo endereço do bloco de diagnóstico de transação; caso contrário, o campo é reservado.

[0168] Endereço de Evento de Ruptura 722: Para transações que são abortadas devido a condições de exceção de programa filtradas, os bytes 48-55 do TDB especificado por TBEGIN contêm o endereço de evento de ruptura. Em um exemplo da Arquitetura z/, o formato do endereço de evento de ruptura é o mesmo que aquele descrito nos locais reais 272-279 quando a condição resulta em uma interrupção, como descrito nos Princípios de Operação incorporados por referência acima.

[0169] Para transações que são abortadas por outras razões, incluindo condições de exceção que resultam em uma interrupção de programa, os bytes 48-55 são imprevisíveis. Os bytes 48-55 são imprevisíveis no TDB de interrupção de programa.

[0170] Esse campo é armazenado somente no TDB designado pelo endereço do bloco de diagnóstico de transação; caso contrário, o campo é reservado.

[0171] Detalhes adicionais referindo-se a eventos de ruptura são descritos abaixo.

[0172] Em uma concretização da Arquitetura z/, quando a facilidade PER-3 está instalada, ela provê o programa com o endereço da última instrução para gerar uma quebra na execução sequencial da CPU. A gravação do endereço de evento de ruptura pode ser usada como um auxiliar de depuração para detecção de ramificação natural. Essa facilidade provê, por exemplo, um registro de 64 bits na CPU, chamado de registro de endereço de evento de ruptura. Toda vez que uma instrução que não TRANSACTION ABORT causa uma ruptura na execução de instrução sequencial (ou seja, o endereço de instrução na PSW é substituído, em vez de aumentado pelo comprimento da instrução), o endereço daquela instrução é colocado no registro de endereço de evento de ruptura. Sempre que uma interrupção de programa ocorre, se PER for ou não indicado, os conteúdos atuais do registro de endereço de evento de ruptura são colocados em locais reais de armazenamento 272-279.

[0173] Se a instrução que causa o evento de ruptura é o alvo de uma instrução do tipo executar (EXECUTE ou EXECUTE RELATIVE LONG), então, o endereço de instrução usado para pesquisar e carregar a instrução do tipo executar é colocado no registro de endereço de evento de ruptura.

[0174] Em uma concretização da Arquitetura z/, um evento de ruptura é considerado ocorrer sempre que uma das seguintes instruções gerar ramificação: BRANCH AND LINK (BAL, BALR); BRANCH AND SAVE (BAS, BASR); BRANCH AND SAVE AND SET MODE (BASSM); BRANCH AND SET MODE (BSM); BRANCH AND STACK (BAKR); BRANCH ON CONDITION (BC, BCR); BRANCH ON COUNT (BCT, BCTR, BCTG, BCTGR); BRANCH ON INDEX HIGH (BXH, BXHG); BRANCH ON INDEX LOW OR EQUAL (BXLE, BXLEG); BRANCH RELATIVE ON CONDITION (BRC); BRANCH RELATIVE ON CONDITION LONG (BRCL); BRANCH RELATIVE ON COUNT (BRCT, BRCTG); BRANCH RELATIVE ON INDEX HIGH (BRXH, BRXHG); BRANCH RELATIVE ON INDEX LOW OR EQUAL (BRXLE, BRXLG); COMPARE AND BRANCH (CRB, CGRB); COMPARE AND BRANCH RELATIVE (CRJ, CGRJ); COMPARE IMMEDIATE AND BRANCH (CIB, CGIB); COMPARE IMMEDIATE AND BRANCH RELATIVE (CIJ, CGIJ); COMPARE LOGICAL AND BRANCH (CLRB, CLGRB); COMPARE LOGICAL AND BRANCH RELATIVE (CLRJ, CLGRJ); COMPARE LOGICAL IMMEDIATE AND BRANCH (CLIB, CLGIB); e COMPARE LOGICAL IMMEDIATE AND BRANCH RELATIVE (CLIJ, CLGIJ).

[0175] Um evento de ruptura é também considerado ocorrer sempre que uma das seguintes instruções se completar: BRANCH AND SET AUTHORITY (BSA); BRANCH IN SUBSPACE GROUP (BSG); BRANCH RELATIVE AND SAVE; BRANCH RELATIVE AND SAVE LONG (BRASL); LOAD PSW (LPSW); LOAD PSW EXTENDED (LPSWE); PROGRAM CALL (PC); PROGRAM RETURN (PR); PROGRAM TRANSFER (PT); PROGRAM TRANSFER WITH INSTANCE (PTI); RESUME PROGRAM (RP); e TRAP (TRAP2, TRAP4).

[0176] Um evento de ruptura não é considerado ocorrer como um resultado de uma transação sendo abortada (tanto implicitamente ou como um resultado da instrução TRANSACTION ABORT).

[0177] Informações Diagnósticas Dependentes de Modelo 724: os bytes 112-127 contêm informações diagnósticas dependentes de modelo.

[0178] Para todos os códigos de aborto, exceto 12 (interrupção de programa filtrada), as informações diagnósticas dependentes de modelo são salvas em cada TDB que está armazenado.

[0179] Em uma concretização, as informações diagnósticas dependentes de modelo incluem o seguinte: • Bytes 112-119 contêm um vetor de 64 bits chamado de indicações de ramificação de execução transacional (TXBI). Cada um dos primeiros 63 bits do vetor indica os resultados de execução de uma instrução de ramificação enquanto a CPU estava no modo de execução transacional, como segue: Significado do Valor 0 A instrução concluída sem ramificação. 1 A instrução concluída com ramificação.

[0180] O bit 0 representa o resultado da referida primeira instrução de ramificação, o bit 1 representa o resultado da referida segunda instrução, e assim por diante.

[0181] Se menos do que 63 instruções de ramificação forem executadas enquanto a CPU estiver no modo de execução transacional, os bits mais à direita que não correspondem às instruções de ramificação são configurados para zero (incluindo o bit 63). Quando mais de 63 instruções de ramificação forem executadas, o bit 63 do TXBI é configurado para um.

[0182] Os bits no TXBI são configurados por instruções que são capazes de causar um evento de ruptura, como listado acima, com exceção para o que segue: - qualquer instrução restrita não faz um bit ser configurado no TXBI. - para instruções de, por exemplo, a Arquitetura z/, quando o campo M1 da instrução BRANCH ON CONDITION, BRANCH RELATIVE ON CONDITION ou BRANCH RELATIVE ON CONDITION LONG é zero, ou quando o campo R2 das seguintes instruções é zero, é dependente de modelo se a execução da instrução fizer um bit ser configurado no TXBI. • BRANCH AND LINK (BALR); BRANCH AND SAVE (BASR); BRANCH AND SAVE AND SET MODE (BASSM); BRANCH AND SET MODE (BSM); BRANCH ON CONDITION (BCR); e BRANCH ON COUNT (BCTR, BCTGR). - Para condições de aborto que forem causadas por uma exceção de acesso de hospedeiro, a posição de bit 0 de byte 127 é configurada para um. Para todas as outras condições de aborto, a posição de bit 0 de byte 127 é configurada para zero. - Para condições de aborto que forem detectadas pela unidade de carga/armazenamento (LSU), os cinco bits mais à direita do byte 127 contêm uma indicação da causa. Para condições de aborto que não forem detectadas pela LSU, o byte 127 é reservado.

[0183] Registros Gerais 730: Os bytes 128-255 contêm os conteúdos de registros gerais 0-15 no momento em que a transação foi abortada. Os registros são armazenados em ordem ascendente, começando com o registro geral 0 nos bytes 128-135, registro geral 1 nos bytes 136-143, e assim por diante.

[0184] Reservado: Todos os outros campos são reservados. Salvo indicação em contrário, os conteúdos de campos reservados são imprevisíveis.

[0185] Como observado por outras CPUs e pelo subsistema E/S, o armazenando do TDB(s) durante um aborto de transação é uma referência de acesso múltiplo que ocorre após quaisquer armazenamentos não transacionais.

[0186] Uma transação pode ser abortada devido a causas que estão fora do escopo da configuração imediata em que executa. Por exemplo, eventos transitórios reconhecidos por um hipervisor (tais como LPAR ou z/VM) podem fazer com que uma transação seja abortada.

[0187] As informações fornecidas no bloco de diagnóstico de transação são destinadas a fins de diagnóstico e estão substancialmente corretas. No entanto, porque um aborto pode ter sido causado por um evento fora do escopo da configuração imediata, informações, tais como o código de aborto ou identificação de interrupção de programa, podem não refletir precisamente as condições dentro da configuração e, dessa forma, não devem ser usadas na determinação de ação de programa.

[0188] Além das informações diagnósticas salvas no TBD, quando uma transação é abortada devido a qualquer condição de exceção do programa de exceção de dados e ambos o controle de registro de AFP, bit 45 de registro de controle 0, e o controle de permissão de operação de ponto flutuante efetivo (F) são um, o código de exceção de dados (DXC) é colocado no byte 2 do registro de controle de ponto flutuante FPCR), independentemente de se a filtragem se aplica à condição de exceção de programa. Quando uma transação é abortada e um ou ambos o controle de registro de AFP ou controle de permissão de operação de ponto flutuante efetivo são zero, o DXC não é colocado no FPCR.

[0189] Em uma concretização, como indicado neste documento, quando a facilidade de execução transacional é instalada, as seguintes instruções gerais são fornecidas. • EXTRACT TRANSACTION NESTING DEPTH • NONTRANSACTIONAL STORE • TRANSACTION ABORT • TRANSACTION BEGIN • TRANSACTION END

[0190] Quando a CPU está no modo de execução transacional, a execução tentativa de determinadas instruções é restrita e faz com que a transação seja abortada.

[0191] Quando emitida no modo de execução transacional restrita, a execução tentativa de instruções restritas pode também resultar em uma interrupção de programa restrita de transação ou pode resultar em execução prosseguindo como se a transação não fosse restrita.

[0192] Em um exemplo da Arquitetura z/, instruções restritas incluem, como exemplos, as seguintes instruções não privilegiadas: COMPARE AND SWAP AND STORE; MODIFY RUNTIME INSTRUMENTATION CONTROLS; PERFORM LOCKED OPERATION; PREFETCH DATA (RELATIVE LONG), quando o código no campo M1 é 6 ou 7; STORE CHARACTERS UNDER MASK HIGH, quando o campo M3 é zero e o código no campo R1 é 6 ou 7; STORE FACILITY LIST EXTENDED; STORE RUNTIME INSTRUMENTATION CONTROLS; SUPERVISOR CALL; e TEST RUNTIME INSTRUMENTATION CONTROLS.

[0193] Na lista acima, COMPARE AND SWAP AND STORE e PERFORM LOCKED OPERATION são instruções complexas que podem ser mais eficientemente implementadas pela utilização de instruções básicas no modo TX. Os casos para PREFETCH DATA e PREFETCH DATA RELATIVE LONG são restritos porque os códigos de 6 e 7 liberam uma linha de memória cache, necessitando do comprometimento dos dados potencialmente antes da conclusão de uma transação. SUPERVISOR CALL é restrito porque causa uma interrupção (que faz com que uma transação seja abortada).

[0194] Sob as condições listadas abaixo, as seguintes instruções são restritas: • BRANCH AND LINK (BALR) , BRANCH AND SAVE (BASR), e BRANCH AND SAVE AND SET MODE, quando o campo R2 da instrução é diferente de zero e o rastreamento de ramificação é permitido. • BRANCH AND SAVE AND SET MODE e BRANCH AND SET MODE, quando o campo R2 é diferente de zero e rastreamento do modo é permitido; SET ADDRESSING MODE, quando rastreamento do modo é permitido. • MONITOR CALL, quando uma condição de evento de monitor é reconhecida.

[0195] A lista acima inclui instruções que podem formar entradas de rastreamento. Se essas instruções forem permitidas executar transacionalmente e formarem entradas de rastreamento, e a transação subsequentemente for abortada, o ponteiro na tabela de rastreamento no registro de controle 12 deve avançar, mas os armazenamentos para a tabela de rastreamento devem ser descartados. Isso deixa uma lacuna inconsistente na tabela de rastreamento; dessa forma, as instruções são restritas nos casos em que elas devem formar entradas de rastreamento.

[0196] Quando a CPU está no modo de execução transacional, é dependente de modelo se as seguintes instruções forem restritas: CIPHER MESSAGE; CIPHER MESSAGE WITH CFB; CIPHER MESSAGE WITH CHAINING; CIPHER MESSAGE WITH COUNTER; CIPHER MESSAGE WITH OFB; COMPRESSION CALL; COMPUTE INTERMEDIATE MESSAGE DIGEST; COMPUTE LAST MESSAGE DIGEST; COMPUTE MESSAGE AUTHENTICATION CODE; CONVERT UNICODE-16 TO UNICODE-32; CONVERT UNICODE-16 TO UNICODE-8; CONVERT UNICODE-32 TO UNICODE-16; CONVERT UNICODE-32 TO UNICODE 8; CONVERT UNICODE-8 TO UNICODE-16; CONVERT UNICODE-8 TO UNICODE-32; PERFORM CRYPTOGRAPHIC COMPUTATION; RUNTIME INSTRUMENTATION OFF; e RUNTIME INSTRUMENTATION ON.

[0197] Cada uma das instruções acima é atualmente implementada pelo coprocessador de hardware ou foi nas máquinas anteriores e, dessa forma, é considerada restrita.

[0198] Quando o controle efetivo de permissão de modificação de AR (A) é zero, as seguintes instruções são restritas: COPY ACCESS; LOAD ACCESS MULTIPLE; LOAD ADDRESS EXTENDED; e SET ACCESS.

[0199] Cada uma das instruções acima faz os conteúdos de um registro de acesso serem modificados. Se o controle A na instrução TRANSACTION BEGIN é zero, então, o programa indicou explicitamente que a modificação de registro de acesso não deve ser permitida.

[0200] Quando o controle efetivo de permissão de operação de ponto flutuante (F) é zero, as instruções de ponto flutuante são restritas.

[0201] Sob determinadas circunstâncias, as seguintes instruções podem ser restritas: EXTRACT CPU TIME; EXTRACT PSW; STORE CLOCK; STORE CLOCK EXTENDED; e STORE CLOCK FAST.

[0202] Cada uma das instruções acima é sujeita a um controle de intercepção na descrição de estado de execução interpretativa. Se o hipervisor configurou o controle de intercepção para essas instruções, então, sua execução pode ser prolongada devido à implementação de hipervisor; dessa forma, elas são consideradas restritas se uma intercepção ocorrer.

[0203] Quando uma transação não restrita é abortada por causa da execução tentativa de uma instrução restrita, o código de aborto de transação no bloco de diagnóstico de transação é configurado para 11 (instrução restrita), e o código de condição é configurado para 3, exceto como segue: quando uma transação não restrita é abortada devido à execução tentativa de uma instrução que iria de outra forma resultar em uma exceção de operação privilegiada, é imprevisível se o código de aborto é configurado para 11 (instrução restrita) ou 4 (interrupção de programa não filtrada resultante do reconhecimento da interrupção de programa de operação privilegiada). Quando uma transação não restrita é abortada devido à execução tentativa de PREFETCH DATA (RELATIVE LONG) quando o código no campo M1 é 6 ou 7 ou STORE CHARACTERS UNDER MASK HIGH quando o campo M3 é zero e o código no campo R1 é 6 ou 7, é imprevisível se o código de aborto é configurado para 11 (instrução restrita) ou 16 (outra cache). Quando uma transação não restrita é abortada devido à execução tentativa de MONITOR CALL e ambas uma condição de evento de monitor e uma condição de exceção de especificação estão presentes, é imprevisível se o código de aborto é configurado para 11 ou 4 ou se a interrupção de programa é filtrada, 12.

[0204] Instruções adicionais podem ser restritas em uma transação restrita. Embora essas instruções não sejam atualmente definidas como restritas em uma transação não restrita, elas podem ser restritas sob determinadas circunstâncias em uma transação não restrita em processadores futuros.

[0205] Determinadas instruções restritas podem ser permitidas no modo de execução transacional em processadores futuros. Portanto, o programa não deve confiar na transação sendo abortada devido à execução tentativa de uma instrução restrita. A instrução TRANSACTION ABORT deve ser usada para confiavelmente fazer com que uma transação seja abortada.

[0206] Em uma transação não restrita, o programa deve fornecer um percurso de código não transacional alternativo para acomodar uma transação que aborta devido a uma instrução restrita.

[0207] Em operação, quando a profundidade de agrupamento de transação é zero, a execução da instrução TRANSACTION BEGIN (TBEGIN) resultando no código de condição zero faz com que a CPU entre no modo de execução transacional não restrita. Quando a profundidade de agrupamento de transação é zero, a execução da instrução TRANSACTION BEGIN restrita (TBEGINC) resultando no código de condição zero faz com que a CPU entre no modo de execução transacional restrita.

[0208] Exceto onde explicitamente definido o contrário, todas as regras que se aplicam à execução não transacional também se aplicam à execução transacional. Abaixo, estão características adicionais de processamento enquanto a CPU está no modo de execução transacional.

[0209] Quando a CPU está no modo de execução transacional não restrita, a execução da instrução TRANSACTION BEGIN resultando no código de condição zero faz com que CPU permaneça no modo de execução transacional não restrita.

[0210] Como observado pela CPU, pesquisas e carregamentos e armazenamentos feitos no modo de execução de transação não são diferentes daqueles feitos fora do modo de execução transacional. Como observado por outras CPUs e pelo subsistema E/S, todos os acessos de operando de armazenamento feitos enquanto a CPU está no modo de execução transacional parecem ser um acesso simultâneo de bloco único. Ou seja, os acessos a todos os bytes dentro de uma meia palavra, palavra, palavra dupla ou palavra quadrangular são especificados para parecerem ser bloco simultâneo como observado por outras CPUs e programas E/S (por exemplo, canal). A meia palavra, palavra, palavra dupla ou palavra quadrangular é referida nesta seção como um bloco. Quando uma referência do tipo pesquisa e carregamento é especificada para parecer ser simultânea dentro de um bloco, nenhum acesso de armazenamento ao bloco por outra CPU ou programa E/S é permitido durante o tempo em que os bytes contidos no bloco estiverem sendo pesquisados e carregados. Quando uma referência do tipo armazenamento é especificada para parecer ser simultânea dentro de um bloco, nenhum acesso ao bloco, seja de pesquisa e carregamento ou armazenamento, é permitido por outra CPU ou programa E/S durante o tempo em que os bytes dentro do bloco estiverem sendo armazenados.

[0211] Acessos de armazenamento para instrução e pesquisa e carregamento de tabela DAT e ART (Tabela de Registro de Acesso) seguem as regras não transacionais.

[0212] A CPU deixa o modo de execução transacional normalmente por meio de uma instrução TRANSACTION END que faz com que a profundidade de agrupamento de transação transite para zero ou uma instrução CONDITIONAL TRANSACTION END que configura o código de condição para zero; em ambos os casos, a transação termina.

[0213] Quando a CPU deixa o modo de execução transacional por meio da conclusão de uma instrução TRANSACTION END ou uma instrução CONDITIONAL TRANSACTION END, todos os armazenamentos feitos enquanto no modo de execução transacional são comprometidos; ou seja, os armazenamentos parecem ocorrer como uma operação simultânea de bloco único como observado por outras CPUs e pelo subsistema E/S.

[0214] Uma transação pode ser implicitamente abortada por uma variedade de causas ou pode ser explicitamente abortada pela instrução TRANSACTION ABORT. Exemplos de possíveis causas de um aborto de transação, do código de aborto correspondente e do código de condição que é colocado na PSW de aborto de transação são descritos abaixo.

[0215] Interrupção Externa: O código de aborto de transação é configurado para 2 e o código de condição na PSW de aborto de transação é configurado para 2. A PSW de aborto de transação é armazenada como a PSW antiga externa como uma parte de processamento de interrupção externa.

[0216] Interrupção de Programa (Não Filtrada): Uma condição de exceção de programa que resulta em uma interrupção (ou seja, uma condição não filtrada) faz com que a transação seja abortada com código 4. O código de condição na PSW de aborto de transação é configurado específico para o código de interrupção de programa. A PSW de aborto de transação é armazenada como a PSW antiga de programa como uma parte de processamento de interrupção de programa.

[0217] Uma instrução que iria, de outra forma, resultar em uma transação sendo abortada devido a uma exceção de operação pode gerar resultados alternativos: para uma transação não restrita, a transação pode abortar com código de aborto 11 (instrução restrita); para uma transação restrita, uma interrupção de programa restrita de transação pode ser reconhecida em vez da exceção de operação.

[0218] Quando um evento PER (Gravação de Evento de Programa) é reconhecido em conjunto com qualquer outra condição de exceção de programa não filtrada, o código de condição é configurado para 3.

[0219] Interrupção de Verificação de Máquina: O código de aborto de transação é configurado para 5 e o código de condição na PSW de aborto de transação é configurado para 2. A PSW de aborto de transação é armazenada como a PSW antiga de verificação de máquina como uma parte de processamento de interrupção de verificação de máquina.

[0220] Interrupção E/S: O código de aborto de transação é configurado para 6 e o código de condição na PSW de aborto de transação é configurado para 2. A PSW de aborto de transação é armazenada como a PSW antiga de E/S como uma parte de processamento interrupção E/S.

[0221] Ultrapassagem de Capacidade de Pesquisa e Carregamento: Uma condição de ultrapassagem de capacidade de pesquisa e carregamento é detectada quando a transação tenta pesquisar e carregar mais locais do que a CPU suporta. O código de aborto de transação é configurado para 7 e o código de condição é configurado para 2 ou 3.

[0222] Ultrapassagem de Capacidade de Armazenamento: Uma condição de ultrapassagem de capacidade de armazenamento é detectada quando a transação tenta armazenar em mais locais do que a CPU suporta. O código de aborto de transação é configurado para 8 e o código de condição é configurado para 2 ou 3.

[0223] Permitir que o código de condição seja 2 ou 3 em resposta a um aborto de ultrapassagem de capacidade de armazenamento ou de pesquisa e carregamento permite que a CPU indique potencialmente situações de nova tentativa (por exemplo, o código de condição 2 indica que a re-execução da transação pode ser produtiva; enquanto o código de condição 3 não recomenda a re-execução).

[0224] Conflito de Pesquisa e Carregamento: Uma condição de conflito de pesquisa e carregamento é detectada quando outra CPU ou subsistema E/S tenta armazenar em um local que tenha sido transacionalmente pesquisado e carregado por essa CPU. O código de aborto de transação é configurado para 9 e o código de condição é configurado para 2.

[0225] Conflito de Armazenamento: Uma condição de conflito de armazenamento é detectada quando outra CPU ou subsistema E/S tenta acessar um local que tenha sido armazenado durante execução transacional por essa CPU. O código de aborto de transação é configurado para 10 e o código de condição é configurado para 2.

[0226] Instrução restrita: Quando a CPU está no modo de execução transacional, execução tentativa de uma instrução restrita faz com que a transação seja abortada. O código de aborto de transação é configurado para 11 e o código de condição é configurado para 3.

[0227] Quando a CPU está no modo de execução transacional restrita, é imprevisível se a execução tentativa de uma instrução restrita resulta em uma interrupção de programa restrita de transação ou um aborto devido a uma instrução restrita. A transação é ainda abortada, mas o código de aborto pode indicar a causa.

[0228] Condição de Exceção de Programa (Filtrada): Uma condição de exceção de programa que não resulta em uma interrupção (ou seja, uma condição filtrada) faz com que a transação seja abortada com um código de aborto de transação de 12. O código de condição é configurado para 3.

[0229] Profundidade de Agrupamento Excedida: Uma condição de profundidade de agrupamento excedida é detectada quando a profundidade de agrupamento de transação está no valor máximo permitido para a configuração, e uma instrução TRANSACTION BEGIN é executada. A transação é abortada com um código de aborto de transação de 13 e o código de condição é configurado para 3.

[0230] Condição Relacionada de Pesquisa e Carregamento de Memória Cache: Uma condição relacionada a locais de armazenamento pesquisados e carregados pela transação é detectada pelo circuito de memória cache da CPU. A transação é abortada com um código de aborto de transação de 14, e o código de condição é configurado para 2 ou 3.

[0231] Condição Relacionada a Armazenamento de Memória Cache: Uma condição relacionada a locais de armazenamento armazenados pela transação é detectada pelo circuito de memória cache da CPU. A transação é abortada com um código de aborto de transação de 15, e o código de condição é configurado para 2 ou 3.

[0232] Outra Condição de Memória Cache: Uma outra condição de memória cache é detectada pelo circuito de memória cache da CPU. A transação é abortada com um código de aborto de transação de 16, e o código de condição é configurado para 2 ou 3.

[0233] Durante a execução transacional, se a CPU acessa instruções ou operandos de armazenamento usando diferentes endereços lógicos que são mapeados para o mesmo endereço absoluto, é dependente de modelo se a transação for abortada. Se a transação for abortada devido a acessos usando diferentes endereços lógicos mapeados para o mesmo endereço absoluto, o código de aborto 14, 15 ou 16 é configurado, dependendo da condição.

[0234] Condição de Operando Negativo CTEND: Uma condição de Operando Negativo CTEND é reconhecida quando a instrução CONDITIONAL TRANSACTION END é executada, e os conteúdos do segundo operando são negativos. A transação é abortada com um código de aborto de transação de 17, e o código de condição é configurado para 3.

[0235] Condição de Intervalo CTEND: Uma Condição de Intervalo CTEND é reconhecida quando a execução da instrução CONDITIONAL TRANSACTION END excede um limite dependente de modelo. Um código de aborto de transação é configurado para 18, e o código de condição é configurado para 2.

[0236] Condição Diversa: Uma condição diversa é qualquer outra condição reconhecida pela CPU que faz com que a transação aborte. O código de aborto de transação é configurado para 255 e o código de condição é configurado para 2 ou 3.

[0237] Quando várias configurações são executadas na mesma máquina (por exemplo, partições lógicas ou máquinas virtuais), uma transação pode ser abortada devido a uma verificação de máquina externa ou interrupção E/S que ocorreu em uma configuração diferente.

[0238] Embora exemplos sejam fornecidos acima, outras causas de um aborto de transação com códigos de aborto e códigos de condição correspondentes podem ser fornecidas. Por exemplo, uma causa pode ser uma Interrupção de Reinicialização, em que o código de aborto de transação é configurado para 1, e o código de condição na PSW de aborto de transação é configurado para 2. A PSW de aborto de transação é armazenada como a PSW antiga de reinicialização como uma parte de processamento de reinicialização. Como um exemplo adicional, uma causa pode ser uma condição de Supervisor Call, em que o código de aborto é configurado para 3 e o código de condição na PSW de aborto de transação é configurado para 3. Outros ou diferentes exemplos são também possíveis.

[0239] Notas: 1. A condição diversa pode resultar de qualquer um do seguinte: • Instruções, tais como, na Arquitetura z/, COMPARE AND REPLACE DAT TABLE ENTRY, COMPARE AND SWAP AND PURGE, INVALIDATE DAT TABLE ENTRY, INVALIDATE PAGE TABLE ENTRY, PERFORM FRAME MANAGEMENT FUNCTION, em que o controle de NQ é zero e o controle de SK é um, SET STORAGE KEY EXTENDED, em que o controle de NQ é zero, executado por outra CPU na configuração; o código de condição é configurado para 2. • Uma função de operador, tal como reconfigurar, reinicializar ou parar, ou a ordem SIGNAL PROCESSOR equivalente é executada na CPU. • Qualquer outra condição não enumerada acima; o código de condição é configurado para 2 ou 3. 2. O local em que conflitos de pesquisa e carregamento e de armazenamento são detectados pode ser qualquer lugar dentro da mesma linha de memória cache. 3. Sob determinadas condições, a CPU pode não ser capaz de distinguir entre condições de aborto similares. Por exemplo, uma ultrapassagem de capacidade de pesquisa e carregamento ou de armazenamento pode ser imperceptível a partir de um respectivo conflito de pesquisa e carregamento ou de armazenamento. 4. Execução especulativa de vários percursos de instrução pela CPU pode resultar em uma transação sendo abortada devido a condições de conflito ou de ultrapassagem de capacidade, mesmo se tais condições não ocorrerem na sequência conceitual. Enquanto no modo de execução transacional restrita, a CPU pode temporariamente inibir a execução especulativa, permitindo que a transação tente concluir sem detectar tais conflitos ou ultrapassagens de capacidade especulativamente.

[0240] A execução de uma instrução TRANSACTION ABORT faz a transação abortar. O código de aborto de transação é configurado a partir do endereço do segundo operando. O código de condição é configurado para 2 ou 3, dependendo de se o bit 63 do endereço do segundo operando é zero ou um, respectivamente.

[0241] Como mencionado neste documento, a facilidade transacional provê transações não restritas (bem como transações restritas), e processamento associado a elas, incluindo, sem limitação, fim de transação, e fim de transação condicional, assumindo que a facilidade de fim de transação condicional está instalada. Detalhes adicionais referentes a cada um desses aspectos são descritos abaixo.

[0242] Em uma concretização, o processamento de uma transação não restrita inclui: • Se TND = 0: o Se B1 ± 0, endereço do bloco de diagnóstico de transação configurado a partir do endereço do primeiro operando, o PSW de aborto de transação configurada para endereço de instrução sequencial seguinte. o Pares de registro geral designados pelo campo I2 são salvos em local dependente de modelo. - Não diretamente acessível pelo programa • Controles efetivos PIFC, A & F computados o A efetivo = TBEGIN A & qualquer A externo o F efetivo = TBEGIN F & qualquer F externo o PIFC efetivo = max(TBEGIN PIFC, qualquer PIFC externo) • Profundidade de agrupamento de transação (TND) incrementada • Se TND passa de 0 a 1, a CPU entra no modo de execução transacional • Código de condição configurado para zero o Quando a instrução após TBEGIN recebe controle: - Sucesso de TBEGIN indicado por CCO - Transação abortada indicada por CC diferente de zero • Exceções: o Código de aborto 13 se profundidade de agrupamento excedida o Exceção de acesso (um de vários PICs) se o campo B1 é diferente de zero, e o operando de armazenamento não pode ser acessado para operação de armazenamento o Executar exceção (PIC 0003) se a instrução TBEGIN é o alvo de uma instrução do tipo executar o Operação de exceção (PIC 0001) se a facilidade de execução transacional não está instalada o PIC 0006 se - PIFC é inválido (valor de 3) - Endereço do segundo operando não alinhado em palavra dupla o PIC 0013 hex se controle de execução transacional (CR0.8) é zero o PIC 0018 hex se emitido em modo TX restrito

[0243] Como indicado acima, uma transação não restrita (ou uma transação restrita) pode ser encerrada por uma instrução TRANSCTION END (TEND). Detalhes adicionais relacionados ao processamento de uma instrução de fim de transação (TEND) são descritos neste documento.

[0244] Inicialmente, com base na obtenção pelo processador (por exemplo, pesquisa e carregamento, recebimento etc.) da instrução TEND, verificação de várias exceções é executada e, se houver uma exceção, então, a exceção é tratada. Por exemplo, se a TRANSACTION END é o alvo de uma instrução do tipo executar, a operação é suprimida e uma exceção de execução é reconhecida; e uma exceção de operação especial é reconhecida e a operação é suprimida se o controle de execução transacional, bit 8 de CR0, é zero. Ainda, uma exceção de operação é reconhecida e a operação é suprimida se a facilidade de execução transacional não estiver instalada na configuração.

[0245] No entanto, se uma exceção de execução não é reconhecida, então, a profundidade de agrupamento da transação é reduzida (por exemplo, em um). Uma determinação é feita quanto a se a profundidade de agrupamento transacional é zero após a redução. Se a profundidade de agrupamento da transação é zero, então, todos os acessos de armazenamento feitos pela transação são comprometidos. Além disso, a CPU deixa o modo de execução transacional, e a instrução é concluída.

[0246] Se a profundidade de agrupamento da transação não é igual a zero, então, a instrução TRANSACTION END é imediatamente concluída.

[0247] Se a CPU está no modo de execução de transação no início da operação, o código de condição é configurado para 0; ao contrário, o código de condição é configurado para 2.

[0248] Nota-se que o controle da operação de permissão da operação de ponto flutuante efetivo (F), controle de permissão de modificação de AR (A), e controle de filtragem de interrupção de programa (PIFC) são reconfigurados para seus respectivos valores antes de a instrução TRANSACTION BEGIN que iniciou o nível ser encerrada. Além disso, uma função de serialização é executada na conclusão da operação.

[0249] Os eventos de fim de transação e pesquisa e carregamento de instrução PER que são reconhecidos na conclusão da instrução TRANSACTION END mais externa não resultam no aborto da transação.

[0250] Em uma concretização adicional, se a facilidade de fim de transação condicional está instalada, então, além da instrução TRANSACTION END, existe a instrução CONDITIONAL TRANSACTION END. A instrução CONDITIONAL TRANSACTION END (CTEND) é uma instrução especializada que permite que um programa em execução no modo de execução transacional não restrita inspecione um local de armazenamento que é modificado por outra CPU ou pelo subsistema E/S e tome ação com base na inspeção. Por exemplo, com base nos dados inspecionados, a execução transacional pode ser encerrada, abortada ou a decisão de encerrar/abortar pode ser retardada, por exemplo, até que um evento predefinido ocorra, tal como uma relação predefinida com um intervalo de tempo selecionado ser alcançada (por exemplo, o intervalo de tempo se excedido) ou os dados inspecionados se tornarem um valor pré-especificado, conforme adicionalmente descrito abaixo. Além disso, outros eventos ou eventos adicionais podem ser usados para encerrar um retardo, tal como uma interrupção se tornando pendente ou outros eventos.

[0251] Uma concretização de um formato de uma instrução CONDITIONAL TRANSACTION END é descrita com referência à FIGURA 8. Como um exemplo, uma instrução CONDITIONAL TRANSACTION END 800 inclui uma pluralidade de campos opcode 802a, 802b especificando um opcode que designa uma operação de fim de transação condicional; um campo de máscara (Mi) 804; um campo de índice (X2) 806; um campo base (B2) 808; um primeiro campo de deslocamento (DL2) 810; e um segundo campo de deslocamento (DH2) 812. Os conteúdos dos registros gerais designados pelos campos X2 e B2 são adicionados aos conteúdos de uma concatenação dos campos DH2 e DL2 para formar um endereço do segundo operando (isto é, um endereço do local de armazenamento que inclui o segundo operando). Quando um ou ambos os campos X2 ou B2 são zero, o registro correspondente não faz parte da adição.

[0252] Em operação, quando a instrução CTEND é executada, o seguinte ocorre: quando a CPU está no modo de execução transacional não restrita e a profundidade de agrupamento da transação está no início da instrução, o segundo operando de palavra dupla é inspecionado. O segundo operando é tratado como um número inteiro binário assinado de 64 bits, e execução subsequente é dependente dos conteúdos do operando, conforme a seguir: • quando o segundo operando é negativo, a execução transacional é abortada com código de aborto 17 (aborto CTEND), e o código de condição na PSW de aborto de transação é configurado para 3. • quando o segundo operando é zero, a transação é encerrada. Todos os acessos de armazenamento feitos pela transação são comprometidos, a profundidade de agrupamento da transação é configurada para zero, a CPU deixa o modo de execução transacional, e a instrução é concluída configurando o código de condição 0. • quando o segundo operando é positivo, conclusão da instrução é retardada até (a) o operando se tornar negativo ou zero, em cujo caso, a execução da instrução é como descrita acima, ou (b) um intervalo dependente de modelo não exceder, por exemplo, um milissegundo ter sido excedido. • se o intervalo dependente de modelo for excedido, a execução transacional é abortada com código de aborto 18, e o código de condição na PSW de aborto de transação é configurado para 2. Se uma interrupção se tornar pendente enquanto a CPU é retardada, a instrução é anulada, e a interrupção é processada. • Para fins de ordenamento de acesso de armazenamento e simultaneidade de bloco, o segundo operando não é considerado ser pesquisados e carregados quando é positivo. No entanto, CTEND parece executar uma pesquisa e carregamento de operando único quando o operando é negativo ou zero. Além disso, exceções de acesso são reconhecidas para o operando, independentemente de seu sinal.

[0253] CONDITIONAL TRANSACTION END é uma instrução restrita sob as seguintes condições: • A instrução é executada no modo de execução transacional restrita. Neste caso, uma condição de exceção de programa de transação restrita pode ser reconhecida. • A instrução é executada no modo de execução transacional não restrita, e a profundidade de agrupamento da transação é maior do que um no início da instrução. Neste caso, a execução transacional é abortada devido a uma condição de aborto instrução restrita (código de aborto 11).

[0254] Quando a CPU não está no modo de execução transacional no início da instrução, o seguinte se aplica: • É dependente de modelo se uma exceção de acesso ou evento de detecção de endereço PER zero é reconhecida para o segundo local de operando. • Se uma exceção de acesso não é reconhecida para o segundo local de operando, a instrução é concluída configurando código de condição 2.

[0255] Uma função de serialização é executada na conclusão da operação.

[0256] O campo M1 é ignorado, mas deve conter zero; ao contrário, o programa pode não funcionar compativelmente no futuro.

Condições Especiais

[0257] Uma exceção de execução é reconhecida e a operação é suprimida se a instrução for o alvo de uma instrução do tipo executar.

[0258] Uma exceção de operação especial é reconhecida e a operação é suprimida se o controle de execução transacional, o bit 8 do registro de controle 0, é zero.

[0259] Uma exceção de especificação é reconhecida e a operação é suprimida se o segundo operando não está em um limite de palavra dupla. É dependente de modelo se esta condição for reconhecida quando a CPU não está no modo de execução transacional no início da instrução. Código de Condição Resultante: 0 Transação encerrada 1 Não aplicável 2 CPU não está no modo de execução transacional 3 Não aplicável Exceções de Programa: • Acesso (pesquisa e carregamento, segundo operando) • Executar • Operação (se a facilidade de fim de transação condicional não estiver instalada) • Operação especial • Especificação • Restrição de transação

[0260] A prioridade de execução para a instrução é conforme a seguir, em um exemplo: 1.-7.D Exceções com a mesma prioridade que a prioridade de condições de interrupção de programa para o caso geral. 7.E Código de aborto 11 (instrução restrita) se a profundidade de agrupamento da transação é maior do que um. 8.A Exceção de especificação (segundo operando não em um limite de palavra dupla)* *. 8.B Exceção de acesso (segundo local de operando)*. 9 Código de condição 2 (profundidade de agrupamento de transação é zero). 10 Código de aborto 17 (profundidade de agrupamento de transação é um, segundo operando é negativo). 11 Código de condição 0 (profundidade de agrupamento de transação é um, segundo operando é zero). 12 Código de aborto 18 (profundidade de agrupamento de transação é um, segundo operando permaneceu positivo para limite de tempo dependente de modelo). * É dependente de modelo se esta condição for reconhecida quando a profundidade de agrupamento da transação é zero (ou seja, quando a CPU não está no modo de execução transacional). Notas de Programação: 1. Embora a instrução não configure diretamente o código de condição para 3, se a execução transacional é abortada, então, o código de condição na PSW de aborto de transação é configurado para 3 por processamento de aborto de transação subsequente. 2. Como observado pela CPU que executa CTEND, não existe ordenação garantida de alterações feitas ao segundo local de operando por outras CPUs. Por exemplo, assume que (a) a CPU está no modo de execução transacional, (b) um local de palavra dupla (DW) inicialmente contém um valor positivo, e (c) CTEND é executada, designando DW como seu segundo local de operando. Se uma ou mais outras CPUs armazenam valores negativos, zero e positivos para a palavra dupla, é imprevisível se a CTEND irá abortar, encerrar com código de condição zero, ou continuar a retardar. 3. Dependendo do modelo, a CPU pode abortar a transação se o operando de armazenamento CTEND estiver dentro da mesma linha de cache que outros dados acessados dentro da transação, quando outra CPU tentar modificar o operando de armazenamento CTEND. Portanto, dados transacionais normais não devem ser colocados na mesma linha de cache que o operando de armazenamento CTEND.

[0261] Detalhes adicionais relacionados à execução da instrução CONDITIONAL TRANSACTION END são descritos com referência às FIGURAS 9-10. Referindo-se à FIGURA 9, inicialmente, um processador obtém (por exemplo, pesquisa e carregamento, recebimento, é provida com ou, ao contrário, obtém) a instrução CONDITIONAL TRANSACTION END, ETAPA 900. O processador, então, executa a instrução, ETAPA 902. Como descritos neste documento, durante a execução, o segundo operando é pesquisado e carregado de um local de armazenamento especificado pela instrução e inspecionado. Execução subsequente da instrução é dependente dos conteúdos daquele operando. Por exemplo, se o segundo operando é um valor negativo, então, a transação é abortada e um código de condição é configurado na PSW de aborto de transação para, por exemplo, três. Além disso, se o segundo operando é zero, então, a instrução é encerrada, acessos de armazenamento são comprometidos, a profundidade de agrupamento da transação é configurada para zero, o código de condição é configurado para zero, e o processador deixa o modo de transação. Além disso, se o segundo operando tem um valor positivo, então, a conclusão da instrução é retardada, por exemplo, até que um evento predefinido ocorra.

[0262] Aspectos adicionais relacionados à execução da instrução CONDITIONAL TRANSACTION END por a processador são descritos com referência à FIGURA 10. Em um exemplo, quando uma instrução CONDITIONAL TRANSACTION END é executada, uma determinação é feita quanto à facilidade de execução transacional ser utilizável, INQUIRY 1000. Por exemplo, se o bit 8 de registro de controle (CR)0 é configurado para zero, então, a facilidade não está disponível, e uma exceção (por exemplo, uma exceção de operação especial) é provida, ETAPA 1002. No entanto, se o bit 8 de registro de controle 0 não é igual a zero, então, a facilidade de execução de transação é utilizável, e uma determinação adicional é feita quanto a se o processador (por exemplo, CPU) executando a instrução está em modo de execução transacional, INQUIRY 1004. Se o processador não está em modo de execução transacional como indicado pela profundidade de agrupamento da transação (TND) sendo igual a zero, então, um código de condição é configurado para, por exemplo, 2 e a instrução termina, ETAPA 1006. No entanto, se a profundidade de agrupamento da transação é maior do que zero indicando que o processador está em modo de execução transacional, então, uma determinação é feita quanto ao processador executando a instrução estar no modo de execução transacional não restrita, INQUIRY 1008. Se não, então, uma exceção, tal como uma interrupção de programa de restrição de transação, é provida, em um exemplo, ETAPA 1010.

[0263] Se o processador está no modo de execução transacional não restrita, então, uma determinação é feita quanto à profundidade de agrupamento da transação no início da instrução ser igual a um, INQUIRY 1012. Se a profundidade de agrupamento da transação é maior do que um, então, uma exceção é provida indicando, em um exemplo, uma instrução restrita: código de aborto 11, ETAPA 1014. No entanto, se a CPU está no modo de execução transacional não restrita, e a profundidade de agrupamento da transação está no início da instrução, então, o segundo operando é pesquisado e carregado, ETAPA 1016. Em um exemplo, o segundo operando é tratado como um número inteiro binário assinado de 64 bits e execução subsequente da instrução CONDITIONAL TRANSACTION END é dependente dos conteúdos do segundo operando. Por exemplo, se o valor do segundo operando é um valor negativo, INQUIRY 1018, então, a execução da transação é abortada com, por exemplo, um código de aborto 17, e um código de condição na palavra de status de programa de aborto de transação (PSW) é configurado para, por exemplo, 3, ETAPA 1020. Neste caso, dados de armazenamento transacional são descartados.

[0264] No entanto, se o valor do segundo operando é zero, INQUIRY 1018, então, a transação é encerrada, todos os acessos de armazenamento feitos pela transação são comprometidos, a profundidade de agrupamento da transação é configurada para zero, o processador deixa o modo de execução transacional, e a instrução é concluída configurando um código de condição para, por exemplo, zero, ETAPA 1022.

[0265] Retornando para INQUIRY 1018, se o valor do segundo operando é um valor positivo, então, a conclusão da instrução é retardada até a ocorrência de um evento predefinido, tal como, por exemplo, o operando se tornar negativo ou zero, em cujo caso, a execução da instrução é como descrita acima, ou um intervalo dependente de modelo ter sido excedido. Enquanto no retardamento, em um exemplo, uma interrupção pode se tornar pendente. Dessa forma, em um exemplo, o processamento continua com uma determinação de ser uma interrupção para o processador está pendente, INQUIRY 1024. Se uma interrupção está pendente, a transação é abortada e a interrupção é processada, ETAPA 1026. No entanto, se uma interrupção não está pendente, então, uma determinação é feita quanto a um intervalo dependente de modelo (por exemplo, não exceder um milissegundo) ser excedido, INQUIRY 1028. Se o intervalo dependente de modelo tiver sido excedido, então, por exemplo, a execução transacional é abortada com um código de aborto de, por exemplo, 18 (intervalo CTEND), e o código de condição na PSW de aborto de transação é configurado para, por exemplo, 2 (transação pode ser recuperada), ETAPA 1030. Em outra concretização, o código de aborto é configurado para, por exemplo, 255 (miscelânea), e o código de condição na PSW de aborto de transação é configurado para, por exemplo, 3 (não recuperar). Outros códigos de aborto e códigos de condição são possíveis.

[0266] Se não existir intervalo dependente de modelo, então, o processamento continua com repesquisa e carregamento do segundo operando, ETAPA 1016, e inspeção do segundo operando, INQUIRY 1018. Como pode ser visto, o retardamento continua até, por exemplo, o segundo operando se tornar um valor negativo, o segundo operando se tornar zero, uma interrupção se tornar pendente ou existir um intervalo dependente de modelo, como exemplos. Isso conclui o processamento da instrução CTEND.

[0267] Para fins de ordenamento de acessos de armazenamento e simultaneidade de bloco, o segundo operando não é considerado ser pesquisado e carregado quando é positivo. No entanto, exceções de acesso são reconhecidos para o operando independentemente de seu sinal.

[0268] Embora nos exemplos acima, o intervalo dependente de modelo seja um intervalo de tempo, em outros exemplos, pode ser outro que não um intervalo de tempo, tal como número de instruções ou outro tipo de intervalo. Além disso, embora a pergunta seja se o intervalo foi excedido, em outras concretizações, outras operações podem ser usadas, tais como igual, menor do que etc. Muitas variações são possíveis.

[0269] Descrita em detalhes acima é a instrução CONDITIONAL TRANSACTION END que permite que um programa em execução no modo de execução transacional não restrita inspecione um local de armazenamento que é modificado por outra CPU ou pelo subsistema E/S, e com base nos dados inspecionados, a execução transacional pode ser encerrada, abortada ou a decisão de encerrar/abortar pode ser temporariamente retardada. A facilidade de fim de transação condicional da qual a instrução CONDITIONAL TRANSACTION END é uma parte provê um mecanismo pelo qual a execução transacional em uma CPU pode ser influenciada por armazenamentos feitos por outra CPU ou pelo subsistema E/S, sem fazer a transação ser abortada devido a um conflito de armazenamento.

[0270] Em um aspecto, uma instrução (por exemplo, a CTEND) é provida que, quando executada, continuamente testa um operando de memória designado pela instrução (por exemplo, o segundo operando) para um valor assinado. Com base no valor assinado tendo um primeiro valor (por exemplo, um valor negativo), a transação é abortada e dados de armazenamento transacional são descartados. Além disso, com base no valor assinado tendo um segundo valor (por exemplo, zero), a transação é encerrada e dados de armazenamento transacional são armazenados na memória. Além disso, com base no valor assinado tendo um terceiro valor (por exemplo, um valor positivo), o aborto ou o encerramento da transação é retardado até a ocorrência de uma ação predefinida, tal como o valor assinado se tornar o primeiro valor ou o segundo valor, ou uma relação predefinida com um intervalo dependente de modelo ser alcançado (por exemplo, o intervalo ser excedido). Outras ações predefinidas são também possíveis.

[0271] Em uma concretização, a instrução CTEND condicionalmente encerra uma transação com base em uma inspeção de um local de memória que é compartilhado entre processadores e o subsistema E/S, os outros processadores os quais podem ou não estar sendo executados de maneira transacional. Tipicamente, armazenamentos em um local de memória que está sendo inspecionado pela CPU no modo de execução transacional devem fazer a transação ser abortada; no entanto, CTEND difere em que não faz um aborto ser reconhecido por causa de um conflito.

[0272] Em uma concretização adicional, quando o segundo operando pesquisado e carregado pela instrução é um valor positivo, pode ser usado para prover uma indicação da duração do retardo esperado. Por exemplo, a CPU 1 deve estar executando CTEND, aguardando a CPU 2 concluir seu processamento serializado. A CPU 2 deve repetidamente armazenar no segundo local de operando de CTEND da CPU 1, indicando seu retardo esperado (por exemplo, será feito em 5 microssegundos, 4, 3, 2, 1... feito). Se CPU 1 vir que a CPU 2 não vai encerrar em tempo hábil, ela pode encerrar a CTEND imediatamente, sem aguardar. Outros exemplos e/ou variações são possíveis.

[0273] Além do acima, aspectos da facilidade de fim de transação condicional são descritos com referência às FIGURAS 11A-11C. Referindo-se inicialmente à FIGURA 11A, um processador obtém uma instrução de máquina (CTEND), ETAPA 1100, que inclui um código de operação para especificar uma operação de transação condicional (1102), e um ou mais campos para prover um local de um operando (1104). Em uma concretização, os um ou mais campos para prover um local do operando incluem um campo de índice, um campo base, um primeiro campo de deslocamento e um segundo campo de deslocamento, e conteúdos dos registros designados por um ou mais do campo de índice e do campo de base são adicionados a uma concatenação do segundo campo de deslocamento e do primeiro campo de deslocamento para prover o local do operando, ETAPA 1106.

[0274] O processador, então, executa a instrução de máquina, ETAPA 1110. Em uma concretização, referindo-se às FIGURAS 11B-11C, a execução inclui pesquisar e carregar o operando a partir do local, ETAPA 1120 (Figura 11B). Com base no operando sendo um primeiro valor (por exemplo, um valor negativo), INQUIRY 1130 (Figura 11C), a execução transacional de uma transação associada com a instrução de máquina é abortada, ETAPA 1132; com base no operando sendo um segundo valor (por exemplo, zero), a transação é encerrada, ETAPA 1140; e com base no operando sendo um terceiro valor (por exemplo, um valor positivo), a conclusão da instrução de máquina é retardada até uma ação predefinida ocorrer, ETAPA 1150.

[0275] Como exemplos, a ação predefinida inclui o operando se tornar o primeiro valor ou o segundo valor, INQUIRY 1152, ou um intervalo de tempo ter sido excedido, INQUIRY 1154. Se a ação predefinida incluir o operando, que é repesquisado e carregado uma ou mais vezes, se tornando o primeiro ou segundo valor, INQUIRY 1152, o processamento continua com INQUIRY 1130. No entanto, se a ação predefinida é que o intervalo de tempo foi excedido, INQUIRY 1154, então, a execução inclui abortar a execução transacional da transação, ETAPA 1158, e configurar um código de condição em uma palavra de status de programa de aborto de transação para um valor definido, ETAPA 1160. Se, no entanto, o intervalo de tempo não tiver sido excedido, então, em uma concretização, o operando é repesquisado e carregado, ETAPA 1156, e o processamento continua com INQUIRY 1130.

[0276] Além disso, retornando para INQUIRY 1130, em uma concretização, com base no operando sendo o primeiro valor e abortar a execução transacional, ETAPA 1132, um código de condição em uma palavra de status de programa de aborto de transação é configurado para um valor definido, ETAPA 1134. Além disso, em uma concretização, com base no operando sendo o segundo valor, INQUIRY 1130, e finalizar a transação, ETAPA 1140, acessos de armazenamento feitos pela transação são comprometidos, ETAPA 1142, uma profundidade de agrupamento de transação é configurada para zero, ETAPA 1144, o processador sai do modo de execução transacional, ETAPA 1146, e um código de condição é configurado para um valor definido, ETAPA 1148.

[0277] Em ainda outra concretização, referindo-se à ETAPA 1120 (Figura 11B), a execução inclui determinar se o processador está em um modo de execução transacional não restrita, INQUIRY 1122, e determinar se uma profundidade de agrupamento de transação é de um valor predefinido (por exemplo, 1), INQUIRY 1126. Com base no processador estar no modo de execução transacional não restrita e a profundidade de agrupamento da transação ser do valor predefinido, o operando é pesquisado e carregado a partir do local, ETAPA 1128. Em uma ou mais concretizações, o operando é armazenado por outro processador ou um subsistema de entrada/saída acoplado ao processador; o operando é um segundo operando da instrução, e é um número inteiro binário assinado de 64 bits, ETAPA 1128.

[0278] Em uma concretização, se o processador não está no modo de execução transacional não restrita, INQUIRY 1122, ou a profundidade de agrupamento da transação não é igual ao valor predefinido, INQUIRY 1126, uma exceção é feita, ETAPA 1124.

[0279] Como usado neste documento, armazenamento, armazenamento central, armazenamento principal, memória e memória principal são usados intercambiavelmente, salvo indicação em contrário, implicitamente por utilização ou explicitamente.

[0280] Em referência à FIGURA 12, em um exemplo, um produto de programa de computador 1200 inclui, por exemplo, um ou mais meios de armazenamento legíveis por computador não transitórios 1202 para armazenar lógica ou meios de código de programa legível por computador 1204 nos mesmos para fornecer e facilitar uma ou mais concretizações.

[0281] A presente invenção pode ser um sistema, um método e/ou um produto de programa de computador. O produto de programa de computador pode incluir um meio de armazenamento legível por computador (ou meios) tendo instruções de programa legíveis por computador para fazer um processador realizar aspectos da presente invenção.

[0282] O meio de armazenamento legível por computador pode ser um dispositivo tangível que pode reter e armazenar instruções para uso por um dispositivo de execução de instrução. O meio de armazenamento legível por computador pode ser, por exemplo, mas sem limitação, um dispositivo de armazenamento magnético, um dispositivo de armazenamento óptico, um dispositivo de armazenamento óptico, um dispositivo de armazenamento eletromagnético, um dispositivo de armazenamento de semicondutores, ou qualquer combinação adequada dos anteriores. Uma lista não exaustiva de exemplos mais específicos do meio de armazenamento legível por computador inclui os seguintes: um disco de computador portátil, um disco rígido, uma memória de acesso aleatório (RAM), uma memória somente de leitura (ROM), uma memória de leitura programável apagável (EPROM ou memória Flash), uma memória estática de acesso aleatório (SRAM), uma memória somente de leitura de disco compacto portátil (CD-ROM), um disco versátil digital (DVD), um cartão de memória, um disquete, um dispositivo mecanicamente codificado, tal como cartões de punção ou estruturas levantadas em uma ranhura tendo instrução gravada sobre elas, e qualquer combinação adequada do precedente. Um meio de armazenamento legível por computador, como usado neste documento, não deve ser interpretado como sendo sinais transitórios per se, tais como ondas de rádio ou outras ondas eletromagnéticas de propagação livre, ondas eletromagnéticas se propagando através de um guia de ondas ou outros meios de transmissão (por exemplo, pulsos de luz passando através de um cabo de fibra óptica), ou sinais elétricos transmitidos através de um fio.

[0283] Instruções de programa legíveis por computador descritas neste documento podem ser baixadas para os respectivos dispositivos de computação/processamento de um meio de armazenamento legível por computador ou para um computador externo ou dispositivo de armazenamento externo através de uma rede, por exemplo, a Internet, a rede de área local, uma rede de área ampla e/ou uma rede sem fio. A rede pode compreender cabos de transmissão de cobre, fibras ópticas de transmissão, transmissão sem fio, roteadores, firewalls, interruptores, computadores de portais e/ou servidores de bordo. Um cartão adaptador de rede ou interface de rede em cada dispositivo de computação/processamento recebe instruções de programa legíveis por computador da rede e encaminha as instruções de programa legíveis por computador para armazenamento em um meio de armazenamento legível por computador dentro do respectivo dispositivo de computação/processamento.

[0284] Instruções de programa legíveis por computador para realizar as operações da presente invenção podem ser instruções de montagem, instruções de arquitetura ISA (ISA), instruções de máquina, instruções dependentes de máquina, microcódigo, instruções de firmware, dados de configuração de estado, ou código fonte ou código de objeto gravado em qualquer combinação de uma ou mais linguagens de programação, incluindo uma linguagem de programação orientada por objeto, tal como Smalltalk, C++ ou semelhantes, e linguagens de programação procedimentais convencionais, tais como a linguagem de programação “C” ou linguagens de programação similares. As instruções de programa legíveis por computador podem ser executadas totalmente no computador do usuário, parcialmente no computador do usuário, como um pacote de software independente, parcialmente no computador do usuário e parcialmente em um computador remoto ou totalmente no computador remoto ou servidor. No último cenário, o computador remoto pode ser conectado ao computador do usuário através de qualquer tipo de rede, incluindo uma rede de área local (LAN) ou uma rede de área ampla (WAN), ou a conexão pode ser feita para um computador externo (por exemplo, através da Internet usando um Provedor de Serviço da Internet). Em algumas concretizações, circuitos eletrônicos incluindo, por exemplo, circuitos lógicos programáveis, redes de portas lógicas programáveis (FPGA), ou redes lógicas programáveis (PLA) podem executar as instruções de programa legíveis por computador utilizando informações de estado das instruções de programa legíveis por computador para personalizar os circuitos eletrônicos, a fim de executar aspectos da presente invenção.

[0285] Aspectos da presente invenção são descritos neste documento com referência a ilustrações de fluxograma e/ou diagramas de blocos de métodos, aparelhos (sistemas) e produtos de programa de computador de acordo com concretizações da invenção. Será compreendido que cada bloco das ilustrações de fluxograma e/ou diagramas de bloco, e combinações de blocos nas ilustrações de fluxograma e/ou diagramas de bloco, pode ser implementado por instruções de programa legíveis por computador.

[0286] Essas instruções de programa legíveis por computador podem ser providas a um processador de um computador de propósito geral, computador de propósito especial ou outros aparelhos de processamento de dados programáveis para produzir uma máquina, tal que as instruções, que executam através do processador do computador ou outros aparelhos de processamento de dados programáveis, criam meios para implementar as funções/ações especificadas no bloco ou blocos do fluxograma e/ou diagrama de blocos. Essas instruções de programa de computador podem também ser armazenadas em um meio legível por computador que pode direcionar um computador, outros aparelhos de processamento de dados programáveis ou outros dispositivos para funcionar de maneira particular, tal que as instruções armazenadas no meio legível por computador produzem um artigo de fabricação incluindo instruções que implementam a função/ação especificada no bloco ou blocos do fluxograma e/ou diagrama de blocos.

[0287] As instruções de programa de computador podem também ser carregadas em um computador, outros aparelhos de processamento de dados programáveis ou outros dispositivos para fazer com que uma série de etapas operacionais seja executada no computador, outros aparelhos programáveis ou outros dispositivos para produzir um processo implementado por computador, tal que as instruções que executam no computador ou outros aparelhos programáveis fornecem processos para implementação das funções/ações especificadas no bloco ou blocos do fluxograma e/ou diagrama de blocos.

[0288] O fluxograma e diagramas de bloco nas FIGURAS ilustram a arquitetura, funcionalidade e operação de possíveis implementações de sistemas, métodos e produtos de programa de computador de acordo com várias concretizações. Nesse sentido, cada bloco no fluxograma ou diagramas de bloco pode representar um módulo, segmento ou porção de código, que compreende uma ou mais instruções executáveis para implementação da função(s) lógica especificada. Deve também ser notado que, em algumas implementações alternativas, as funções notadas no bloco podem ocorrer fora da ordem notada nas FIGURAS. Por exemplo, dois blocos mostrados em consecutivo podem, de fato, ser executados substancialmente simultaneamente ou os blocos podem, algumas vezes, ser executados na ordem inversa, dependendo da funcionalidade envolvida. Será também notado que cada bloco da ilustração de fluxograma e/ou diagramas de bloco, e combinações de blocos na ilustração de diagramas de bloco e/ou fluxograma, pode ser implementado por sistemas à base de hardware de finalidade especial que executam as ações ou funções especificadas, ou combinações de instruções de computador e hardware de finalidade especial.

[0289] Além do exposto acima, um ou mais aspectos podem ser fornecidos, oferecidos, implantados, gerenciados, atendidos etc. por um o provedor de serviço que oferece gerenciamento de ambientes de cliente. Por exemplo, o provedor de serviço pode criar, manter, suportar etc. código de computador e/ou uma infraestrutura de computador que executa um ou mais aspectos para um ou mais clientes. Em retorno, o provedor de serviço pode receber pagamento do cliente sob um contrato de assinatura e/ou taxa, como exemplos. Adicionalmente ou alternativamente, o provedor de serviço pode receber pagamento da venda de conteúdo publicitário a um ou mais terceiros.

[0290] Em um aspecto, um aplicativo pode ser implantado para executar uma ou mais concretizações. Como um exemplo, a implantação de um aplicativo compreende prover infraestrutura de computador operável para executar uma ou mais concretizações.

[0291] Como um aspecto adicional, uma infraestrutura de computador pode ser implementada compreendendo a integração de código legível por computador em um sistema de computador, em que o código em combinação com o sistema de computador é capaz de executar uma ou mais concretizações.

[0292] Como ainda outro aspecto, um processo para integrar a infraestrutura de computador compreendendo integração de código legível por computador em um sistema de computador pode ser fornecido. O sistema de computador compreende um meio legível por computador, em que o meio de computador compreende uma ou mais concretizações. O código em combinação com o sistema de computador é capaz de executar uma ou mais concretizações.

[0293] Embora várias concretizações sejam descritas acima, elas são somente exemplos. Por exemplo, ambientes computacionais de outras arquiteturas podem ser usados para incorporar e utilizar uma ou mais concretizações. Além disso, diferentes instruções, formatos de instrução, campos de instrução e/ou valores de instrução podem ser usados. Além disso, restrições/limitações diferentes, adicionais e/ou outras podem ser fornecidas/usadas. Muitas variações são possíveis.

[0294] Além disso, outros tipos de ambientes computacionais podem se beneficiar e ser usados. Como exemplo, um sistema de processamento de dados adequado para armazenamento e/ou execução de código de programa é utilizável que inclui pelo menos dois processadores acoplados diretamente ou indiretamente a elementos de memória através de um barramento de sistema. Os elementos de memória incluem, por exemplo, memória local empregada durante execução real do código de programa, armazenamento em massa e memória cache que fornecem armazenamento temporário de pelo menos algum código de programa a fim de reduzir o número de vezes que o código deve ser recuperado do armazenamento em massa durante a execução.

[0295] Dispositivos de Entrada/Saída ou E/S (incluindo, mas não limitados a, teclados, telas, dispositivos indicadores, DASD, fita, CDs, DVDs, thumb drives, outros meios de memória etc.) podem ser acoplados ao sistema seja diretamente ou através de intervenção de controladores E/S. Adaptadores de rede podem também ser acoplados ao sistema para permitir que o sistema de processamento de dados seja acoplado a outros sistemas de processamento de dados ou impressoras remotas ou dispositivos de armazenamento através de intervenção de redes públicas ou privadas. Modems, modems a cabo e cartões Ethernet são apenas alguns dos tipos disponíveis de adaptadores de rede.

[0296] Em referência à FIGURA 13, componentes representativos de um sistema de computador hospedeiro 5000 para implementar uma ou mais concretizações são retratados. O computador hospedeiro representativo 5000 compreende uma ou mais CPUs 5001 em comunicação com memória de computador (isto é, armazenamento central) 5002, bem como interfaces E/S para dispositivos de meios de armazenamento 5011 e redes 5010 para comunicação com outros computadores ou SANs e semelhantes. A CPU 5001 é compatível com uma arquitetura tendo uma instrução de arquitetura configurada e funcionalidade de arquitetura. A CPU 5001 pode ter tradução de registro de acesso (ART) 5012, que inclui uma memória tampão à parte de ART (ALB) 5013 para seleção de um espaço de endereço a ser usado por tradução dinâmica de endereço (DAT) 5003 para transformar endereços de programa (endereços virtuais) em endereços reais de memória. Uma DAT tipicamente inclui uma memória tampão à parte de tradução (TLB) 5007 para traduções temporárias de modo que acessos posteriores ao bloco de memória de computador 5002 não necessitem de adiamento da tradução de endereço. Tipicamente, uma memória cache 5009 é empregada entre a memória de computador 5002 e o processador 5001. A memória cache 5009 pode ser hierárquica tendo uma memória cache ampla disponível para mais de uma CPU, memórias cache menores, mais rápidas (nível inferior) entre a memória cache grande e cada CPU. Em algumas implementações, as memórias cache de nível inferior são divididas para fornecer memórias cache de nível baixo separadas para acessos de dados e pesquisa e carregamento de instrução. Em uma concretização, para a facilidade TX, um bloco de diagnóstico de transação (TDB) 5100 e uma ou mais memórias temporárias 5101 podem ser armazenados em uma ou mais de memória cache 5009 e memória 5002. Em um exemplo, no modo TX, os dados são inicialmente armazenados em uma memória temporária TX, e quando o modo TX termina (por exemplo, TEND mais externa), os dados na memória temporária são armazenados (comprometidos) na memória, ou se existe um aborto, os dados na memória temporária são descartados.

[0297] Em uma concretização, uma instrução é pesquisada e carregada da memória 5002 por uma unidade de pesquisa e carregamento de instrução 5004 através de uma memória cache 5009. A instrução é decodificada em uma unidade de decodificação de instrução 5006 e despachada (com outras instruções em algumas concretizações) para a unidade ou unidades de execução de instrução 5008. Tipicamente, várias unidades de execução 5008 são empregadas, por exemplo, uma unidade de execução aritmética, uma unidade de execução de ponto flutuante e uma unidade de execução de instrução de ramificação. Além disso, em uma concretização da facilidade de TX, vários controles de TX 5110 podem ser empregados. A instrução é executada pela unidade de execução, acessando operandos de registros especificados de instrução ou memória conforme necessário. Se um operando tiver que ser acessado (carregado ou armazenado) a partir da memória 5002, uma unidade de carga/armazenamento 5005 tipicamente trata o acesso sob controle da instrução sendo executada. Instruções podem ser executadas em circuitos de hardware ou em microcódigo interno (firmware) ou por uma combinação de ambos.

[0298] De acordo com um aspecto da facilidade de TX, o processador 5001 também inclui uma PSW 5102 (por exemplo, TX e/ou PSW de aborto), uma profundidade de agrupamento 5104, um TDBA 5106 e um ou mais registros de controle 5108.

[0299] Como observado, um sistema de computador inclui informações em armazenamento local (ou principal), bem como endereçamento, proteção, e registro de referência e alteração. Alguns aspectos de endereçamento incluem o formato de endereços, o conceito de espaços de endereço, os vários tipos de endereços e a forma em que um tipo de endereço é traduzido para outro tipo de endereço. Parte do armazenamento principal inclui locais de armazenamento permanentemente atribuídos. O armazenamento principal provê o sistema com armazenamento de dados de acesso rápido diretamente endereçável. Ambos os dados e programas devem ser carregados no armazenamento principal (a partir de dispositivos de entrada) antes que possam ser processados.

[0300] O armazenamento principal pode incluir um ou mais armazenamentos de memória temporária de acesso rápido menor, algumas vezes, chamada de memória cache. Uma memória cache é tipicamente fisicamente associada com uma CPU ou um processador E/S. Os efeitos, exceto de desempenho, da construção física e utilização de meios de armazenamento distintos não são geralmente observáveis pelo programa.

[0301] Memórias cache separadas podem ser mantidas para instruções e para operandos de dados. As informações dentro de uma memória cache são mantidas em bytes contíguos em uma fronteira integral chamada de um bloco de memória cache ou linha de memória cache (ou linha, abreviado). Um modelo pode fornecer uma instrução EXTRACT CACHE ATTRIBUTE que retorna o tamanho de uma linha de memória cache em bytes. Um modelo pode também fornecer instruções PREFETCH DATA e PREFETCH DATA RELATIVE LONG que realizam a pré-pesquisa e carregamento de armazenamento na memória cache de dados ou instrução ou a liberação de dados da memória cache.

[0302] O armazenamento é visualizado como uma cadeia horizontal longa de bits. Para a maioria das operações, os acessos a armazenamento prosseguem em uma sequência da esquerda para a direita. A cadeia de bits é subdividida em unidades de oito bits. Uma unidade de oito bits é chamada de um byte, que é o bloco de construção básico de todos os formatos de informações. Cada local de byte no armazenamento é identificado por um número inteiro não negativo único, que é o endereço daquele local de byte ou, simplesmente, o endereço de byte. Os locais de byte adjacentes possuem endereços consecutivos, iniciando com 0 na esquerda e prosseguindo em uma sequência da esquerda para a direita. Endereços são números inteiros binários não assinados e são de 24, 31 ou 64 bits.

[0303] As informações são transmitidas entre armazenamento e uma CPU ou um subsistema de canal de um byte, ou um grupo de bytes, de uma vez. Salvo indicação em contrário, por exemplo, na Arquitetura z/, um grupo de bytes no armazenamento é endereçado pelo byte mais à esquerda do grupo. O número de bytes no grupo é implicado ou explicitamente especificado pela operação a ser executada. Quando usado em uma operação de CPU, um grupo de bytes é chamado de campo. Dentro de cada grupo de bytes, por exemplo, na Arquitetura z/, os bits são numerados em uma sequência da esquerda para a direita. Na Arquitetura z/, os bits mais à esquerda são geralmente referidos como os bits “ordem superior” e os bits mais à direita como os bits de “ordem inferior”. Os números de bits não são endereços de armazenamento, no entanto. Somente bytes podem ser endereçados. Para operar em bits individuais de um byte no armazenamento, todo o byte é acessado. Os bits em um byte são numerados de 0 a 7, da esquerda para a direita (por exemplo, na Arquitetura z/). Os bits em um endereço podem ser numerados de 8-31 ou 40-63 para endereços de 24 bits, ou de 1-31 ou 33-63 para endereços de 31 bits; eles são numerados de 0-63 para endereços de 64 bits. Em um exemplo, bits 8-31 e 1-31 se aplicam a endereços que estão em um local (por exemplo, registro), ou seja, 32 bits de extensão, em que os bits 40-63 e 33-63 se aplicam a endereços que estão em um local de 64 bits de extensão. Dentro de qualquer outro formato de comprimento fixo de vários bytes, os bits que fazem o formato são consecutivamente numerados iniciando de 0. Para fins de detecção de erro e preferivelmente para correção, um ou mais bits de verificação podem ser transmitidos com cada byte ou com um grupo de bytes. Tais bits de verificação são gerados automaticamente pela máquina e não podem ser diretamente controlados pelo programa. As capacidades de armazenamento são expressas em número de bytes. Quando o comprimento de um campo de operando de armazenamento é implicado pelo código de operação de uma instrução, o campo é dito ter um comprimento fixo, que pode ser de um, dois, quatro, oito ou dezesseis bytes. Campos maiores podem ser implicados para algumas instruções. Quando o comprimento de um campo de operando de armazenamento não é implicado, mas é explicitamente definido, o campo é dito ter um comprimento variável. Operandos com comprimento variável podem variar em comprimento por incrementos de um byte (ou com algumas instruções, em múltiplos de dois bytes ou outros múltiplos). Quando as informações são colocadas no armazenamento, os conteúdos de somente aqueles locais de bytes são substituídos, os quais são incluídos no campo designado, ainda que a largura do percurso físico para armazenamento possa ser maior do que o comprimento do campo sendo armazenado.

[0304] Certas unidades de informações devem estar em uma fronteira integral no armazenamento. Uma fronteira é chamada de integral para uma unidade de informações quando seu endereço de armazenamento é um múltiplo do comprimento da unidade em bytes. Nomes especiais são dados aos campos de 2, 4, 8, 16 e 32 bytes em uma fronteira integral. Uma meia palavra é um grupo de dois bytes consecutivos em uma fronteira de dois bytes e é o bloco de construção básico de instruções. Uma palavra é um grupo de quatro bytes consecutivos em uma fronteira de quatro bytes. Uma palavra dupla é um grupo de oito bytes consecutivos em uma fronteira de oito bytes. Uma octopalavra é um grupo de 32 bytes consecutivos em uma fronteira de 32 bytes. Uma palavra quadrangular é um grupo de 16 bytes consecutivos em uma fronteira de 16 bytes. Quando endereços de armazenamento designam meias palavras, palavras, palavra duplas, palavras quadrangulares e octopalavras, a representação binária do endereço contém um, dois, três, quatro ou cinco bits zero mais à direita, respectivamente. Instruções devem estar em fronteiras integrais de dois bytes. Os operandos de armazenamento da maior parte das instruções não possuem requerimentos de alinhamento de fronteira.

[0305] Em dispositivos que implementam memórias cache separadas para operandos de dados e instruções, um atraso significativo pode ser experimentado se o programa estiver armazenado em uma linha de memória cache da qual instruções são subsequentemente pesquisadas e carregadas, independentemente de se o armazenamento altera as instruções que são subsequentemente pesquisadas e carregadas.

[0306] Em um exemplo, a concretização pode ser praticada por software (geralmente referente a código interno licenciado, firmware, microcódigo, mili-código, pico-código e semelhantes, qualquer um dos quais deve ser consistente com uma ou mais concretizações). Em referência à FIGURA 13, o código de programa de software que incorpora um ou mais aspectos pode ser acessado pelo processador 5001 do sistema hospedeiro 5000 a partir de dispositivos de meios de armazenamento de longo prazo 5011, tais como uma unidade de CD-ROM, unidade de fita cassete ou unidade de disco rígido. O código de programa de software pode ser implementado em qualquer uma de uma variedade de mídias conhecidas para utilização com um sistema de processamento de dados, tal como um disco flexível, disco rígido ou CD- ROM. O código pode ser distribuído em tais mídias ou pode ser distribuído para usuários a partir da memória de computador 5002 ou armazenamento de um sistema de computador em uma rede 5010 para outros sistemas de computador para utilização por usuários de tais outros sistemas.

[0307] O código de programa de software inclui um sistema operacional que controla a função e interação dos vários componentes de computador e um ou mais programas de aplicativo. O código de programa é normalmente paginado a partir do dispositivo de meio de armazenamento 5011 para o armazenamento de computador de velocidade relativamente superior 5002, em que está disponível para processamento pelo processador 5001. As técnicas e métodos para incorporação de código de programa de software na memória, em meios físicos, e/ou distribuição de código de software através de redes são bem conhecidos e não serão mais discutidos neste documento. O código de programa, quando criado e armazenado em um meio tangível (incluindo, mas não limitados a módulos de memória eletrônica (RAM), memória flash, Discos Compactos (CDs), DVDs, Fita Magnética e semelhantes é geralmente referido como um “produto de programa de computador”. O meio de produto de programa de computador é tipicamente legível por um circuito de processamento preferivelmente em um sistema de computador para execução pelo circuito de processamento.

[0308] A FIGURA 14 ilustra uma estação de trabalho representativa ou sistema de hardware de servidor, em que uma ou mais concretizações podem ser praticadas. O sistema 5020 da FIGURA 14 compreende um sistema de computador base representativo 5021, tal como um computador pessoal, uma estação de trabalho ou um servidor, incluindo dispositivos periféricos opcionais. O sistema de computador base 5021 inclui um ou mais processadores 5026 e um barramento empregado para conectar e permitir a comunicação entre o processador(es) 5026 e os outros componentes do sistema 5021 de acordo com técnicas conhecidas. O barramento conecta o processador 5026 à memória 5025 e ao armazenamento de longo prazo 5027, que pode incluir um disco rígido (incluindo qualquer um de meio magnético, CD, DVD e Memória Flash, por exemplo) ou uma unidade de fita, por exemplo. O sistema 5021 deve também incluir um adaptador de interface de usuário, que conecta o microprocessador 5026 através do barramento a um ou mais dispositivos de interface, tais como um teclado 5024, um mouse 5023, um impressora/scanner 5030 e/ou outros dispositivos de interface, que podem ser qualquer dispositivo de interface de usuário, tal como uma tela sensível ao toque, teclado de entrada digitalizada etc. O barramento também conecta um dispositivo de exibição 5022, tal como um monitor ou tela LCD, ao microprocessador 5026 através de um adaptador de exibição.

[0309] O sistema 5021 pode se comunicar com outros computadores ou redes de computadores por meio de um adaptador de rede capaz de se comunicar 5028 com uma rede 5029. Exemplos de adaptadores de rede são canais de comunicação, token ring, Ethernet ou modems. Alternativamente, o sistema 5021 pode se comunicar usando uma interface sem fio, tal como um cartão de CDPD (dados de pacote digital de celular). O sistema 5021 pode ser associado com tais outros computadores em uma Rede de Área Local (LAN) ou uma Rede de Área Ampla (WAN), ou o sistema 5021 pode ser um cliente em um arranho cliente/servidor com outro computador etc. Todas essas configurações, bem como o hardware e software de comunicação apropriados, são conhecidas na técnica.

[0310] A FIGURA 15 ilustra uma rede de processamento de dados 5040, em que uma ou mais concretizações podem ser praticadas. A rede de processamento de dados 5040 pode incluir uma pluralidade de redes individuais, tais como uma rede sem fio e uma rede a cabo, cada uma das quais pode incluir uma pluralidade de estações de trabalho individuais 5041, 5042, 5043, 5044. Adicionalmente, como aqueles versados na técnica irão notar, uma ou mais LANs podem ser incluídas, em que a LAN pode compreender uma pluralidade de estações de trabalho inteligentes acopladas a um processador hospedeiro.

[0311] Ainda em referência à FIGURA 15, as redes podem também incluir computadores ou servidores mainframe, tais como um computador gateway (servidor cliente 5046) ou servidor de aplicativo (servidor remoto 5048 que pode acessar um repositório de dados e pode também ser acessado diretamente de uma estação e trabalho 5045). Um computador gateway 5046 serve como um ponto de entrada em cada rede individual. Um gateway é necessário ao conectar um protocolo de rede a outro. O gateway 5046 pode ser preferivelmente acoplado a outra rede (a Internet 5047, por exemplo) por meio de um link de comunicação. O gateway 5046 pode também ser diretamente acoplado a uma ou mais estações de trabalho 5041, 5042, 5043, 5044 usando um link de comunicação. O computador gateway pode ser implementado utilizando um servidor z de Sistema eServer da IBM disponível por International Business Machines Corporation.

[0312] Em referência simultaneamente à FIGURA 14 e à FIGURA 15, o código de programação de software 5031 que pode incorporar um ou mais aspectos pode ser acessado pelo processador 5026 do sistema 5020 a partir do meio de armazenamento de longo prazo 5027, tal como uma unidade de CD-ROM ou disco rígido. O código de programação de software pode ser incorporado em qualquer um de uma variedade de meios conhecidos para utilização com um sistema de processamento de dados, tal como um disco flexível, disco rígido ou CD- ROM. o código pode ser distribuído em tais meios ou pode ser distribuído para usuários 5050, 5051 a partir da memória ou armazenamento de um sistema de computador em uma network para outros sistemas de computador para utilização por usuários de tais outros sistemas.

[0313] Alternativamente, o código de programação pode ser incorporado na memória 5025 e acessado pelo processador 5026 usando o barramento do processador. Tal código de programação inclui um sistema operacional que controla a função e interação dos vários componentes de computador e um ou mais programas de aplicativo 5032. O código de programa é normalmente paginado a partir do meio de armazenamento 5027 para memória de alta velocidade 5025, onde está disponível para processamento pelo processador 5026. As técnicas e métodos para incorporação de código de programação de software na memória, em meio físico, e/ou distribuição de código de software através de redes são bem conhecidos e não serão mais discutidos neste documento. O código de programa, quando criado e armazenado em um meio tangível (incluindo, mas não limitado a, módulos de memória eletrônica (RAM), memória flash, Discos Compactos (CDs), DVDs, Fita Magnética e semelhantes é geralmente referido como um “produto de programa de computador”. O meio de produto de programa de computador é tipicamente legível por um circuito de processamento preferivelmente em um sistema de computador para execução pelo circuito de processamento.

[0314] A memória cache que está mais prontamente disponível para o processador (normalmente mais rápida e menor do que outras memórias cache do processador) é a memória cache mais inferior (L1 ou nível um) e o armazenamento principal (memória principal) é a memória cache de nível mais alto (L3 se forem 3 níveis). A memória cache de nível mais baixo é geralmente dividida em uma memória cache de instrução (I-Cache) portando instruções de máquina a serem executadas e uma memória cache de dados (D- Cache) portando operandos de dados.

[0315] Em referência à FIGURA 16, uma concretização de processador exemplar é apresentada para o processador 5026. Tipicamente, um ou mais níveis de memória cache 5053 são empregados a blocos de memória temporária a fim de melhorar o desempenho do processador. A memória cache 5053 é uma memória temporária de alta velocidade portando linhas de memória cache de dados de memória que são prováveis de serem usados. Linhas de memória cache típicas têm 64, 128 ou 256 bytes de dados de memória. Memórias cache separadas são geralmente empregadas para instruções de cache do que para dados de cache. A coerência de memória cache (sincronização de cópias de linhas na memória e memórias cache) é geralmente provida por vários algoritmos “snoop” bem conhecidos na técnica. O armazenamento de memória principal 5025 de um sistema de processador é geralmente referido como uma memória cache. EM um sistema de processador tendo 4 níveis de memória cache 5053, o armazenamento principal 5025 é geralmente referido como a memória cache de nível 5 (L5) uma vez que é tipicamente mais rápida e somente porta a porção do armazenamento não volátil (DASD, fita etc.), ou seja, disponível a um sistema de computador. O armazenamento principal 5025 “cacheia” páginas de dados paginadas dentro e fora do armazenamento principal 5025 pelo sistema operacional.

[0316] Um contador de programa (contador de instrução) 5061 mantém o rastreamento do endereço da instrução atual a ser executada. Um contador de programa em um processador de Arquitetura z/ é de 64 bits e pode ser truncado para 31 ou 24 bits para suportar limites de endereçamentos anteriores. Um contador de programa é tipicamente incorporado em uma PSW (Palavra de Status de Programa) de um computador, tal que persista durante a comutação de contexto. Dessa forma, um programa em progresso, tendo um valor de contador de programa, pode ser interrompido, por exemplo, pelo sistema operacional (comutação de contexto do ambiente de programa para o ambiente de sistema operacional). A PSW do programa mantém o valor de contador de programa enquanto o programa não está ativo, e o contador de programa (na PSW) do sistema operacional é usado enquanto o sistema operacional está em execução. Tipicamente, o contador de programa é incrementado por uma quantidade igual ao número de bytes da instrução atual. Instruções RISC (Computação de Conjunto Reduzido de Instruções) são tipicamente de comprimento fixo enquanto instruções CISC (Computação de Conjunto Complexo de Instruções) são tipicamente de comprimento variável. Instruções da Arquitetura z/ da IBM são instruções CISC tendo um comprimento de 2, 4 ou 6 bytes. O contador de programa 5061 é modificado por uma operação de comutação de contexto ou de uma operação de tomada de ramificação de instrução de ramificação, por exemplo. Em uma operação de comutação de contexto, o valor de contador de programa atual é salvo na palavra de status de programa junto com outras informações de estado sobre o programa sendo executado (tais como códigos de condição), e um novo valor de contador de programa é carregado apontando para uma instrução de um novo módulo de programa a ser executado. Uma operação de tomada de ramificação é executada a fim de permitir que o programa tome decisões ou loop dentro do programa carregando-se o resultado da instrução de ramificação no contador de programa 5061.

[0317] Tipicamente, uma unidade de pesquisa e carregamento de instrução 5055 é empregada para pesquisar e carregar instruções em nome do processador 5026. A unidade de pesquisa e carregamento pesquisa e carrega as “próximas instruções sequenciais”, instruções alvo de instruções de tomada de ramificação, ou as primeiras instruções de um programa após uma comutação de contexto. Unidades de pesquisa e carregamento de Instrução Moderna geralmente empregam técnicas de pré-pesquisa e carregamento para especulativamente pesquisar e carregar instruções com base na probabilidade de as instruções pré-pesquisadas e carregadas serem usadas. Por exemplo, uma unidade de pesquisa e carregamento pode pesquisar e carregar 16 bytes de instrução que incluem a próxima instrução sequencial e bytes adicionais de instruções sequenciais adicionais.

[0318] As instruções pesquisadas e carregadas são então, executadas pelo processador 5026. Em uma concretização, as instruções pesquisadas e carregadas são passadas para uma unidade de despacho 5056 da unidade de pesquisa e carregamento. A unidade de despacho decodifica as instruções e encaminha informações sobre as instruções decodificadas para as unidades adequadas 5057, 5058, 5060. Uma unidade de execução 5057 irá tipicamente receber informações sobre instruções aritméticas decodificadas da unidade de pesquisa e carregamento de instrução 5055 e irá executar operações aritméticas em operandos de acordo com o opcode da instrução. Operandos são fornecidos à unidade de execução 5057 preferivelmente a partir da memória 5025, registros de arquitetura 5059 ou de um campo imediato da instrução sendo executada. Os resultados da execução, quando armazenados, são armazenados na memória 5025, nos registros 5059 ou em outros hardwares de máquina (tais como registros de controle, registros de PSW e semelhantes).

[0319] Endereços virtuais são transformados em endereços reais usando tradução dinâmica de endereço 5062, e, opcionalmente, usando transação de registro de acesso 5063.

[0320] Um processador 5026 tipicamente tem uma ou mais unidades 5057, 5058, 5060 para execução da função da instrução. Em referência à FIGURA 17A, uma unidade de execução 5057 pode se comunicar 5071 com registros gerais de arquitetura 5059, uma unidade de decodificação/despacho 5056, uma unidade de armazenamento de carga 5060, e outras unidades de processador 5065 por meio de lógica de interface 5071. Uma unidade de execução 5057 pode empregar vários circuitos de registro 5067, 5068, 5069 para manter informações que a unidade lógica aritmética (ALU) 5066 irá operar. A ALU executa operações aritméticas, tais como adicionar, subtrair, multiplicar e dividir, bem como função lógica, tal como e, ou e exclusivo-ou (XOR), girar e trocar. Preferivelmente, a ALU suporta operações especializadas que são dependentes de projeto. Outros circuitos podem fornecer outras facilidades de arquitetura 5072 incluindo códigos de condição e lógica de suporte de recuperação, por exemplo. Tipicamente, o resultado de uma operação de ALU é mantido em um circuito de registro de saída 5070 que pode encaminhar o resultado a uma variedade de outras funções de processamento. Existem vários arranjos de unidades de processador, a presente descrição é somente destinada a fornecer um entendimento representativo de uma concretização.

[0321] Uma instrução ADD, por exemplo, seria executada em uma unidade de execução 5057 tendo funcionalidade lógica e aritmética enquanto uma instrução de ponto flutuante, por exemplo, seria executada em uma execução de ponto flutuante tendo capacidade de ponto flutuante especializada. Preferivelmente, uma unidade de execução opera em operandos identificados por uma instrução executando uma função definida por opcode nos operandos. Por exemplo, uma instrução ADD pode ser executada por uma unidade de execução 5057 em operandos encontrados em dois registros 5059 identificados pelos campos de registro da instrução.

[0322] A unidade de execução 5057 executa a adição aritmética em dois operandos e armazena o resultado em um terceiro operando, em que o terceiro operando pode ser um terceiro registro ou um dos dois registros fonte. A unidade de execução preferivelmente utiliza uma Unidade Lógica Aritmética (ALU) 5066 que seja capaz de executar uma variedade de funções lógicas, tais como Alterar, Girar, e, ou é XOR, bem como uma variedade de funções algébricas, incluindo qualquer uma de adição, subtração, multiplicação, divisão. Algumas ALUs 5066 são concebidas para operações escalares e algumas para ponto flutuante. Os dados podem ser Big Endian (em que o byte menos significativo está no endereço de byte mais alto) ou Little Endian (em que o byte menos significativo está no endereço de byte mais baixo) dependendo de arquitetura. A Arquitetura z/ da IBM é Big Endian. Campos assinados podem ser sinal e dimensão, complemento de 1 ou complemento de 2 dependendo da arquitetura. Um número complemento de 2 é vantajoso em que a ALU não precisa projetar e subtrair a capacidade uma vez que tanto um valor negativo ou um valor positivo no complemento de 2 requer somente uma adição dentro da ALU. Os números são comumente descritos de forma abreviada, em que um campo de 12 bits define um endereço de um bloco de 4,096 bytes e é comumente descrito como um bloco de 4 Kbytes (Kilo-byte), por exemplo.

[0323] Em referência à FIGURA 17B, informações de instrução de ramificação para execução de uma instrução de ramificação são tipicamente enviadas para uma unidade de ramificação 5058 que geralmente emprega um algoritmo de previsão de ramificação, tal como uma tabela de histórico de ramificação 5082 para prever o resultado da ramificação antes de outras operações condicionais serem concluídas. O alvo da instrução de ramificação atual será pesquisado e carregado e especulativamente executado antes de as operações condicionais serem concluídas. Quando as operações condicionais são concluídas, as instruções de ramificação especulativamente executadas são concluídas ou descartadas com base nas condições da operação condicional e no resultado especulado. Uma instrução de ramificação típica pode testar códigos de condição e ramificar para um endereço alvo se os códigos de condição ao requerimento de ramificação da instrução de ramificação, um endereço alvo pode ser calculado com base em vários números incluindo aqueles encontrados nos campos de registro ou um campo imediato da instrução, por exemplo. A unidade de ramificação 5058 pode empregar uma ALU 5074 tendo uma pluralidade de circuitos de registro de entrada 5075, 5076, 5077 e um circuito de registro de saída 5080. A unidade de ramificação 5058 pode se comunicar 5081 com registros gerais 5059, decodificar a unidade de despacho 5056 ou outros circuitos 5073, por exemplo.

[0324] A execução de um grupo de instruções pode ser interrompida por uma variedade de razões incluindo uma comutação de contexto iniciada por um sistema operacional, uma exceção ou erro de programa causando uma comutação de contexto, um sinal de interrupção E/S causando uma comutação de contexto ou atividade multissegmentada de uma pluralidade de programas (em um ambiente multissegmentado), por exemplo. Preferivelmente, uma ação de comutação de contexto salva informações de estado sobre um programa atualmente em execução e, então, carrega informações de estado sobre outro programa sendo invocado. Informações de estado podem ser salvas em registros de hardware ou na memória, por exemplo. Informações de estado preferivelmente compreendem um valor de contador de programa apontando para uma instrução seguinte a ser executada, códigos de condição, informações de tradução de memória e conteúdo de registro de arquitetura. Uma atividade de comutação de contexto pode ser exercida por circuitos de hardware, programas de aplicativo, programas de sistema operacional ou código de firmware (microcódigo, pico-código ou código interno licenciado (LIC)) sozinho ou em combinação.

[0325] Um processador acessa operandos de acordo com métodos de instrução definidos. A instrução pode fornecer um operando imediato usando o valor de uma porção da instrução, pode fornecer um ou mais campos de registro explicitamente apontando para registros de propósito geral ou registros de propósito especial (registros de ponto flutuante, por exemplo). A instrução pode utilizar registros implicados identificados por um campo de opcode como operandos. A instrução pode utilizar locais de memória para operandos. Um local de memória de um operando pode ser fornecido por um registro, um campo imediato ou uma combinação de registros e campo imediato como exemplificado pela facilidade de deslocamento longo da Arquitetura z/, em que a instrução define um registro base, um registro de índice e um campo imediato (campo de deslocamento) que são adicionados juntos para fornecer o endereço do operando na memória, por exemplo. O local neste documento tipicamente implica um local na memória principal (armazenamento principal) salvo indicação em contrário.

[0326] Em referência à FIGURA 17C, um processador acessa o armazenamento usando uma unidade de carga/armazenamento 5060. A unidade de carga/armazenamento 5060 pode executar uma operação de carga pela obtenção do endereço do operando alvo na memória 5053 e pelo carregamento do operando em um registro 5059 ou outro local de memória 5053, ou pode executar uma operação de armazenamento obtendo o endereço do operando alvo na memória 5053 e armazenando os dados obtidos de um registro 5059 ou outro local de memória 5053 no local de operando alvo na memória 5053. A unidade de carga/armazenamento 5060 pode ser especulativa e pode acessar a memória em uma sequência que esteja fora da ordem em relação à sequência de instrução, no entanto, a unidade de carga/armazenamento 5060 deve manter a aparência para programas cujas instruções foram executadas na ordem. A unidade de carga/armazenamento 5060 pode se comunicar 5084 com registros gerais 5059, unidade de decodificação/despacho 5056, interface de memória/memória cache 5053 ou outros elementos 5083 e compreende vários circuitos de registro 5086, 5087, 5088 e 5089, ALUs 5085 e lógica de controle 5090 para calcular endereços de armazenamento e para fornecer sequenciamento para manter as operações na ordem. Algumas operações podem estar fora da ordem, mas a unidade de carga/armazenamento provê funcionalidade para fazer as operações fora da ordem aparecerem para o programa como tendo sido executadas na ordem, como é bem conhecido na técnica.

[0327] Preferivelmente, endereços que um programa de aplicativo “visualiza” são geralmente referidos como endereços virtuais. Endereços virtuais são geralmente referidos como “endereços lógicos” e “endereços efetivos”. Esses endereços virtuais são virtuais porque eles são redirecionados para o local de memória física por uma de uma variedade de tecnologias de tradução dinâmica de endereço (DAT) incluindo, mas não limitadas a, simplesmente prefixar um endereço virtual com um valor de compensação, traduzir o endereço virtual através de uma ou mais tabelas de tradução, as tabelas de tradução preferivelmente compreendendo pelo menos uma tabela de segmento e uma tabela de página sozinha ou em combinação, preferivelmente, a tabela de segmento tendo uma entrada apontando para a tabela de página. Na Arquitetura z/, uma hierarquia de tradução é fornecida incluindo uma primeira tabela de região, uma segunda tabela de região, uma terceira tabela de região, uma tabela de segmento e uma tabela de página opcional. O desempenho da tradução de endereço é geralmente melhorado utilizando uma memória tampão à parte de tradução (TLB) que compreende mapeamento de entradas de um endereço virtual para uma memória local física associada. As entradas são criadas quando a DAT traduz um endereço virtual usando as tabelas de tradução. A utilização subsequente do endereço virtual pode, então, utilizar a entrada do TLB rápido em vez dos acessos de tabela de tradução sequencial lentos. O conteúdo de TLB pode ser gerenciado por uma variedade de algoritmos de substituição incluindo LRU (Menos Utilizados Recentemente).

[0328] No caso em que o processador é um processador de um sistema de multiprocessador, cada processador tem responsabilidade de manter recursos compartilhados, tais como E/S, caches, TLBs e memória, bloqueados por coerência. Tipicamente, tecnologias “snoop” serão utilizadas na manutenção da coerência da memória cache. Em um ambiente snoop, cada linha de memória cache pode ser marcada como estando em qualquer um de um estado compartilhado, um estado exclusivo, um estado alterado, um estado inválido e semelhantes a fim de facilitar o compartilhamento.

[0329] Unidades E/S 5054 (FIGURA 16) proveem o processador com meios de conexão a dispositivos periféricos incluindo fita, disco, impressoras, telas e redes, por exemplo. Unidades E/S são geralmente apresentadas ao programa de computador por unidades de software. Em mainframes, tais como o Sistema z da IBM®, adaptadores de canal e adaptadores de sistemas abertos são unidades E/S do mainframe que proveem a comunicação entre o sistema operacional e dispositivos periféricos.

[0330] Além disso, outros tipos de ambientes computacionais podem se beneficiar de um ou mais aspectos. Como um exemplo, um ambiente pode incluir um emulador (por exemplo, software ou outros mecanismos de emulação), em que uma arquitetura particular (incluindo, por exemplo, execução de instrução, funções de arquitetura, tais como tradução de endereço e registros de arquitetura) ou um subconjunto da mesma é emulada (por exemplo, em um sistema de computador nativo tendo um processador e memória). Em tal ambiente, uma ou mais funções de emulação do emulador podem implementar uma ou mais concretizações, ainda que um computador executando o emulador possa ter uma arquitetura diferente do que as capacidades sendo emuladas. Como exemplo, no modo de emulação, a instrução específica ou operação sendo emulada é decodificada, e uma função de emulação apropriada é construída para implementar a instrução ou operação individual.

[0331] Em um ambiente de emulação, um computador hospedeiro inclui, por exemplo, uma memória para armazenar instruções e dados; uma unidade de pesquisa e carregamento de instrução para pesquisar e carregar instruções da memória e para, opcionalmente, fornecer memória temporária local para a instrução pesquisada e carregada; uma unidade de decodificação de instrução para receber as instruções pesquisadas e carregadas e para determinar o tipo de instruções que foram pesquisadas e carregadas; e uma unidade de execução de instrução para executar as instruções. A execução pode incluir o carregamento de dados em um registro da memória; armazenamento de dados de volta para a memória a partir de um registro; ou execução de algum tipo de operação lógica ou aritmética, como determinado pela unidade de decodificação. Em um exemplo, cada unidade é implementada em software. Por exemplo, as operações sendo executadas pelas unidades são implementadas como uma ou mais sub-rotinas dentro de software emulador.

[0332] Mais particularmente, em um mainframe, instruções de máquina de arquitetura são usadas por programadores, geralmente programadores “C” atuais, geralmente por meio de um aplicativo compilador. Essas instruções armazenadas no meio de armazenamento podem ser executadas de forma nativa em Servidor de Arquitetura z/ IBM®, ou alternativamente em máquinas executando outras arquiteturas. Elas podem ser emuladas nos servidores mainframe IBM® existentes e futuros e em outras máquinas da IBM® (por exemplo, servidores de Sistemas de Energia e Sistema x Servidores). Elas podem ser executadas em máquinas rodando Linux em uma ampla variedade de máquinas usando hardware fabricado por IBM®, Intel®, AMD e outros. Além da execução naquele hardware sob a Arquitetura z/, Linux pode ser usado e também máquinas que utilizam emulação por Hercules, UMX ou FSI (Fundamental Software, Inc), em que geralmente a execução está em um modo de emulação. No modo de emulação, o software de emulação é executado por um processador nativo para emular a arquitetura de um processador emulado.

[0333] O processador nativo tipicamente executa software de emulação compreendendo firmware ou um sistema operacional nativo para executar emulação do processador emulado. O software de emulação é responsável por pesquisa e carregamento e execução de instruções da arquitetura de processador emulada. O software de emulação mantém um contador de programa emulado para manter o rastreamento de fronteiras de instrução. O software de emulação pode pesquisar e carregar uma ou mais instruções de máquina emuladas de uma vez e converter a uma ou mais instruções de máquina emuladas em um grupo de instruções de máquina nativas correspondentes para execução pelo processador nativo. Essas instruções convertidas podem ser cacheadas, tal que uma conversão mais rápida possa ser realizada. Não obstante, o software de emulação deve manter as regras de arquitetura da arquitetura de processador emulado, de modo a garantir que os sistemas operacionais e aplicativos gravados no processador emulado operem corretamente. Além disso, o software de emulação deve prover recursos identificados pela arquitetura de processador emulado incluindo, mas não limitados a, registros de controle, registros de propósito geral, registros de ponto flutuante, função de tradução dinâmica de endereço incluindo tabelas de segmento e tabelas de página, por exemplo, mecanismos de interrupção, mecanismos de comutação de contexto, relógios de Hora do Dia (TOD) e interfaces de arquitetura para subsistemas E/S, tal que um sistema operacional ou um programa de aplicativo concebido para rodar no processador emulado, possa ser rodado no processador nativo tendo o software de emulação.

[0334] Uma instrução específica sendo emulada é decodificada, e uma sub-rotina é chamada para executar a função da instrução individual. Uma função de software de emulação emulando uma função de um processador emulado é implementada, por exemplo, em uma unidade ou sub-rotina “C”, ou algum outro método de prover uma unidade para o hardware específico conforme estará dentro da habilidade daqueles versados na técnica após compreensão da descrição da concretização preferida. Várias patentes de emulação de software e hardware incluindo, mas não limitadas a, Carta- patente dos Estados Unidos N°. 5.551.013, intitulada “Multiprocessor for Hardware Emulation”, de Beausoleil et al.; e Carta-patente dos Estados Unidos N°. 6.009.261, intitulada “Preprocessing of Stored Target Routines for Emulating Incompatible Instructions on a Target Processor”, de Scalzi et al; e Carta-patente dos Estados Unidos N°. 5.574.873, intitulada “Decoding Guest Instruction to Directly Access Emulation Routines that Emulate the Guest Instructions”, de Davidian et al; e Carta-patente dos Estados Unidos N°. 6.308.255, intitulada “Symmetrical Multiprocessing Bus and Chipset Used for Coprocessor Support Allowing Non-Native Code to Run in a System”, de Gorishek et al; e Carta-patente dos Estados Unidos N°. 6.463.582, intitulada “Dynamic Optimizing Object Code Translator for Architecture Emulation e Dynamic Optimizing Object Code Translation Method”, de Lethin et al; e Carta-patente dos Estados Unidos N°. 5.790.825, intitulada “Method for Emulating Guest Instructions on a Host Computer Through Dynamic Recompilation of Host Instructions”, de Eric Traut, cada uma das quais é incorporada neste documento por referência em sua totalidade; e muitas outras ilustram uma variedade de formas conhecidas de conseguir a emulação de um formato de instrução com arquitetura para uma máquina diferente para uma máquina alvo disponível para aqueles versados na técnica.

[0335] Na FIGURA 18, um exemplo de um sistema de computador hospedeiro emulado 5092 é fornecido que emula um sistema de computador hospedeiro 5000' de uma arquitetura hospedeira. No sistema de computador hospedeiro emulado 5092, o processador hospedeiro (CPU) 5091 é um processador hospedeiro emulado (ou processador hospedeiro virtual) e compreende um processador de emulação 5093 tendo uma arquitetura de conjunto de instruções nativas diferente do processador 5091 do computador hospedeiro 5000'. O sistema de computador hospedeiro emulado 5092 tem memória 5094 acessível ao processador de emulação 5093. No exemplo de concretização, a memória 5094 é particionada em uma porção de memória de computador hospedeiro 5096 e uma porção de rotinas de emulação 5097. A memória de computador hospedeiro 5096 é disponível a programas do computador hospedeiro emulado 5092 de acordo com a arquitetura de computador hospedeiro. O processador de emulação 5093 executa instruções nativas de um conjunto de instruções de arquitetura de uma arquitetura diferente da do processador emulado 5091, as instruções nativas obtida de memória de rotinas de emulação 5097, e pode acessar uma instrução hospedeira para execução de um programa na memória de computador hospedeiro 5096 empregando uma ou mais instrução(s) obtida em uma sequência & rotina de acesso/decodificação que pode decodificar a instrução(s) hospedeira acessada para determinar uma rotina de execução de instrução nativa para emulação da função da instrução hospedeira acessada. Outras facilidades que são definidas para a arquitetura do sistema de computador hospedeiro 5000' podem ser emuladas por rotinas de facilidades de arquitetura, incluindo tais facilidades como registros de propósito geral, registros de controle, tradução dinâmica de endereço e suporte de subsistema E/S e memória cache de processador, por exemplo. As rotinas de emulação podem também tirar proveito de funções disponíveis no processador de emulação 5093 (tais como registros gerais e tradução dinâmica de endereços virtuais) para melhorar o desempenho das rotinas de emulação. Mecanismos especiais de descarregamento e hardware podem também ser fornecidos para auxiliar o processador 5093 na emulação da função do computador hospedeiro 5000'.

[0336] Em uma concretização adicional, um ou mais aspectos se referem a computação em nuvem. É antecipadamente previsto que, embora a presente divulgação inclua uma descrição detalhada sobre computação em nuvem, implementação dos ensinamentos recitados neste documento não são limitados a um ambiente computacional em nuvem. Ao contrário, as concretizações da presente invenção podem ser implementadas em conjunto com qualquer outro tipo de ambiente computacional conhecido atualmente ou desenvolvido no futuro.

[0337] Computação em nuvem é um modelo de entrega de serviços para permitir o acesso conveniente à rede sob demanda a um grupo (pool) compartilhado de recursos computacionais configuráveis (por exemplo, redes, largura de banda de rede, servidores, processamento, memória, armazenamento, aplicativos, máquinas virtuais e serviços) que podem ser rapidamente provisionados e liberados com um mínimo de esforço de gerenciamento ou interação com um provedor do serviço. Este modelo de nuvem pode incluir pelo menos cinco características, pelo menos três modelos de serviço e pelo menos quatro modelos de implantação.

[0338] As características são conforme a seguir: Autoatendimento sob demanda: um consumidor em nuvem pode unilateralmente fornecer recursos de computação, tais como tempo do servidor e armazenamento de rede, conforme necessário automaticamente, sem necessidade de interação humana com o provedor de serviço. Acesso de rede ampla: os recursos estão disponíveis através de uma rede e são acessados através de mecanismos padrão que promovem o uso por plataformas de cliente pequenas ou amplas heterogêneas (por exemplo, telefones celulares, laptops e PDAs). Agrupamento de recursos: os recursos de computação do provedor são agrupados para atender múltiplos consumidores usando um modelo de locação múltipla (multi-tenant), com diferentes recursos físicos e virtuais dinamicamente atribuídos e reatribuídos de acordo com a demanda. Há um senso de independência de localização em que o consumidor geralmente não tem controle sobre o local exato dos recursos fornecidos, mas pode ser capaz de especificar a localização em um nível mais alto de abstração (por exemplo, país, estado ou datacenter). Elasticidade rápida: os recursos podem ser rapidamente e elasticamente provisionados, em alguns casos automaticamente, para rápido dimensionamento e rápida liberação para dimensionamento. Para o consumidor, os recursos disponíveis para fornecimento, muitas vezes, parecem ser ilimitados e podem ser adquiridos em qualquer quantidade a qualquer momento. Serviço medido: os sistemas de nuvem controlam automaticamente e otimizam o uso de recursos alavancando uma capacidade de medição em algum nível de abstração apropriado ao tipo de serviço (por exemplo, armazenamento, processamento, largura de banda e contas de usuário ativo). O uso de recursos pode ser monitorado, controlado e reportado proporcionando transparência tanto para o provedor como para o consumidor do serviço utilizado.

[0339] Os modelos de serviço são conforme a seguir: Software como Serviço (SaaS): a capacidade proporcionada ao consumidor é para a utilização dos aplicativos do provedor em execução em uma infraestrutura em nuvem. Os aplicativos são acessíveis a partir de vários dispositivos de cliente através de uma interface de cliente pequena, tal como um navegador web (por exemplo, e-mail baseado na web). O consumidor não gerencia ou controla a infraestrutura de nuvem subjacente, incluindo rede, servidores, sistemas operacionais, armazenamento ou até mesmo recursos de aplicativos individuais, com a possível exceção de ajustes de configurações de aplicativo específicas de usuário limitadas. Plataforma como Serviço (PaaS): a capacidade proporcionada ao consumidor é para a implantação na infraestrutura de nuvem de aplicativos adquiridos ou criados pelo consumidor usando linguagens de programação e ferramentas suportadas pelo provedor. O consumidor não gerencia ou controla a infraestrutura de nuvem subjacente, incluindo redes, servidores, sistemas operacionais ou armazenamento, mas tem controle sobre os aplicativos implementados e, possivelmente, configurações de ambiente de hospedagem de aplicativos. Infraestrutura como Serviço (IaaS): a capacidade proporcionada ao consumidor é para a provisão de processamento, armazenamento, redes e outros recursos computacionais fundamentais onde o consumidor é capaz de implantar e executar softwares arbitrários, que podem incluir sistemas e aplicativos operacionais. O consumidor não gerencia ou controla a infraestrutura de nuvem subjacente, mas tem controle sobre sistemas operacionais, armazenamento, aplicativos implantados e, possivelmente, controle limitado de componentes de rede selecionados (por exemplo, firewalls de hospedeiro).

[0340] Os modelos de implantação são conforme a seguir: Nuvem privada: a infraestrutura da nuvem é operada exclusivamente para uma organização. Pode ser gerenciada pela organização ou um terceiro e pode existir no local ou fora das instalações. Nuvem de comunidade: a infraestrutura de nuvem é compartilhada por várias organizações e suporta uma comunidade específica que tem preocupações compartilhadas (por exemplo, missão, requisitos de segurança, política e considerações de conformidade). Pode ser gerenciada pelas organizações ou um terceiro e pode existir no local ou fora das instalações. Nuvem pública: a infraestrutura de nuvem é disponibilizada ao público em geral ou a um grande grupo de empresas e é pertencente a uma organização que vende serviços em nuvem. Nuvem híbrida: a infraestrutura de nuvem é uma composição de duas ou mais nuvens (privadas, comunitárias ou públicas) que permanecem entidades únicas, mas unidas por uma tecnologia padronizada ou própria que permite portabilidade de dados e aplicativos (por exemplo, empacotamento em nuvem para balanceamento de carga entre nuvens).

[0341] Um ambiente computacional em nuvem é orientado para serviços com foco em apatridia, baixo acoplamento, modularidade e interoperabilidade semântica. No centro da computação em nuvem está uma infraestrutura compreendendo uma rede de nós interconectados.

[0342] Referindo-se agora à FIGURA 19, um esquema de um exemplo de um nó de computação em nuvem é mostrado. O nó de computação em nuvem 6010 é apenas um exemplo de nó de computação em nuvem adequado e não se destina a sugerir qualquer limitação quanto ao escopo de uso ou funcionalidade concretizações da invenção descritas neste documento. Independentemente disso, o nó de computação em nuvem 6010 pode ser implementado e/ou realizar qualquer funcionalidade descrita acima neste documento.

[0343] No nó de computação em nuvem 6010, existe um sistema/servidor de computador 6012, que é operacional com muitas outras configurações ou ambientes de sistema de computação de propósito geral ou de propósito especial. Exemplos de sistemas de computação bem conhecidos, ambientes e/ou configurações que podem ser adequados para uso com sistema de computador/servidor 6012 incluem, mas não são limitados a, sistemas de computadores pessoais, sistemas de computadores de servidor, clientes pequenos, clientes grandes, dispositivos portáteis ou laptops, sistemas de multiprocessador, sistemas baseados em microprocessadores, conversores, produtos eletrônicos de consumo programáveis, PCs em rede, sistemas de minicomputador, sistemas de computadores mainframe e ambientes computacionais distribuídos em nuvem que incluem qualquer um dos dispositivos ou sistemas acima, e semelhantes.

[0344] O sistema de computador/servidor 6012 pode ser descrito no contexto geral de instruções executáveis por sistema de computador, tais como módulos de programa, sendo executadas por um sistema de computador. Geralmente, os módulos de programa podem incluir rotinas, programas, objetos, componentes, lógica, estruturas de dados, e assim por diante, que executam tarefas específicas ou implementam tipos de dados abstratos particulares. O sistema/servidor de computador 6012 pode ser utilizado em ambientes computacionais em nuvem distribuídos, onde as tarefas são executadas por dispositivos de processamento remotos que estão ligados através de uma rede de comunicações. Em um ambiente computacional em nuvem distribuído, os módulos de programa podem ser localizados em ambos os meios de armazenamento de sistema de computador remoto e local, incluindo dispositivos de armazenamento de memória.

[0345] Conforme ilustrado na FIGURA 19, o sistema de computador/servidor 6012 em nó de computação em nuvem 6010 é mostrado na forma de um dispositivo de computação de propósito geral. Os componentes do sistema de computador/servidor 6012 podem incluir, mas sem limitação, um ou mais processadores ou unidades de processamento 6016, uma memória de sistema 6028 e um barramento 6018 que acopla vários componentes de sistema, incluindo memória de sistema 6028 a processador 6016.

[0346] O barramento 6018 representa um ou mais dos vários tipos de estruturas de barramento, incluindo um controlador de memória ou barramento de memória, um barramento periférico, uma porta de gráficos acelerada e um processador ou barramento local usando qualquer uma das arquiteturas de barramento. Por exemplo, e sem limitação, essas arquiteturas incluem barramento ISA (Industry Standard Architecture), barramento MCA (Micro Channel Architecture), barramento ISA Melhorado (EISA), barramento local VESA (Video Electronics Standards Association) e barramento PCI (Peripheral Component Interconnect).

[0347] O sistema de computador/servidor 6012 tipicamente inclui uma variedade de meios legíveis do sistema de computador. Tais meios podem ser qualquer meio disponível que seja acessível pelo sistema de computador/servidor 6012, e inclui meios voláteis e não voláteis, meios removíveis e não removíveis.

[0348] A memória de sistema 6028 pode incluir meios legíveis por sistema de computador na forma de memória volátil, tal como memória de acesso aleatório (RAM) 6030 e/ou memória cache 6032. O sistema de computador/servidor 6012 pode adicionalmente incluir outros meios de armazenamento de sistema de computador voláteis/não voláteis, removíveis/não removíveis. Apenas a título de exemplo, o sistema de armazenamento 6034 pode ser fornecido para leitura de e gravação em um meio magnético não removível, não volátil (não ilustrado e tipicamente designado “disco rígido”). Embora não ilustrado, uma unidade de disco magnético para ler de e gravar em um disco magnético removível, não volátil (por exemplo, um “disquete”) e uma unidade de disco óptico para ler de e gravar em um disco óptico removível, não volátil, tal como um CD-ROM, DVD-ROM ou outros meios ópticos, podem ser fornecidas. Em tais casos, cada um pode ser conectado ao barramento 6018 por uma ou mais interfaces de meios de dados. Como será ilustrado e descrito abaixo, a memória 6028 pode incluir pelo menos um produto de programa tendo um conjunto (por exemplo, pelo menos um) de módulos de programa que são configurados para executar as funções de concretizações da invenção.

[0349] O programa/utilidade 6040, tendo um conjunto (pelo menos um) de módulos de programa 6042, pode ser armazenado na memória 6028, a título de exemplo, e não de limitação, bem como um sistema operacional, um ou mais programas de aplicativo, outros módulos de programa e dados do programa. Cada sistema operacional, um ou mais programas de aplicativo, outros módulos de programa e dados de programa ou alguma combinação desses, pode incluir uma implementação de um ambiente de rede. Os módulos de programa 6042 geralmente executam as funções e/ou metodologias de concretizações da invenção, como descrito neste documento.

[0350] O sistema de computador/servidor 6012 também pode se comunicar com um ou mais dispositivos externos 6014, tais como um teclado, um dispositivo apontador, um mostrador 6024 etc.; um ou mais dispositivos que permitem ao usuário interagir com o sistema de computador/servidor 6012; e/ou quaisquer dispositivos (por exemplo, placa de rede, modem etc.) que permitam que o sistema/servidor de computador 6012 se comunique com um ou mais outros dispositivos de computação. Tal comunicação pode ocorrer através de interfaces de Entrada/Saída (E/S) 6022. Ainda, o sistema de computador/servidor 6012 pode se comunicar uma rede de área local (LAN), uma rede de área larga (WAN) geral e/ou uma rede pública (por exemplo, a Internet) através do adaptador de rede 6020. Como representado, o adaptador de rede 6020 se comunica com os outros componentes do sistema de computador/servidor 6012 através do barramento 6018. Deve ser entendido que, embora não mostrado, outros componentes de software e/ou hardware podem ser usados em conjunto com o sistema de computador/servidor 6012. Exemplos incluem, mas não são limitados a: microcódigo, unidades de dispositivo, unidades de processamento redundantes, matrizes de unidades de disco externas, sistemas RAID, unidades de fita e sistemas de armazenamento de arquivo de dados etc.

[0351] Referindo-se agora à FIGURA 20, o ambiente computacional em nuvem ilustrativo 6050 é representado. Como mostrado, o ambiente computacional em nuvem 6050 compreende um ou mais nós de computação em nuvem 6010 com que os dispositivos de computação local usados por consumidores de nuvem, como, por exemplo, assistente pessoal digital (PDA) ou telefone celular 6054A, computador de mesa 6054B, computador laptop 6054C e/ou sistema de computador de automóvel 6054N podem se comunicar. Os nós 6010 podem se comunicar entre si. Eles podem ser agrupados (não mostrados) fisicamente ou virtualmente, em uma ou mais redes, tais como nuvem Privada, Comunitária, Pública ou Híbrida. Isso permite que o ambiente computacional em nuvem 6050 ofereça infraestrutura, plataformas e/ou software como serviços para os quais um consumidor de nuvem não precisa manter recursos em um dispositivo de computação local. Entende-se que os tipos de dispositivos de computação 6054A-N mostrados na FIGURA 20 são destinados a ser apenas ilustrativos e que os nós de computação 6010 e ambiente computacional em nuvem 6050 podem se comunicar com qualquer tipo de dispositivo computadorizado em qualquer tipo de rede e/ou conexão endereçável de rede (por exemplo, usando um navegador da web).

[0352] Referindo-se agora à FIGURA 21, é apresentado um conjunto de camadas de abstração funcional providas pelo ambiente computacional em nuvem 6050 (Figura 20). Deve ser entendido que os componentes, camadas e funções mostrados na FIGURA 21 são apenas ilustrativos e que as concretizações da invenção não são limitadas a eles. Conforme ilustrado, são fornecidas as seguintes camadas e funções correspondentes:

[0353] A camada de hardware e software 6060 inclui componentes de hardware e software. Exemplos de componentes de hardware incluem mainframes, em um exemplo sistemas zSeries® da IBM®; servidores com base em arquitetura RISC (Reduced Instruction Set Computer), em um exemplo, sistemas pSeries® da IBM; sistemas xSeries® da IBM; sistemas BladeCenter® da IBM; dispositivos de armazenamento; redes e componentes de rede. Exemplos de componentes de software incluem software de servidor de aplicativos de rede, em um exemplo, servidor de aplicativo WebSphere® da IBM; e software de banco de dados, em um exemplo, software de banco de dados DB2® da IBM. (IBM, zSeries, pSeries, xSeries, BladeCenter, WebSphere e DB2 são marcas registradas da International Business Machines Corporation, registradas em muitas jurisdições no mundo).

[0354] A camada de virtualização 6062 provê uma camada de abstração a partir da qual podem ser fornecidos os seguintes exemplos de entidades virtuais: servidores virtuais; armazenamento virtual; redes virtuais, incluindo redes privadas virtuais; aplicativos virtuais e sistemas operacionais; e clientes virtuais.

[0355] Em um exemplo, a camada de gerenciamento 6064 pode proporcionar as funções descritas abaixo. O provisionamento de recursos provê a aquisição dinâmica de recursos de computação e outros recursos que são utilizados para realizar tarefas dentro do ambiente computacional em nuvem. A Medição e Precificação fornecem rastreamento de custos conforme os recursos são utilizados dentro do ambiente computacional em nuvem, e faturamento e emissão de invoices para consumo desses recursos. Em um exemplo, esses recursos podem incluir licenças de software de aplicativo. A segurança provê a verificação de identidade para usuários de nuvem e tarefas, bem como proteção de dados e outros recursos. O portal de usuário provê acesso ao ambiente computacional em nuvem para consumidores e administradores do sistema. O gerenciamento de nível de serviço provê gerenciamento e alocação de recurso de computação em nuvem, tal que que os níveis de serviço requeridos sejam atendidos. O planejamento e o cumprimento do Acordo de Nível de Serviço (SLA) prevê o pré-arranjo para, e a contratação de, recursos de computação em nuvem para os quais um requisito futuro é antecipado de acordo com um SLA.

[0356] A camada de cargas de trabalho 6066 provê exemplos de funcionalidade para os quais o ambiente computacional em nuvem pode ser utilizado. Exemplos de cargas de trabalho e funções que podem ser fornecidas a partir desta camada incluem: mapeamento e navegação; desenvolvimento de software e gerenciamento do ciclo de vida; treinamento em sala de aula virtual; processamento analítico de dados; e processamento de transação.

[0357] A terminologia usada neste documento tem a finalidade de descrever concretizações particulares apenas e não se destina a ser limitante. Como usado neste documento, as formas singulares “um”, “uma”, “o” e “a” destinam-se a incluir também as formas de plural, a menos que o contexto claramente indique o contrário. Será ainda entendido que os termos “compreende” e/ou “compreendendo”, quando usados nesta especificação, especificam a presença características citadas, números inteiros, etapas, operações, elementos e/ou componentes, mas não excluem a presença ou adição de uma ou mais de outras características, números inteiros, etapas, operações, elementos, componentes e/ou grupos dos mesmos.

[0358] As estruturas correspondentes, materiais, ações e equivalentes de todos os meios ou etapas mais elementos de função nas reivindicações abaixo, se houver, pretendem incluir qualquer estrutura, material ou ação para executar uma função em combinação com outros elementos reivindicados conforme especificamente reivindicado. A descrição de uma ou mais concretizações foi apresentada para fins de ilustração e descrição, mas não se destina a ser exaustiva ou limitada à forma divulgada. Muitas modificações e variações serão evidentes para os versados na técnica. A concretização oi escolhida e descrita a fim de melhor explicar vários aspectos e a aplicação prática, e para permitir que outras pessoas que várias concretizações adequadas para a utilização versadas na técnica compreendam com várias modificações são particular contemplada.

Claims (11)

1. Método para executar uma instrução em um ambiente de computação, o referido método caracterizado pelo fato de que compreende: obter, por um processador, uma instrução para execução, sendo a instrução definida para execução por computador de acordo com uma arquitetura de computador, a instrução compreendendo: um código de operação para especificar uma operação final de transação condicional; e um ou mais campos para fornecer um endereço de um local de armazenamento modificado por outro processador ou um subsistema de entrada / saída, o local de armazenamento incluindo um operando; e executar, pelo processador, a instrução, a execução compreendendo: buscar o operando no local de armazenamento; com base no operando sendo um valor negativo, interromper a execução transacional de uma transação associada à instrução; com base no operando sendo zero, finalizar a transação; e com base no valor positivo do operando, adiando a conclusão da instrução, buscando novamente o operando e inspecionando o operando até que o operando seja um valor negativo ou zero, uma interrupção está pendente ou existe um tempo limite dependente do modelo.

2. Método, de acordo com a reivindicação 1, caracterizado pelo fato de que o intervalo de tempo é excedido e em que a execução compreende ainda: abortar a execução transacional da transação; e definir um código de condição em uma transação anula a palavra de status do programa para um valor definido.

3. Método, de acordo com a reivindicação 1, caracterizado pelo fato de que, com base no cancelamento da execução transacional, um código de condição em uma palavra de status do programa de cancelamento de transação é definido como um valor definido.

4. Método, de acordo com a reivindicação 1, caracterizado pelo fato de que, com base no término da transação, armazenamento de acessos feitos pela transação são confirmados, uma profundidade de aninhamento de transação é definida como zero, o processador sai do modo de execução transacional e um código de condição é definido com um valor definido .

5. Método, de acordo com a reivindicação 4, caracterizado pelo fato de que o valor predefinido da profundidade de aninhamento de transação compreende um.

6. Método, de acordo com a reivindicação 1, caracterizado pelo fato de que um ou mais campos compreendem um campo de índice, um campo base, um primeiro campo de deslocamento e um segundo campo de deslocamento, em que o conteúdo dos registros designados por um ou mais campos de índice e campo base são adicionados a uma concatenação do segundo campo de deslocamento e do primeiro campo de deslocamento para fornecer a localização do operando.

7. Método, de acordo com a reivindicação 6, caracterizado pelo fato de que o operando é um segundo operando da instrução e compreende um número inteiro binário assinado de 64 bits.

8. Sistema de computador para executar uma instrução em um ambiente de computação, o referido sistema de computador caracterizado pelo fato de que compreende: uma memória; e um processador em comunicação com a memória, sendo o processador configurado para: obter uma instrução para execução, sendo a instrução definida para execução por computador de acordo com uma arquitetura de computador, compreendendo a instrução: um código de operação para especificar uma operação final de transação condicional; e um ou mais campos para fornecer um endereço de um local de armazenamento modificado por outro processador ou um subsistema de entrada / saída, o local de armazenamento incluindo um operando; e executar a instrução, a execução compreendendo: buscar o operando no local de armazenamento; com base no operando sendo um valor negativo, interrompendo a execução transacional de uma transação associada à instrução; com base no operando sendo zero, finalizar a transação; e com base no valor positivo do operando, adiar a conclusão da instrução, buscando novamente o operando e inspecionando o operando até que o operando seja um valor negativo ou zero, uma interrupção esteja pendente ou exista um tempo limite dependente do modelo.

9. Sistema de computador, de acordo com a reivindicação 8, caracterizado pelo fato de que o intervalo de tempo é excedido e em que a execução compreende ainda: abortar a execução transacional da transação; e definir um código de condição em uma transação aborta a palavra de status do programa para um valor definido.

10. Sistema de computador, de acordo com a reivindicação 8, caracterizado pelo fato de que, com base no término da transação, os acessos do armazenamento feitos pela transação são confirmados, uma profundidade de aninhamento de transação é definida como zero, o processador sai do modo de execução transacional e um código de condição é definido como um valor definido.

11. Sistema de computador, de acordo com a reivindicação 8, caracterizado pelo fato de que um ou mais campos compreendem um campo de índice, um campo de base, um primeiro campo de deslocamento e um segundo campo de deslocamento, em que o conteúdo dos registros designados por um ou mais campos de índice e a base campo é adicionado a uma concatenação do segundo campo de deslocamento e do primeiro campo de deslocamento para fornecer a localização do operando.

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