BR102014016494B1

BR102014016494B1 - Método para codificar e aparelho para codificar

Info

Publication number: BR102014016494B1
Application number: BR102014016494-4A
Authority: BR
Inventors: Mustafa Eroz; Lin-nan Lee
Original assignee: Hughes Network Systems, Llc
Priority date: 2013-07-02
Filing date: 2014-07-02
Publication date: 2022-02-01
Also published as: EP2822182B1; EP2822182A1; IN2014MU01839A; BR102014016494A2

Abstract

APARELHO E MÉTODO PARA ESQUEMAS DE CODIFICAÇÃO E MODULAÇÃO MELHORADOS PARA SISTEMAS DE COMUNICAÇÕES DE SATÉLITE DE BANDA LARGA. Esquemas de modulação e codificação são fornecidos para melhorar o desempenho de sistemas de comunicação sem fio para suportar serviços e aplicativos para terminais com as necessidades operacionais em relações de Es/No relativamente baixas. Os esquemas de modulação e codificação fornecidos suportará serviços e aplicativos de comunicação atuais e futuros para terminais com requisitos operacionais a relações de Es/No relativamente baixas, e irá fornecer esquemas de modulação e codificação que oferecem granularidade mais fina dentro de um intervalo operacional intermediário de relações de Es/No. Os novos esquemas de codificação e modulação oferecem novos códigos de BCH, e código de verificação de paridade de baixa densidade (LDPC).

Description

FUNDAMENTOS

[001] Nas últimas décadas, evolução nas tecnologias de comunicação de dados tem continuado a fornecer serviços de multimídia melhorados (por exemplo, voz, dados, vídeo, etc) para usuários finais. Tais tecnologias de comunicação englobam várias plataformas de entrega, incluindo linhas de fios terrestres, comunicações sem fio e de fibra e tecnologias de redes, e comunicações via satélite etecnologias de rede. Além disso, nos últimos anos, aproliferação das comunicações móveis tem estimulado umcrescimento exponencial no fornecimento tais serviços demultimídia melhorados sobre redes de comunicações móveis (tanto com base em satélite e terrestres). Como parte da evolução contínua de tais plataformas de comunicação e tecnologias de suporte, a organização Difusão de Vídeo Digital (DVB) foi formada (como um consórcio global liderado pelos difusores, fabricantes, operadores de rede, desenvolvedores de software, órgãos reguladores e outros) para avançar o projeto de padrões interoperáveis abertos para a entrega global de mídia digital e serviços de difusão.

[002] Como parte do processo de padronização para mídia digital e serviços de difusão, a organização de DVB conseguiu a adoção e publicação do padrão DVB-S2 via organizações de definição de padrões reconhecidos (por exemplo, ETSI e TIA). DVB-S2 é um padrão de sistema de transmissão de satélite digital que cobre estrutura de enquadramento, codificação de canal e sistemas de modulação, projetado para serviços de difusão (para televisão de alta definição e padrão), serviços interativos (por exemplo, acesso à Internet para aplicativos de consumidor), e outros aplicativos de satélite de banda larga. DVB-S2 representa um padrão flexível, cobrindo uma variedade de serviços de dados e multimídia entregues através de sistemas de comunicações de satélite. O padrão DVB-S2 cobre diversos recursos tecnológicos, como um adaptador de fluxo de entrada flexível (apropriado para operação com fluxos de entrada únicos e múltiplos de vários formatos), um sistema de codificação de correção de erro antecipada robusto (FEC) com base em códigos de verificação de paridade de baixa densidade (LDPC) concatenados com códigos de Bose Chaudhuri Hocquenghem (BCH), uma ampla gama de taxas de código (de 1/4 até 9/10), quatro constelações de sinal (variando em eficiência de espectro de 2 bit/s/Hz a 5 bit/s/Hz), e funcionalidade de codificação e modulação adaptativa (ACM) (otimização de codificação e modulação de canal em uma base quadro a quadro).

[003] Desde sua criação, o padrão DVB-S2 foi adotado mundialmente como um padrão predominante para difusão, aplicativos e serviços interativos e outros serviços de banda larga através de redes de comunicações via satélite. Atualmente, existem aplicativos e serviços para terminais, particularmente no domínio de comunicações móveis, que requerem operação em menores relações de sinal-ruído (ES/N0), até cerca de -9 dB a -10 dB. Os esquemas de codificação e modulação atuais (por exemplo, os esquemas de codificação e modulação do padrão DVB-S2), no entanto, suportam operação até relações de ES/N0 de apenas cerca de - 3 dB, e, portanto, são incapazes de suportar os requisitos operacionais para tais terminais móveis atuais e outros terminais de baixa relação de sinal-ruído (SNR) (por exemplo, abaixo de -3 dB). Além disso, os esquemas de modulação e codificação do atual padrão DVB-S2 (relações de ES/N0 dentro do intervalo de aproximadamente -3 dB a 15,5 dB) carecem de granularidade suficiente para satisfazer as exigências de terminais no crescente campo da difusão, aplicativos e serviços interativos e outros serviços de banda larga através de redes de comunicações de satélite.

[004] O que é necessário, portanto, são sistemas e métodos para fornecer esquemas de modulação e codificação que suportam serviços e aplicativos de comunicação atuais e futuros para terminais com necessidades operacionais em SNR relativamente baixa e terminais, e para fornecer esquemas de modulação e codificação que oferecem granularidade mais fina (entre esquemas de modulação e codificação existentes) dentro de um intervalo operacional intermediário.

ALGUMAS MODALIDADES EXEMPLARES

[005] A presente invenção vantajosamente aborda os requisitos e necessidades anteriores, assim como os outros, através de um sistema e métodos para fornecer esquemas de modulação e codificação que suportam serviços e aplicativos de comunicações atuais e futuros para terminais com requisitos operacionais em relações de ES/N0 relativamente baixas (por exemplo, dentro do intervalo operacional de cerca de -3 dB a -10 dB), e para fornecer esquemas de modulação e codificação que oferecem granularidade dentro de um intervalo operacional intermediário de relações de ES/N0 (por exemplo, cerca de -3 dB a 15,5 dB).

[006] De acordo com uma modalidade exemplar, um método de codificação compreende, por um processador de um dispositivo, uma sequência de dados de fonte de bits de informação com base em uma matriz de verificação de paridade estruturada predeterminada de código de Verificação de Paridade de Baixa Densidade (LDPC), em que a codificação é realizada com base em quadros da sequência de dados de fonte, cada quadro sendo de um comprimento de kldpc bits de informação (i0, i1, ..., ikldpc-1), e a saída dacodificação compreende quadros de LDPC codificados cada sendo nidpc bits codificados em comprimento. A matriz de verificação de paridade estruturada é representada por informação tabular (uma tabela de código) de um formato em que cada linha representa ocorrência de um valor dentro de uma respectiva coluna da matriz de verificação de paridade, e as colunas da matriz de verificação de paridade são derivadas de acordo com uma operação predeterminada com base nas respectivas linhas da informação tabular, e em que a tabela de código compreende um de uma seleção de novos projetos de código de LDPC (cada representado por uma respectiva tabela de código). De acordo com o método, a codificação em que a codificação compreende gerar nidpc — kidpc bits de paridade (po, pi, ..., Pnidpc-kidpc-i) para cadaquadro da sequência de dados de fonte, em que a geração dos bits de paridade compreende: inicializar acumuladores de bit de paridade para po, p1, ..., pnldpc-kldpc-1 para zero;acumular bit de informação io em endereços de acumulador de bit de paridade especificados na primeira linha da tabela; para o próximo grupo de m-1 bits de informação, iy (y = 1, 2, ..., m-1), acumular cada bit de informação em endereços de acumulador de bit de paridade {x + (y mod m) * q} mod (nidpc — kidpc) , em que x indica um endereço de um acumulador de bit de paridade que corresponde ao bit de informação i0, e q é uma constante dependente de taxa de código (q = (nidpc - k) / m), e em que m é uma constante dependente de código e k = R*n (onde R é a taxa de código); acumular im em endereços de acumulador de bit de paridade especificados na segunda linha da tabela, e, de uma forma semelhante como para o grupo de m-1 bits de informação (acima), acumular cada bit de informação do próximo grupo de m-1 bits de informação iz, z = (m+1, m+2, ..., 2m) em {x + (z mod m) * q} mod (nldpc - kldpc), em que x indica o endereço do acumulador de bit de paridade correspondente ao bit de informação im (as entradas da segunda linha da tabela); de um modo semelhante, para cada grupo subsequente de m bits de informação, acumular os bits de informação em endereços de bit de paridade com base em uma próxima linha da tabela; e depois de todos os bits de informação do quadro serem acumulados, realizar operações de acordo com

em que para i = 1, 2, ..., (nldpc - kldpc - 1), cada piresultante da operação para um dado i é igual ao bit de paridade.

[007] De acordo com uma outra modalidade exemplar, o método compreende ainda modular os quadros de FEC codificados de acordo com um esquema de modulação selecionado, em que o esquema de modulação selecionado compreende um dos seguintes tipos de modulação: π/2 BPSK (Chaveamento de Deslocamento de Fase Binário), QPSK (Chaveamento de Deslocamento de Fase em Quadratura), 8-PSK (Chaveamento de Deslocamento de Fase), 16-APSK (Chaveamento de Deslocamento de Fase em Amplitude), e 32-APSK, em que, no caso de π/2 BPSK ou QPSK, os quadros de FEC codificados não são intercalados.

[008] Ainda outros aspectos, características e vantagens da presente invenção são prontamente evidentes a partir da seguinte descrição detalhada, simplesmente por ilustrar um certo número de modalidades particulares e implementações, incluindo o melhor modo contemplado para realizar a presente invenção. A presente invenção também é capaz de outras e diferentes modalidades, e os seus vários detalhes podem ser modificados em vários aspectos óbvios, tudo sem se afastar do espírito e âmbito da presente invenção. Deste modo, os desenhos e descrição devem ser considerados como de natureza ilustrativa e não como limitativos.

BREVE DESCRIÇÃO DOS DESENHOS

[009] A presente invenção é ilustrada por meio de exemplo, e não como forma de limitação, nas figuras dos desenhos anexos e nos quais números de referência iguais se referem a elementos iguais e em que:

[010] A Figura 1A ilustra um sistema de comunicações capaz de utilizar protocolos de modulação e codificação, de acordo com modalidades exemplares da presente invenção;

[011] A Figura 1B ilustra um sistema de comunicações de satélite capaz de utilizar protocolos de modulação e codificação, de acordo com modalidades exemplares da presente invenção;

[012] A Figura 2A ilustra um diagrama de blocos de um transmissor exemplar configurado para operar nos sistemas das Figuras 1A e 1B, de acordo com modalidades exemplares da presente invenção;

[013] A Figura 2B ilustra um diagrama de blocos de um receptor exemplar configurado para operar nos sistemas das Figuras 1A e 1B, de acordo com modalidades exemplares da presente invenção;

[014] A Figura 3A ilustra o esquema de intercalação de bits para os formatos de modulação 8PSK (para todas as taxas exceto taxa de 3/5) do padrão DVB-S2 para o comprimento de quadro de FEC normal;

[015] A Figura 3B ilustra o sistema de intercalação de bit para os formatos de modulação 8PSK (para a taxa de 3/5 apenas) do padrão DVB-S2 para o comprimento de quadro de FEC normal;

[016] A Figura 4 ilustra uma constelação de sinal 32APSK (4+12+16) da técnica anterior;

[017] A Figura 5 ilustra curvas de desempenho simuladas para os esquemas de codificação e modulação fornecidos ao longo de um canal AWGN, de acordo com modalidades exemplares da presente invenção;

[018] A Figura 6 ilustra um fluxograma de um processo exemplar para codificação e modulação de uma sequência de dados de fonte de bits de informação, de acordo com modalidades exemplares da presente invenção;

[019] A Figura 7 ilustra um fluxograma de um processo exemplar para demodulação e decodificação de uma transmissão de sinal de dados recebida para replicar uma sequência de dados de fonte de bits de informação que foram codificados e modulados, de acordo com modalidades exemplares da presente invenção;

[020] A Figura 8 ilustra um diagrama de blocos de um conjunto de chips que pode ser utilizado na implementação de protocolos de sistema de comunicações, de acordo com as modalidades exemplares da presente invenção.

DESCRIÇÃO DETALHADA

[021] Um sistema e métodos para protocolos de sistema de comunicações para suportar serviços e aplicativos de comunicações ao longo de enlaces de relação de sinal-ruído relativamente baixa (ES/N0), são descritos. Na descrição que segue, para os fins de explicação, numerosos detalhes específicos são apresentados a fim de fornecer um entendimento completo da invenção. É evidente, no entanto, que a invenção pode ser praticada sem estes detalhes específicos, ou com um dispositivo equivalente. Em outros casos, estruturas e dispositivos bem conhecidos são mostrados em forma de diagrama de bloco, a fim de evitar obscurecer desnecessariamente a presente invenção.

[022] A Figura 1A ilustra um sistema de comunicações capaz de utilizar protocolos de modulação e codificação, de acordo com modalidades exemplares da presente invenção. Com referência à Figura 1A, um sistema de comunicações de banda larga 110 inclui um ou mais transmissores 112 (dos quais um é mostrado) que geram formas de onda de sinais para transmissão para um ou mais receptores 116 (dos quais um é mostrado). As formas de onda de sinais são transmitidas através de um canal de comunicações 114, que (por exemplo) pode compreender um canal de um sistema de comunicações terrestre, sem fio terrestre ou por satélite. Neste sistema de comunicações discreto 110, o transmissor 112 tem uma fonte de sinal que produz um conjunto discreto de sinais de dados, em que cada um dos sinais de dados é transmitido através de uma forma de onda de sinal correspondente. O conjunto discreto de sinais de dados pode ser primeiro codificado (por exemplo, por meio de um código de correção antecipada de erros (FEC)) para combater o ruído e outros problemas associados com o canal 114. Uma vez codificados, os sinais codificados podem, então, ser modulados em uma portadora para transmissão ao longo do canal 114. As formas de onda de sinal são atenuadas, ou de outra forma alteradas, pelo canal de comunicações 114.

[023] FEC é necessária em sistemas terrestres e de satélite para fornecer comunicação de alta qualidade através de um canal de propagação de frequência de rádio (RF), o que induz distorções de forma de onda e espectro de sinal, incluindo atenuação de sinal (perda de propagação de espaço livre), desvanecimento induzido por multicaminho e interferência de canal adjacente. Esses prejuízos conduzem o projeto do equipamento de transmissão de rádio e receptor; objetivos de projeto exemplares incluem selecionar formatos de modulação, esquemas de controle de erros, técnicas de demodulação e decodificação e componentes de hardware que, juntos, oferecem um equilíbrio eficiente entre o desempenho de sistema e a complexidade de implementação. Diferenças nas características de canal de propagação, como entre canais de comunicação terrestres e por satélite, resultam naturalmente em projetos de sistemas significantemente diferentes. Da mesma forma, sistemas de comunicação existentes continuam a evoluir a fim de satisfazer os requisitos de sistema para nova taxa superior ou serviços de comunicação de fidelidade superior.

[024] A Figura 1B ilustra um sistema de comunicações de satélite capaz de utilizar protocolos de modulação e codificação, de acordo com modalidades exemplares da presente invenção. Com referência à Figura 1B, sistema de comunicações de satélite 120 inclui um satélite 121 que suporta comunicação entre os vários terminais de satélite (STs) 123a-123n, terminais de usuário (UTs) 127a-127n, e um hub 127. O HUB 127 pode desempenhar o papel de um Centro de Operações de Rede (NOC), que controla acesso dos STs 123a- 123n e UTs 127a-127n para o sistema 120, e também fornece funções de gerenciamento de elemento e controle da funcionalidade de gerenciamento de recursos e resolução de endereços. O sistema de comunicações de satélite 120 pode operar como um sistema tipo tubo curvado tradicional, onde o satélite funciona essencialmente como um repetidor. Alternativamente, o sistema 120 pode empregar uma comutação ou processamento de satélite suportando comunicações de malha (comunicações ponto a ponto diretamente entre um par dos STs 123a-123n e UTs 127a-127n).

[025] Em um sistema tipo tubo curvado tradicional de uma modalidade exemplar, por exemplo, o satélite funciona como um repetidor ou tubo curvado, e comunicações entre os STs 123a-123n e UTs 127a-127n são transmitidas através de um caminho de salto duplo. Por exemplo, em uma comunicação do ST 123a para ST 123n, ao longo do primeiro salto, a comunicação é transmitida, via satélite, a partir do ST 123a ao HUB 127. O HUB 127 decodifica a comunicação e determina o destino como ST 123n. O HUB 127, em seguida, adequadamente endereça e reempacota a comunicação, codifica e modula-a, e transmite a comunicação sobre o segundo salto, via satélite, para o destino ST 123n. Deste modo, o satélite de um tal sistema atua como um tubo curvado ou repetidor, transmitindo comunicações entre o hub 127 e os STs / UTs.

[026] Em uma modalidade alternativa, com um sistema de comunicações 120 que emprega um satélite de processamento (por exemplo, incluindo um comutador de pacotes operando, por exemplo, em uma camada de enlace de dados), o sistema pode suportar comunicações de unidifusão diretas (ponto a ponto) e comunicações de multicast entre os STs 123a-123n e UTs 127a-127n. No caso de um satélite de processamento, o satélite 121 decodifica o sinal recebido e determina o ST (s) / UT (s) de destino (como o hub 127 faria em um sistema tipo tubo curvado). O satélite 121, em seguida, endereça os dados de forma adequada, o codifica e modula, e transmite o sinal modulado, ao longo do canal 114, para o ST (s) / UT (s) de destino. Além disso, os STs 123a-123n podem cada fornecer conectividade a um ou mais respectivos hosts (por exemplo, hosts 125a-125n, respectivamente).

[027] Além disso, com base nas tendências recentes no avanço de aplicativos e serviços atuais e no desenvolvimento de novos aplicativos e serviços, prevê-se que os sistemas que empregam uma multiplexação de sinais de dados no mesmo canal 114 (por exemplo, multiplexado no tempo), onde (em uma base quadro a quadro) tais sinais de dados podem ser destinados para diferentes terminais de recepção de diferentes capacidades (por exemplo, qualquer combinação de STs 125a-125n e UTs 127n-127a. Por exemplo, os sinais de dados destinados à terminais de S / N alta (por exemplo, qualquer um dos STs 125a-125n) podem ser multiplexados com os sinais de dados destinados a terminais de S / N mais baixa (por exemplo, qualquer um dos 127a-127n UTs), no mesmo canal 114 (em uma base quadro a quadro).

[028] A Figura 2A ilustra um diagrama de blocos de um transmissor exemplar configurado para operar nos sistemas das Figuras 1A e 1B, de acordo com modalidades exemplares da presente invenção. Com referência à Figura 2A, o transmissor 210 é equipado com um módulo de encapsulamento de dados 211 que aceita os dados de fonte da camada de aplicação originais e executa o encapsulamento de camada superior a partir dos quadros de banda base. O codificador (por exemplo, um codificador de FEC) 213 recebe os quadros de banda base a partir do módulo de encapsulamento de dados 211, e emite um fluxo codificado de maior redundância adequado para processamento de correção de erro no receptor (mostrado na Figura 6). O sinal codificado é alimentado para o modulador 215, que mapeia as mensagens codificadas para formas de onda de sinal, baseado em parte nas constelações de sinal de modulação. Por exemplo, o módulo de encapsulamento de dados 211 realiza o encapsulamento de camada superior para gerar os quadros de banda base com base nos bits de dados de fonte, e em seguida, o codificador 213 e modulador 215 executam coletivamente a modulação e codificação dos quadros de banda base e a geração dos quadros de camada física, de acordo com as modalidades exemplares da presente invenção. Os quadros da camada física são transmitidos (como formas de onda de sinal), através da antena de transmissão 217, sobre o canal de comunicação 114 para o satélite 121.

[029] A Figura 2B ilustra um diagrama de blocos de um receptor exemplar configurado para operar nos sistemas das Figuras 1A e 1B, de acordo com modalidades exemplares da presente invenção. Com referência à Figura 2B, o receptor 220 compreende antena de recepção 229, módulo de sincronização 227, demodulador 225, decodificador 223 e um módulo de de-encapsulamento 221. A antena de recepção 229 recebe a forma de onda de sinal transmitida através do canal 114 a partir do satélite 121. O módulo de sincronização 227 detecta a palavra única, executa sincronização e determina o modcod e outra sinalização de PLS do cabeçalho de PL. O demodulador 225 demodula as formas de onda de sinal recebidas, com base em parte na constelação de sinal utilizada para a modulação, para obter os sinais codificados. O decodificador 223, em seguida, decodifica a sequência de bits demodulada para gerar os dados da mensagem encapsulados, e o módulo de de- encapsulamento 221 de-encapsula os dados de mensagem para regenerar os dados de fonte originais.

[030] Como mencionado acima, como uma modalidade exemplar para serviços de comunicações de banda larga e de difusão sobre redes de satélites, o padrão DVB-S2 foi adotado mundialmente como um padrão predominante para difusão, serviços e aplicativos interativos e outros serviços e aplicativos de banda larga. A estrutura de enquadramento, sistemas de codificação e modulação de canal do padrão DVB-S2 são descritos na publicação de Instituto de Padrões de Telecomunicações Europeu (ETSI), ETSI EN 302 307 V1.3.1. DVB-S2 representa um padrão flexível, cobrindo uma variedade de serviços de dados e multimídia entregues através de sistemas de comunicações de satélite. Protocolos de Encapsulamento de Fluxo Genérico (GSE) podem ser empregados para fornecer um protocolo de camada de enlace de dados que facilita a transmissão de dados de usuário ou da aplicação a partir de protocolos orientados por pacotes (por exemplo, Protocolo de Internet ou IP) no topo de um protocolo de camada física unidirecional (por exemplo, DVB- S2). De acordo com o protocolo de GSE, dados de aplicação na forma de unidades de dados de pacote (PDUs) são primeiro encapsulados dentro dos quadros de banda base da rede de comunicações (por exemplo, padrão pacotes de banda base de DVB-S2 em um sistema de comunicações de satélite).

[031] O padrão DVB-S2, por exemplo, foi desenvolvido para facilitar a sincronização e sinalização robustas na camada física, e sincronização e detecção dos parâmetros de modulação e codificação por um receptor antes da demodulação e decodificação de FEC. Na camada física, quadros de banda base são codificados de modo a formar um fluxo de saída de quadros de FEC. Por exemplo, os quadros de banda base são codificados pelo codificador de FEC 213, que compreende uma codificação exterior de t-erro de BCH através do codificador de BCH 213a, uma codificação interior de LDPC através do codificador de LDPC 213b, e intercalação de bits através do intercalador de bits 213c. O intercalador 213c reordena a sequência codificada de símbolos ou bits a partir do codificador de LDPC 213b de uma maneira predeterminada. Mais especificamente, o subsistema de codificação de FEC de DVB-S2 compreende uma codificação exterior de BCH, codificação interior de LDPC e intercalação de bits. A entrada para o subsistema de FEC consiste de um fluxo de dados de quadros de banda base, em que cada quadro de banda base de Kbch bits é processado pelo sistema de codificação para produzir um quadro de FEC de nidpc bits, em que nidpc = 64800 para um quadro de FEC normal e nldpc = 16200 para um quadro de FEC curto.

[032] Enquadramento de camada física é então realizado, por cortar os Quadros de XFEC em um número de slots de tamanho fixo (de comprimento M = 90 símbolos cada), para gerar os quadros da camada física, conforme especificado na Secção 5.5 da publicação DVB-S2 acima referenciada, ETSI EN 302 307.

[033] Para a codificação de BCH exterior, os parâmetros de codificação de BCH são especificados nas tabelas a seguir:Tabela 1a: Parâmetros de Codificação (quadro de FECnormal - Bloco Codificado de LDPC nidpc = 64800)

Tabela 1b: Parâmetros de Codificação (Quadro de FECcurto - Bloco Codificado de LDPC nidpc = 16200)

[034] O polinômio gerador do codificador de BCH é obtido multiplicando-se os primeiros t polinômios especificados nas tabelas a seguir: Tabela 2a: Polinômios de BCH (quadro de FEC normal -

Tabela 2b: Polinômios de BCH (curto Quadro de FEC -Bloco Codificado de LDPC nidpc = 16200)

[035] A codificação de BCH de bits de informação m =(mkbch-1, mkbch-2, ... m1, m0) para uma palavra de código c =(mkbch-1, mkbch-2, ... m1, m0, dnbc-kbch-1, dnbc-kbch-2, ... d1, d0,) é conseguida como segue: (1) multiplicar o polinômio de mensagem m(x) (mkbch-1xkbch-1 + mkbch-1xkbch-2 +...+ m1x + m0) por xnbch-kbch; (2) dividir xnbch-kbchm(x) pelo polinômio gerador g(x), onde d(x) = (mnbch-kbch-ixnbch-kbch-1 + ...+ dix + do) é o resto; e (3) definir a polinômio de palavra de código c(x) = xnbch-kbchm + d(x).

[036] Em seguida, para a codificação interior de LDPC, o codificador de LDPC codifica sistematicamente um bloco de informação de tamanho kldpc, i = (o, io, i1, ..., ikldpc-1)em uma palavra-código de tamanho nidpc, c= (io, ii, • ••, ikidpc-i, po, pi, •••, Pnidpc-kidpc-i) • A transmissão da palavra de código inicia na ordem dada a partir de io e termina com pnidpc-kidpc- i. Os parâmetros de código de LDPC (kidpc, nidpc) são especificados nas tabeias acima ia e ib. Para os modos compatíveis para trás, a saída do código interior é processada de acordo com o anexo F da pubiicação DVB-S2 acima referenciada, ETSI EN 302 307^

[037] A tarefa do codificador de LDPC é determinar ηldpc- kldpc bits de paridade (p0, p1, ..., pηldpc-kldpc-1) para cadabloco de kldpc bits de informação (i0, i1, ..., ikldpc-1). Oprocedimento é o seguinte: (1) inicializar p0 = p1 = ... =pηldpc-kldpc-1 = 0; (2) para o primeiro bit de informação i0,acumular i0 nos endereços de bit de paridade especificadosna primeira linha da tabela para a respectiva taxa decódigo e o tamanho de quadro de FEC - As tabelas sãoespecificadas nos anexos B e C da publicação DVB-S2 acimamencionada, ETSI EN 302 307, por exemplo, para o código detaxa 2/3 para ηldpc = 64800 (Tabela B.6 do Anexo B), ondetodas as adições são em GF (2):

(3) para os próximos 359 bits de informação, im = 1, 2, ..., 359, acumular im em endereços de bit de paridade {x + m mod 360 * q} mod (nidpc - kidpc) , em que x indica um endereço do acumulador de bit de paridade correspondente ao primeiro bit i0, e q é uma constante dependente de taxa de código (especificada nas Tabelas 3a e 3b, abaixo). Continuando com o exemplo, para o código de taxa de 2/3para nldpc = 64800, q = 60 - assim, por exemplo, para o bit de informação i1, as seguintes operações são executadas:

(4) para o 361-ésimo bit de informação i360, acumular i360 nos endereços de bit de paridade especificados na segunda linha da tabela apropriada (nos anexos B e C de ETSI EN 302 307) para a respectiva taxa de código e o tamanho de quadro de FEC. Em seguida, de um modo semelhante os endereços dos acumuladores de bits de paridade para os seguintes 359 bits de informação im,m = 361, 362, 719 são obtidos usando a fórmula {x + m mod 360 * q} mod (nidpc - kidpc) , em que x indica um endereço do acumulador de bit de paridade que corresponde ao primeiro bit i360 (as entradas da segunda iinha da respectiva tabeia); e (5) de forma semeihante, para cada grupo de 360 novos bits de informação, uma nova iinha a partir da respectiva tabeia é usada para endereçar os endereços dos acumuiadores de bits de paridade. Então, uma vez que todos os bits de informação estão esgotados, os bits de paridade finais são obtidos por sequenciaimente executar as seguintes operações, começando com

, onde i = 1, 2, ..., nidpc — kidpc - 1, e emseguida, o conteúdo final de pi,i = 1, 2, ..., nidpc — kidpc — 1 é iguai ao bit de paridade pi.Tabeia 3a: Vaiores q (Quadro de FEC Normai - Bioco Codificado de LDPC nidpc = 64800)

Tabela 3b: Valores q (Quadro de FEC curto - BlocoCodificado de LDPC riidαc = 16200)

[038] Com referência às Figuras 3A e 3B, para os esquemas de modulação 8PSK, 16APSK e 32APSK do padrão DVB- S2, o intercalador de bits 213c compreende um intercalador de bloco que intercala a saída do codificador de LDPC 213b. Os dados são serialmente escritos na direção de coluna de intercalador, e serialmente lidos em direção de linha (o MSB de cabeçalho de quadro de banda base é lido primeiro, exceto no caso da modulação 8PSK de taxa 3/5 onde MSB do cabeçalho de quadro de banda base é lido em terceiro), como ilustrado nas Figuras 3A e 3B, respectivamente. A configuração do intercalador de bloco para cada formato de modulação é especificada na tabela a seguir:Tabela 4: Configurações de Intercalador de Bloco

[039] Para a modulação de DVB-S2, cada quadro de FEC (compreendendo uma sequência de 64800 bits para um quadro de FEC normal, ou 16200 bits para um Quadro de FEC curto) é, em seguida, modulado com base em uma das várias opções especificadas no padrão para modulação da carga de dados (por exemplo, QPSK, 8PSK, 16APSK, ou 32APSK). Por exemplo, cada quadro de FEC é convertido de serial para paralelo com os seguintes níveis de paralelismo: nMOD2 para QPSK; nMOD3 para 8PSK; nMOD4 para 16APSK; nMOD5 para 32APSK. Em seguida, cada sequência paralela resultante é mapeada com base em uma constelação de sinais, gerando uma sequência (I, Q) de comprimento variável dependendo da eficiência de modulação escolhida (nMOD bits / Hz) . As constelações de sinal de DVB-S2 para esquemas de modulação QPSK, 8PSK, 16APSK, e 32APSK são ilustradas nas Figuras 9-12 (respectivamente) da publicação de DVB-S2 acima referenciada, ETSI EN 302 307. A sequência de saída resultante é referida como um quadro de FEC complexo ou Quadro XFEC, composto de 64800 / nMOD (Quadro de XFEC normal) símbolos de modulação, ou 16200 / nMOD (Quadro de XFEC curto) símbolos de modulação. Cada símbolo de modulação, assim, compreende um vetor complexo no formato (I, Q), (I sendo o componente em fase e Q o componente em quadratura), ou no formato equivalente p expjΦ(p sendo o módulo do vetor e Φ sendo sua fase).

[040] Com relação a outros esquemas de modulaçãoatuais, pedido de patente US números 13/327,316 e13/890,643 fornecem uma constelação 32APSK. A constelação de sinal 32APSK é fornecida com um formato de anel de4+12+16 (4 pontos constelação no anel mais interior, 12 pontos de constelação no próximo anel exterior, e 16 pontos de constelação no anel mais exterior). A rotulagem de bits e coordenadas de pontos de sinal [x, y] (onde o anel externo é rodado por π/16 em comparação com a constelação DVB-S2 32APSK) desta constelação 32APSK são como segue (em que εx representa a energia média por símbolo, 4 * R12 + 12 * R22 + 16 * R32, e R1 representa o raio do anel mais interior, R2 representa o raio do anel do meio e R3 representa o raio do anel exterior), como ainda ilustrado na Figura 4:

[041] Esta constelação 32APSK alcança melhor desempenho em relação a outras constelações de modulação 32APSK atuais (por exemplo, cerca de 0,2 dB melhor desempenho sobre a constelação 32APSK do padrão DVB-S2). Apesar do melhor desempenho desta constelação, no entanto, para manter a compatibilidade com o padrão DVB-S2 (e preservar os modcods 32APSK do mesmo), a constelação 32APSK pode ser aplicada apenas com os novos códigos (e as respectivas taxas de código), de acordo com o previsto nas modalidades exemplares da presente invenção, aqui descrita. Como é evidente, no entanto, esta constelação 32APSK poderia ser aplicada com outros códigos (e respectivas taxas de código), tais como os proporcionados pelo padrão DVB-S2.

[042] Como especificado acima, no entanto, esquemas de codificação e modulação atuais (por exemplo, os esquemas de codificação e modulação do padrão DVB-S2) não têm suporte para os requisitos operacionais dos terminais em relações de ES/N0 relativamente baixas (por exemplo, abaixo de aproximadamente -3 dB). Além disso, tais esquemas de modulação e codificação atuais também não possuem granularidade suficiente para terminais dentro de um intervalo operacional de ES/N0 intermediário (por exemplo, de aproximadamente -3 dB a 15,5 dB). Além disso, códigos de tamanhos de blocos menores também são necessários dentro desses intervalos operacionais.

[043] De acordo com modalidades exemplares da presente invenção, por conseguinte, esquemas de codificação e modulação são fornecidos que suportam terminais com os requisitos operacionais em relações de ES/N0 relativamente baixas (por exemplo, dentro do intervalo de cerca de -3 dB a -10 dB), e que fornecem granularidade para terminais com requisitos operacionais dentro de um intervalo operacional intermediário (por exemplo, cerca de -3 dB a 15,5 dB). Além disso, estes novos esquemas de modulação e codificação são fornecidos com comprimentos de bloco intermediários. Por exemplo, modalidades exemplares fornecem os seguintes novos esquemas de codificação e modulação melhorados:Tabela 5: Taxas de Código e Modulação

[044] Além disso, no que diz respeito à codificação deBCH exterior da codificação de FEC, de acordo com modalidades exemplares, a codificação é realizada como descrito acima com base nos parâmetros de codificação (incluindo os parâmetros de correção de t-erro de BCH) e os polinômios de BCH como especificados nas tabelas 6a e 6b seguintes:Tabela 6a: Parâmetros de codificação (FERFRAME médio nidpc = 32400)

Tabela 6b: Polinómios de BCH (FERFRAME médio nidpc = 32400)

[045] Além disso, no que diz respeito à intercalação de bits, uma vez que tais modalidades exemplares não se aplicam aos códigos intermediários fornecidos com esquemas de modulação de ordem elevada, intercalação não é geralmente empregue. O escopo de possíveis modalidades da presente invenção, no entanto, não exclui a aplicação de um intercalador, ou a aplicação dos códigos intermediários fornecidos com cenários de modulação de ordem elevada.

[046] No que diz respeito à codificação interior de LDPC da codificação de FEC, de acordo com modalidades exemplares da presente invenção, as respectivas tabelas de endereços de acumulador de bit de paridade para as respectivas taxas de códigos e comprimentos de Quadro de FEC são especificadas nas seguintes tabelas de acumulador de bits de paridade (em que, para cada taxa de código, os valores q são os seguintes: q= (n - k) /360, (onde n = 32400 e k = R*n)):Tabela 8: Valores q

[047] A Figura 5 ilustra curvas de desempenho simuladas para os esquemas de codificação e modulação fornecidos (listados acima na Tabela 5) ao longo de um canal AWGN, de acordo com modalidades exemplares da presente invenção.

[048] A Figura 6 ilustra um fluxograma dos processos de codificação e modulação acima descritos, de acordo com modalidades exemplares da presente invenção. Por exemplo, o processo de codificação e modulação 600 pode ser realizado por um transmissor 210, conforme ilustrado na Figura 2A. Com referência à Figura 6, o processo inicia-se no passo 611, onde uma sequência de dados de fonte é recebida, por exemplo, pelo módulo de encapsulamento de dados 211. No passo 613, o módulo de encapsulamento encapsula a sequência de dados de fonte para formar uma sequência de quadros de banda base. No passo 615, o codificador de BCH 213a codifica os quadros de banda base de acordo com um código de BCH de t-erro para gerar respectivos quadros de dados de BCH codificados. No passo 617, o codificador de LDPC 213b codifica os quadros de dados de BCH codificados de acordo com um código de LDPC estruturado para gerar quadros de dados de LDPC codificados. No passo 619 (se intercalação é aplicada), o intercalador de bits 213c intercala os bits codificados dos quadros de dados de LDPC codificados para gerar quadros de FEC codificados. No passo 621 o modulador 215 modula os quadros de FEC codificados de acordo com um esquema de modulação selecionado para transmissão através do canal de satélite sem fio 114.

[049] A Figura 7 ilustra um fluxograma de um processo exemplar para demodulação e decodificação de uma transmissão de sinal de dados recebida para replicar uma sequência de dados de fonte de bits de informação que foi codificada e modulada como descrito acima, de acordo com modalidades exemplares da presente invenção. Por exemplo, o processo de decodificação e de demodulação 700 pode ser realizado por um receptor 220, conforme ilustrado na Figura 2B. Com referência à Figura 7, o processo inicia no passo 711, onde os sinais de dados transmitidos através do canal de satélite 114 são recebidos pelo receptor 220. No passo 713, o módulo de sincronização 227 detecta a palavra única e adquire sincronização. No passo 715, o receptor decodifica informação de cabeçalho para determinar o esquema de modulação e esquema de codificação (por exemplo, o método de intercalação - se aplicado, codificação interior de LDPC e codificação de BCH exterior aplicados no transmissor). A decodificação da informação de cabeçalho, por exemplo, pode ser executada pelo módulo de sincronização 227, ou o módulo de decodificação 223 (ou por um outro módulo do receptor configurado para executar tal decodificação de cabeçalho - não mostrada na Figura 2B). No passo 717, o demodulador 225 demodula os sinais de dados recebidos com base no esquema de modulação determinado para gerar uma réplica recebida dos quadros de FEC transmitidos. No passo 719 (se intercalação foi aplicada na codificação), o decodificador 223 de-intercala os quadros de dados demodulados com base no método de intercalação determinado. No passo 721, o decodificador 723 decodifica os dados de- intercalados com base na codificação interior de LDPC determinada. No passo 723, o decodificador 223 adicionalmente decodifica os quadros de dados com base na codificação exterior de BCH determinada. Em seguida, no passo 725, o módulo de de-encapsulamento de dados de- encapsula os quadros de dados decodificados para gerar uma réplica da sequência de dados original.

[050] A Figura 8 ilustra um diagrama de blocos de um conjunto de chips que pode ser utilizado na implementação de protocolos de sistema de comunicações, de acordo com as modalidades exemplares da presente invenção. Com referência à Figura 8, conjunto de chip 800 inclui, por exemplo, componentes de memória e processador descritos com respeito à Figura 5 incorporados em um ou mais pacotes físicos. A título de exemplo, um pacote inclui um arranjo de um ou mais materiais, componentes e / ou fios de um conjunto estrutural (por exemplo, uma placa de base) para fornecer uma ou mais características tais como a resistência física, conservação de tamanho, e / ou limitação de interação elétrica.

[051] Em uma modalidade, o conjunto de chip 800 inclui um mecanismo de comunicação tal como um barramento 801 para passagem de informação entre os componentes do conjunto de chips. Um processador 803 tem conectividade ao barramento 801 para executar instruções e informação de processo armazenadas em, por exemplo, uma memória 805. O processador 803 inclui uma ou mais unidades de processamento com cada núcleo configurado para executar de forma independente. Um processador de múltiplos núcleos permite multiprocessamento dentro de um único pacote físico. Exemplos de um processador de múltiplos núcleos incluem dois, quatro, oito, ou um maior número de núcleos de processamento. Alternativamente ou em adição, o processador 503 inclui um ou mais microprocessadores configurados em paralelo através do barramento 801 para permitir execução independente de instruções, canalização e multirrotina. O processador 803 também pode ser acompanhado com um ou mais componentes especializados para executar determinadas funções e tarefas de processamento, tais como um ou mais processadores de sinal digital (DSP) 807, e / ou um ou mais circuitos integrados de aplicação específica (ASIC) 809. Um DSP 807 é tipicamente configurado para processar os sinais do mundo real (por exemplo, som) em tempo real independentemente do processador 803. Da mesma forma, um ASIC 809 pode ser configurado para funções especializadas executadas não facilmente realizadas por um processador de propósito geral. Outros componentes especializados para ajudar no desempenho das funções da invenção aqui descritas incluem uma ou mais matrizes de porta de campo programável (FPGA) (não mostradas), um ou mais controladores (não mostrados), ou um ou mais outros chips de computador para fins especiais.

[052] O processador 803 e respectivos componentes acompanhantes têm conectividade à memória 805 via barramento 801. 805 A memória pode incluir várias formas de meios legíveis por computador, por exemplo, incluindo tanto a memória dinâmica (por exemplo, RAM) e memória estática (por exemplo, ROM), para armazenar instruções executáveis que, quando executadas pelo processador 803 e / ou o DSP 807 e / ou o ASIC 809, realizam o processo de modalidade exemplar, tal como aqui descrito. A memória 805 armazena também os dados associados ou gerados pela execução do processo.

[053] O termo "meio legível por computador" ou "meios legíveis por computador", como aqui utilizado, referem-se a qualquer meio que participe no fornecimento de instruções para execução pelo processador 803, e / ou um ou mais dos componentes especializados, tais como um ou mais processadores de sinal digital (DSP) 807, e / ou um ou mais circuitos integrados de aplicação específica (ASIC) 809. Tal meio pode assumir muitas formas, incluindo, mas não se limitando a meios não voláteis, meios voláteis e meios de transmissão. Meios não voláteis incluem, por exemplo, memória só de leitura (ROM), incluída na memória 805. Meios voláteis, por exemplo, podem incluir memória dinâmica de acesso aleatório (RAM), incluída na memória 805. Meios de transmissão podem incluir cobre ou outra fiação condutora, fibras ópticas, ou outros meios de transmissão físicos, incluindo os fios e / ou fibras ópticas que compreendem barramento 801. Meio de transmissão também pode tomar a forma de sinais de dados sem fio, como aqueles gerados durante as comunicações de dados de frequência de rádio (RF) e infravermelho (IR). As formas comuns de meios legíveis por computador incluem, por exemplo, meios de armazenamento magnéticos (por exemplo, discos rígidos magnéticos ou qualquer outro meio de armazenamento magnético), meio de armazenamento semicondutor ou de estado sólido (por exemplo, RAM, PROM, EPROM, FLASH EPROM, um dispositivo de armazenamento de dados que utiliza conjuntos de circuitos integrados como memória para armazenar dados persistentes, ou qualquer outro chip ou módulo de memória de armazenamento), meios de armazenamento ópticos (por exemplo, CD-ROM, CD-RW, um DVD ou qualquer outro meio de armazenamento óptico), ou qualquer outro meio para armazenamento de dados a partir do qual um computador ou processador pode ler.

[054] Diversas formas de meios legíveis por computador podem estar envolvidas no fornecimento de instruções para um processador para execução. Por exemplo, as instruções para transporte de pelo menos parte da presente invenção podem, inicialmente, ser suportadas em um disco magnético de um computador remoto. Em tal cenário, o computador remoto carrega as instruções na memória principal e envia as instruções através de uma linha telefônica usando um modem. Um modem de um sistema de computador local recebe os dados na linha telefônica e utiliza um transmissor de infravermelhos para converter os dados em um sinal de infravermelhos e transmitir o sinal de infravermelhos para um dispositivo de computação portátil, tal como um suporte pessoal digital (PDA) e um computador portátil. Um detector infravermelho do dispositivo de computação portátil recebe a informação e instruções transmitidas pelo sinal infravermelho e coloca os dados em um barramento. O barramento transporta os dados para a memória principal, a partir da qual um processador recupera e executa as instruções. As instruções recebidas pela memória principal podem, opcionalmente, ser armazenadas no dispositivo de armazenamento, quer antes ou após a execução pelo processador.

[055] Além disso, como será apreciado, um módulo ou componente (tal como aqui referido) pode ser composto de componente (s) de software, o qual é armazenado em uma memória ou outro meio de armazenamento legível por computador, e executado por um ou mais processadores ou CPUs dos respectivos dispositivos. Como também será apreciado, no entanto, um módulo pode alternativamente ser composto de componentes de hardware (s) ou componente (s) de firmware, ou em uma combinação de hardware, firmware e / ou componentes de software. Além disso, no que diz respeito às várias modalidades exemplares aqui descritas, enquanto algumas das funções são descritas como sendo realizadas por certos componentes ou módulos (ou combinações dos mesmos), tais descrições são fornecidas como exemplos e não, portanto, pretendem ser limitativas. Por conseguinte, todas essas funções podem ser visualizadas como sendo realizadas por outros componentes ou módulos (ou suas combinações), sem nos afastarmos do espírito e do âmbito geral da presente invenção.

[056] Enquanto modalidades exemplares da presente invenção podem fornecer várias implementações (por exemplo, incluindo hardware, firmware e / ou componentes de software), e, a menos que indicado de outra forma, todas as funções são executadas por uma CPU ou processador executando código de programa executável por computador armazenado em uma memória não transitória ou meio de armazenamento legível por computador, os vários componentes podem ser implementados em diferentes configurações de hardware, firmware, software, e / ou uma combinação dos mesmos. Exceto quando aqui divulgado de outra forma, os vários componentes mostrados em forma de bloco ou em linhas nas figuras são individualmente bem conhecidos e sua construção interna e funcionamento não são críticos, quer para a fabricação ou a utilização desta invenção ou uma descrição do melhor modo dela.

[057] Na descrição anterior, várias modalidades tenham foram descritas com referência aos desenhos anexos. Será, no entanto, evidente que várias modificações podem ser feitas nas mesmas, e modalidades adicionais podem ser implementadas, sem se afastar do âmbito mais lato da invenção, como estabelecido nas reivindicações que seguem. A especificação e os desenhos, por conseguinte, devem ser considerados em um sentido ilustrativo em vez de restritivo.

Claims

1. Método para codificar, caracterizado pelo fato de que compreende: codificar, por um processador (213, 803) de umdispositivo (210, 800), uma sequência de dados de fonte de bits de informação com base em uma matriz de verificação de paridade estruturada predeterminada de um código de LDPC, onde LDPC é Verificação de Paridade de Baixa Densidade, em que a codificação é realizada com base em quadros da sequência de dados de fonte, cada quadro sendo de um comprimento de kldpc bits de informação i0, i1, ..., ikldpc-1, e a saída da codificação compreende quadros de LDPC codificados cada tendo nidpc bits codificados em comprimento, em que nidpc = 324 00, eem que a matriz de verificação de paridade estruturada é representada por informação tabuiar de um formato em que cada iinha representa a ocorrência de um vaior dentro de uma respectiva coiuna da matriz de verificação de paridade, e as coiunas da matriz de verificação de paridade são derivadas de acordo com uma operação predeterminada com base nas respectivas iinhas da informação tabuiar, e em que a informação tabuiar compreende uma de Tabeias 1a a 1c;em que a codificação compreende gerar nidpc - kidpc bits de paridade p0, p1, ..., pnidpc-kidpc-1 para cada quadro dasequência de dados de fonte, em que a geração dos bits de paridade compreende:iniciaiizar acumuiadores de bit de paridade para p0, p1, ..., pnidpc-kidpc-1 para zero;acumuiar bit de informação i0 em endereços de acumuiador de bit de paridade especificados na primeira linha da informação tabular;para o próximo grupo de m-1 bits de informação iy, onde y = 1, 2, ..., m-1, acumular cada bit de informação em endereços de acumulador de bit de paridade {x + (y mod m) * q} mod (nidpc - kidpc) , em que x indica um endereço de um acumulador de bit de paridade que corresponde ao bit de informação i0, e q é uma constante dependente de taxa de código (q = (nldpc - kldpc) / m), e em que m é uma constante dependente de código em que m = 360 e kldpc = R*nldpc, onde R é a taxa de código;acumular im em endereços de acumulador de bit de paridade especificados na segunda linha da informação tabular, e, de uma forma semelhante como para o grupo de m- 1 bits de informação, acumular cada bit de informação do próximo grupo de m-1 bits de informação iz, z = (m+1, m+2, ..., 2m) em {x + (z mod m) * q} mod (nldpc - kldpc), em que x indica o endereço do acumulador de bit de paridade correspondente ao bit de informação im;de um modo semelhante, para cada grupo subsequente de m bits de informação, acumular os bits de informação em endereços de bit de paridade com base em uma próxima linha da informação tabular; edepois de todos os bits de informação do quadro seremacumulados, realizar operações de acordo com

em que, cada para i = 1, 2, ..., (nidpc - kidpc - 1), cada pi resultante da operação para um dado i é igual ao bit de paridade;

2. Método, de acordo com a reivindicação 1, caracterizado pelo fato de que o código de LDPC é de uma estrutura que facilita a utilização de uma pluralidade de mecanismos paralelos para decodificar o sinal codificado.

3. Método, de acordo com a reivindicação 1 ou 2, caracterizado pelo fato de que compreende ainda:modular os quadros de LDPC codificados de acordo com de acordo com um dos seguintes tipos de modulação: n/2 BPSK, onde BPSK é Chaveamento de Deslocamento de Fase Binário e QPSK, onde QPSK é Chaveamento de Deslocamento de Fase em Quadratura.

4. Método, de acordo com qualquer uma das reivindicações 1 a 3, caracterizado pelo fato de que a sequência de dados de fonte é segmentada em uma série de quadros de banda base, e o método compreende ainda:codificar cada quadro de banda base com base em um código de BCH de t-erro, onde BCH é Bose Chaudhuri Hocquenghem, em que a codificação de BCH compreende uma codificação exterior e a codificação de LDPC compreende uma codificação interior.

5. Método, de acordo com a reivindicação 4, caracterizado pelo fato de que a codificação de BCH exterior e a codificação de LDPC interior baseiam-se em uma linha da tabela seguinte de parâmetros de codificação dependendo da taxa de código:

6. Método, de acordo com a reivindicação 5, caracterizado pelo fato de que a codificação de BCH exterior se baseia ainda na tabela de polinômios de BCH seguinte:

7. Aparelho para codificar, caracterizado pelo fato de que compreende:pelo menos um processador (213, 803); epelo menos uma memória (805) incluindo instruções legíveis por computador,a pelo menos uma memória (805) e as instruções legíveis por computador configuradas para, com o pelo menos um processador (213, 803), fazer o aparelho executar pelo menos o seguinte:codificar uma sequência de dados de fonte de bits de informação com base em uma matriz de verificação de paridade estruturada predeterminada de um código de LDPC, onde LDPC é Verificação de Paridade de Baixa Densidade, em que a codificação é realizada com base em quadros da sequência de dados de fonte, cada quadro sendo de um comprimento de kldpc bits de informação i0, i1, ..., ikldpc-1, e a saída da codificação compreende quadros de LDPC codificados cada sendo nidpc bits codificados em comprimento, em que nidpc = 324 00, eem que a matriz de verificação de paridade estruturada é representada por informação tabular de um formato em que cada linha representa a ocorrência de um valor dentro de uma respectiva coluna da matriz de verificação de paridade, e as colunas da matriz de verificação de paridade são derivadas de acordo com uma operação predeterminada com base nas respectivas linhas da informação tabular, e em que a informação compreende uma de uma Tabela 2a a Tabela 2c;em que a codificação compreende gerar nldpc - kldpc bits de paridade p0, p1, ..., pnldpc-kldpc-1 para cada quadro dasequência de dados de fonte, em que a geração dos bits de paridade compreende:inicializar acumuladores de bit de paridade para p0, p1, ..., pnldpc-kldpc-1 para zero;acumular bit de informação i0 em endereços de acumulador de bit de paridade especificados na primeira linha da informação tabular;para o próximo grupo de m-1 bits de informação, iy, onde y = 1, 2, ..., m-1, acumular cada bit de informação em endereços de acumulador de bit de paridade {x + (y mod m) * q} mod (nldpc - kldpc), em que x indica um endereço de um acumulador de bit de paridade correspondendo ao bit de informação i0, e q é uma constante dependente de taxa de código (q = (nldpc - kldpc) / m), e em que m é uma constante dependente de código em que m = 360 e kldpc = R*nldpc onde R é a taxa de código;acumular im em endereços de acumulador de bit de paridade especificados na segunda linha da informação tabular, e, de uma forma semelhante como para o grupo de m- 1 bits de informação,acumular cada bit de informação do próximo grupo de m- 1 bits de informação iz, z = (m+1, m+2, ..., 2m) em {x + (z mod m) * q} mod (nidpc - kidpc) , em que x indica um endereço do acumulador de bit de paridade correspondente ao bit de informação im;de um modo semeihante, para cada grupo subsequente de m bits de informação, acumuiar os bits de informação em endereços de bit de paridade com base em uma próxima iinha da informação tabuiar; edepois de todos os bits de informação do quadro serem acumulados, realizar operações de acordo com

em que, cada para i = 1, 2, ..., (nidpc — kidpc - 1), cada pi resultante da operação para um dado i é igual ao bit de paridade;

8. Aparelho, de acordo com a reivindicação 7, caracterizado pelo fato de que o código de LDPC é de uma estrutura que facilita a utilização de uma pluralidade de mecanismos paralelos para decodificar o sinal codificado.

9. Aparelho, de acordo com a reivindicação 7 ou 8, caracterizado pelo fato de que o aparelho é ainda levado a realizar:modular os quadros de LDPC codificados de acordo com um dos seguintes tipos de modulação: n/2 BPSK, onde BPSK é Chaveamento de Deslocamento de Fase Binário e QPSK, onde QPSK é Chaveamento de Deslocamento de Fase em Quadratura.

10. Aparelho, de acordo com qualquer uma das reivindicações 7 a 9, caracterizado pelo fato de que a sequência de dados de fonte é segmentada em uma série de quadros de banda base, e o aparelho é ainda levado a realizar:codificar cada quadro de banda base com base em um código de BCH de T-erro, onde BCH é Bose Chaudhuri Hocquenghem, em que a codificação de BCH compreende uma codificação exterior e a codificação de LDPC compreende uma codificação interior.

11. Aparelho, de acordo com a reivindicação 10, caracterizado pelo fato de que a codificação de BCH exterior e a codificação de LDPC interior baseiam-se em uma linha da tabela de parâmetros de codificação de acordo com a taxa de código seguinte:

12. Aparelho, de acordo com a reivindicação 11, caracterizado pelo fato de que a codificação de BCH exterior é ainda baseada na tabela seguinte de polinômios de BCH: