BR102014013842A2 - arquitetura de circuito e método para geração de sinais de referência de demodulação do canal físico compartilhado do enlace de subida de redes lte e lte-advanced - Google Patents

Abstract

resumo arquitetura de circuito e método para geração de sinais de referência de demodulação do canal físico compartilhado do enlace de subida de redes lte e lte-advanced compreendendo seções paralelas de processamento de sinais e de configuração e controle, integrado com módulo de demapeamento na detecção do pusch, e configurável em intervalos de transmissão de 1ms (1 tti) para cada usuário multiplexado no pusch. dependendo da largura de banda, é possível gerar sinais de referência para até 100 usuários em um único tti. em linhas gerais, a cadeia de processamento do módulo de geração de dmrs possui uma estrutura em pipeline que implementa, em circuito digital dedicado, com representação em ponto fixo, a expressão analítica definida pela norma 3gpp ts36.211, seções 5.5.1 e 5.5.2.1. ?? ?? ?? ?? 1/1

Description

ARQUITETURA DE CIRCUITO E MÉTODO PARA GERAÇÃO DE SINAIS DE REFERÊNCIA DE DEMODULAÇÃO DO CANAL FÍSICO COMPARTILHADO DO ENLACE DE SUBIDA DE REDES LTE E LTE-ADVANCED

Campo de Aplicação [001] A presente invenção se aplica ao campo das Telecomunicações, mais especificamente à Engenharia de Hardware, no referente a redes do tipo LTE e LTE-Advanced. Mais especificamente, apresenta uma arquitetura de circuito integrado para a geração de sinais de referência empregados para demodulação do canal físico PUSCH (Physical Uplink Shared Channel) do uplink de redes LTE e LTE-Advanced. Esse sinal de referência é denominado ao longo do texto de DMRS (Demodulation Reference Signal) Estado da Técnica [002] Para um melhor entendimento do relatório descritivo, apresentam-se a seguir alguns termos e siglas utilizados no mesmo: [003] ASIC (Appl ication Speclfic Integrated Circuit) - Circuito Integrado para Aplicação Específica; é um circuito integrado construído para executar uma tarefa específica, ou seja, customizado para um uso particular, ao contrário dos CIs de uso geral.

[004] ASIP (Application-Specific Instruction Set Processor) - Processador de Conjunto de Instruções para Aplicações Específicas; é um componente de circuito integrado para execução de funcionalidades específicas que é empregado no projeto de dispositivos do tipo SoC (System on a Chip) . O SoC possibilita compactar ainda mais os equipamentos ao aumentar o nivel de integração de sistemas completos em um único chip, por exemplo, além do processador de uso geral, também podem ser incluídas funcionalidades especificas que tipicamente estariam externas ao chip, como processamento de video, de rede e interfaces sem fio, entre outras funcionalidades.

[005] Camada MAC (Médium Access Control) - no LTE, trata-se da sub-camada Layer 2 da interface de rádio que provê acesso a canais de transporte e serviços em canais lógicos de transferência de dados sem confirmação de recebimento (unacknowledged data transfer Service).

[006] CDMA (Code Division Multiple Access) - consiste em um esquema de múltiplo acesso que emprega multiplexação de dados de usuário espalhados em frequência por código.

[007] CORDIC ( Coordinate Rotation Digital Computer) - acrônimo de (computação digital com coordenação de rotação), conhecido também como "algoritmo de Volder", é um algoritmo simples e eficiente para calcular funções hiperbólicas e trigonométricas sem utilizar operações de multiplicação, mas apenas operações de adição e deslocamento de bit.

[008] Demapeamento - consiste na operação de extração de dados de múltiplos usuários que estão embutidos em uma estrutura de quadro de sinal, organizada em canais fisicos. 0 quadro do sinal está organizado em subframes (subquadros) com duração de 1 ms, onde são multiplexados os canais fisicos sobre uma grade de simbolos no tempo e subportadoras na frequência.

[009] Dispositivo FPGA Xilinx Virtex 6 LX240T - dispositivo de circuito integrado com lógica programável baseada em RAM estática (SRAM) do fabricante Xilinx. O dispositivo LX240T da familia Virtex 6 possui 241152 células lógicas (LUTs e flip-flops) organizados em 37680 slices. Esse dispositivo possui ainda, entre outros recursos embarcados, 768 blocos de processamento digital de sinais DSP48 e 416 blocos de memória de 3 6 kbits.

[010] DFT-OFDMA (Discrete Fourier Transform Orthogonal Frequency Division Multiple Access) - é um esguema de múltiplo acesso de usuários que emprega multiplexação por subportadoras ortogonais. Esse esquema se diferencia do OFDMA tradicional por não multiplexar diretamente os dados de usuários, mas a transformada DFT dos dados de usuários.

[011] DMRS (Demodulatíon Reference Signals) - consiste em sinais de referência empregados para auxiliar na estimação do canal de transmissão.

[012] DSP (Digital Signal Processor - Processador de Sinal Digital) - consiste em um processador dedicado para o processamento digital de sinais.

[013] FPGA ( Field Programmable Gate Array) - Matriz de Portas Programável em Campo, consiste de um grande arranjo de células lógicas ou blocos lógicos configuráveis contidos em um único circuito integrado. Cada célula contém capacidade computacional para implementar funções lógicas e realizar roteamento para comunicação entre elas.

[014] 3GPP (3rd Generatlon Partnership Project) - entidade que une seis organizações de desenvolvimento de padrões de telecomunicações (ARIB, ATIS, CCSA, ETSI, TTA, TTC) a fim de gerar relatórios e especificações que definem a tecnologia 3GPP nas áreas de: redes de acesso por rádio (RAN), aspectos de serviço e sistema (SA), núcleo de rede e terminais (CT) e redes de acesso por rádio GSM EDGE (GERAN) . O padrão TS 36.212 se refere a Multiplexagem e Codificação de Canal nos sistemas de Acesso Terrestre Universal via Rádio Evoluido (E-UTRA).

[015] 3GPP TS 36.211 - refere-se à especificação técnica do 3GPP responsável pela definição da modulação e canais fisicos dos enlaces de descida (downlink) e de subida (uplink).

[016] HARQ (Hybrid Automatic Repeat Request) - é um esquema híbrido de requisição automática de retransmissão em caso de erro e de decodificação de canal, onde retransmissões de mensagens ou de transmissões incrementais de bits são realizadas de modo a aumentar o desempenho da decodificação de canal para correção de erros de transmissão.

[017] HDL (Hardware Description Language) - consiste em linguagem de descrição de hardware que possibilita modelar circuitos digitais para serem sintetizados em uma etapa posterior, através de ferramentas de síntese automática.

[018] LTE (Long Term Evolution) - padrão de redes de comunicação móvel que se encontra em fase de adaptação por parte dos operadores que utilizam tecnologias GSM, como 3G/W-CDMA e HSPA e também pelos operadores de CDMA. Esta nova tecnologia de rádio permite velocidades de até 100 Mbit/s de downlink e 50 Mbit/s de uplink (taxas máximas). No 3GPP, a padronização do LTE e LTE-A se encontram no conjunto de documentos técnicos da série TS 36.XXX, onde, entre outros, XXX = 211 refere-se à modulação e multiplexação dos canais físicos, XXX = 212 refere-se à codificação dos canais de transporte, XXX = 213 aos procedimentos de camada física, XXX = 321 ao protocolo MAC. Detalhes sobre os documentos de especificação técnica da série 36 encontram-se em http://www.3gpp.org/ DynaReport/36- series.htm.

[019] LTE-Advanced - consiste em versão posterior ao LTE que deve possibilitar taxas de comunicação no uplink e downlink superiores a 1 Gbit/s.

[020] LUT (Look up Table) - técnica utilizada no processamento digital de sinais, cuja funcionalidade é criar uma tabela de valores para implementação de uma função especifica.

[021] NUI (New User Indication) - em uma realização preferencial, trata-se de sinalização de pulso em um barramento de dados que é utilizada pelo Demapeador para indicar que dados de um novo usuário serão transferidos para demodulação e decodificaçâo.

[022] OFDM (Orthogonal Frequency Division Multiplexing) consiste em esquema de modulação que emprega múltiplas portadoras ortogonais através de algoritmo eficiente de Transformada Rápida de Fourier (FFT).

[023] OFDMA (Orthogonal Frequency Division Multiple Access) -trata-se do emprego do OFDM para prover múltiplo acesso através de alocações de blocos distintos de subportadoras e de símbolos OFDM para múltiplos usuários.

[024] PAPR (Peak-to-Avarage Power Ratio) - consiste em uma medida da relação entre a potência de pico e a potência média do sinal.

[025] PUCCH (Physical Uplink Control Channel) - é o canal fisico responsável pela transmissão de medidas de qualidade do enlace de canal, de requisições de agendamento de transmissões do terminal e de confirmação ACK/NACK de recebimento correto de transmissões no downlink.

[026] PUSCH (Physical Uplink Shared Channel) - é o canal físico responsável pela transmissão de dados de usuário, além das mesmas medidas e confirmações transmitidas no PUCCH.

[027] RB (Resource Block) - é um conjunto de recursos de transmissão de dados que é definido em um bloco de 12 subportadoras ao longo de um slot de tempo de 0,5 ms, ou seja, 6 ou 7 símbolos OFDM de acordo com o formato de quadro utilizado.

[028] SC-FDMA (Single Carrier-Frequency Division Multiple Access) - é um esquema de múltiplo acesso em frequência que preserva as propriedades de baixa PAPR de transmissões de sinais de portadora única em esquemas de transmissão OFDM.

[029] TTI (Transmission Time Interval) - intervalo de tempo que contém dados que são processados independentemente de outros intervalos. Em LTE um TTI é um subframe que equivale a 1 milissegundo.

[030] UE {User Equipment) - é o terminal de acesso do usuário.

[031] ULSCH - Canal de transporte entre camadas física e MAC do enlace de subida (uplink). Esse canal é responsável pelo transporte na subida dos canais lógicos de serviços MAC do plano de controle (DCCH - canal dedicado de controle, CCCH - canal comum de controle) e de usuário (DTCH - canal dedicado de transporte) [032] WCDMA - é a versão banda larga do CDMA.

[033] A rede LTE de comunicação móvel celular foi desenvolvida e padronizada no contexto do fórum 3GPP para atender a demanda crescente por tráfego banda larga de dados e por aplicações interativas de tempo real em redes móveis. As tecnologias propostas para a rede LTE apresentam evoluções significativas quando comparadas as tecnologias das redes CDMA e WCDMA derivadas da terceira geração (3G) de rede celular, principalmente no que tange a interface aérea. Novas funcionalidades têm sido adicionadas a partir da versão original do LTE, a Versão 8. A Versão 10 do padrão, por exemplo, teve grande impacto por estar totalmente aderente aos requisitos definidos pelo ITU para a quarta geração de comunicação celular, permitindo que o sistema alcance velocidade de dados de lGbps, mantendo-se compatibilidade com as versões 8 e 9. Essa versão do padrão, assim como as versões incrementais subsequentes (versões 11 e 12), são conhecidas como LTE-Advanced.

[034] O LTE, assim como o LTE-Advanced, multiplexa em tempo e frequência canais fisicos que empregam esquemas de modulação e codificação distintos. No uplink, o canal fisico que trafega pacotes de dados do plano de usuário e mensagens de camada 3 do plano de controle é o PUSCH. O canal fisico correspondente no downlink é o PDSCH. Os demais canais fisicos trafegam uma sobrecarga de sinalização e controle da camada fisica, com exceção do PBCH que trafega informações genéricas da célula denominadas de Master Information Block.

[035] No uplink, o esquema SC-FDMA de múltiplo acesso é utilizado para evitar problemas de amplificação de potência no terminal, permitindo economia de batería. Esse esquema emprega o conceito de portadora única com prefixo cíclico, que permite um estágio intermediário, onde símbolos são espalhados em múltiplas portadoras ortogonais com 15 KHz de espaçamento. Os benefícios na detecção do sinal são semelhantes ao do OFDM dado que é possível simplificar o equalizador para ajustar apenas a amplitude e a fase de cada subportadora intermediária. Por outro lado, pode-se perder em eficiência espectral uma vez que a alocação de dados de usuário deve ser continua em frequência, enquanto no OFDMA essa alocação pode ser fragmentada.

[036] A detecção coerente é um ponto chave para permitir correções de fase e amplitude com um único coeficiente por subportadora. Outro aspecto fundamental é a disponibilidade de sinais de referência específicos por usuário (DMRS), os quais permitem estimar as distorções de fase e amplitude ocasionadas pelo canal de transmissão para cada subportadora. No PUSCH, os sinais de referência são específicos por usuário. Em cada subframe, como mostrado na Figura 1 para prefixo cíclico normal, o usuário (UE) deve transmitir DMRS nos símbolos #3 e #10, nas mesmas posições de frequência (subportadoras) utilizadas para os dados, ao longo do subframe.

[037] A sequência de referência DMRS é definida, na Seção 5.5.1 da norma 3GPP TS 36.211, pela expressão onde : OC corresponde a um desvio cíclico em frequência da sequência base Tuv{n); M™ é o comprimento da sequência; indexa o grupo da sequência e v é o número da sequência base no grupo.

[038] A função base t\, v{n) a ser utilizada depende do comprimento da sequência.

[039] Para comprimento de sequência maior ou igual a 36, utiliza-se uma extensão circular de de modo que onde TV^ é o maior número primo menor do que o comprimento total da sequência M™ .

[040] Para comprimentos de sequência iguais a 12 e 24, utiliza- se onde φ(η) é dado pela norma 3GPP TS 36.211 nas Tabelas 5.5.1.2-1 e 5.5.1.2-2 para comprimentos de sequência 12 e 24, respectivamente.

[041] No estado da técnica, foram identificadas várias patentes que abordam o problema de geração das DMRS de forma sistêmica, sem entrar no mérito de como implementar a sequência em circuito digital, e sem explorar a solução arquitetônica de detecção dos múltiplos usuários no PUSCH. Nessa linha, podem ser citados os seguintes exemplos: [042] A patente US8611449 B2, intitulada Method and apparatus for demodulation of a reference signal, também publicada como US20120121031 e WO2012065523A1, aborda a demodulação do canal físico PUSCH através de DMRS geradas com parâmetros otimizados para operação em um canal MIMO genérico.

[043] A publicação US20130039285 Al, intitulada Methods and Apparatuses for Handllng Reference Signals in a Cellular Network, também publicada como W02013025140A1, trata de um método que possibilita a configuração e a geração de DMRS no UE pela eNodeB para garantir a ortogonalidade entre diferentes UEs. A invenção revelada na citada publicação busca minimizar problemas de interferência entre UEs pela escolha adequada dos parâmetros de configuração da sequência de referência.

[044] Outra publicação, a W02013020565 Al, Reference signal generatlon technique, aborda o problema de geração de DMRS, buscando garantir a ortogonalidade entre células para mitigar a interferência em cenários com planejamento homogêneo (macrocelular) e heterogêneo (macro e pico células) . O principio dessa invenção está no uso de múltiplas sequências base. Passos de processamento são então aplicados nas sequências base para garantir a ortogonalidade entre os sinais de referência.

[045] Outras publicações também foram identificadas relacionadas com a arquitetura da cadeia de processamento, porém o estado da técnica contempla apenas otimizações do lado da transmissão. Por exemplo, a publicação US8374072 B2 (US20110249548, W02011127007A1) , Efficient Zadoff-Chu Sequence Generation, permite simplificar a cadeia de processamento Zadoff-Chu/DFT/IFFT, gerando-se a DMRS direto após a IFFT. Assim, essa invenção se refere à minimização da complexidade computacional no terminal ao longo do processo de geração das DMRS.

[046] Do mesmo modo, a publicação WO2013025279 Al, US20130265972, Truncated Zadoff-Chu Sequence for LTE Uplink Reference Signals, atua no lado da transmissão do uplink e lida com aspectos referentes à ortogonalidade das DMRS, a partir de sequências obtidas pelo truncamento de uma sequência base de máxima largura de banda. O beneficio aparente é aumentar o número de sequências quase-ortogonais disponíveis para distribuição entre os usuários de células adjacentes.

[047] A publicação EP 2099233 BI (também publicada como CA2673284A1, CN101554027A, CN101554027B, EP2099233A1, EP2099233A4, EP2536088A2, EP2536088A3, EP2536089A2, EP2536089A3, US83514 6 9, US8654794, US20090252112, US20120147837, US20120281684, US20130094465, US20140056262, W02008078357A1) , Zadoff-Chu Based Uplink Pilot Signals, tenta minimizar problemas de interferência nas DMRS a partir da decisão pela eNodeB da banda que cada terminal de usuário utilizará, através de offsets de frequência, e do desvio ciclico de cada sequência a ser gerada por cada terminal.

[048] Outros exemplos podem ainda ser citados, porém, como mencionado, têm a desvantagem de não lidarem com a arquitetura de circuito digital capaz de produzir as amostras do sinal de referência DMRS, em tempo real, para um dado conjunto de parâmetros de configuração.

Objetivos da Invenção [049] Em vista do exposto, constitui um objetivo da invenção prover uma arquitetura eficiente para implementação em circuito integrado de método para geração de sinal de referência DMRS.

[050] Outro objetivo da presente invenção é prover uma arquitetura em circuito integrado que seja configurável por usuário para cada intervalo de transmissão.

[051] Ainda outro objetivo da invenção é o provimento de uma arquitetura de circuito digital que seja empregada na geração de DMRS, conforme Seção 5.5.1 da norma 3GPP TS36.211, para o processo de detecção coerente do canal fisico PUSCH (Physical Uplink Shared Channel), considerando o número máximo de usuários multiplexados em frequência por TTI .

[052] Ainda outro objetivo da invenção é o provimento de uma interface de controle que visa a integração do circuito de DMRS com os módulos de demapeamento de recursos de usuário e de estimação de canal.

[053] Ainda outro objetivo da presente invenção é prover uma arquitetura eficiente, voltada para dispositivos que empregam lógica configurável, como FPGA, ASIC e ASIP de modo a distribuir eficientemente a carga de processamento entre recursos de lógica para atender aos requisitos de latência e desempenho do LTE.

[054] Ainda outro objetivo da presente invenção é prover um componente de processamento que implementa expressões analíticas em tempo real, conforme parâmetros de configuração de usuário, com economia de memória.

Descrição Resumida da Invenção [055] A presente invenção refere-se à geração de DMRS a partir de circuito digital, visando suportar a detecção coerente de sinais de múltiplos usuários do PUSCH na estação de rádio (eNodeB).

[056] A arquitetura proposta pela invenção constitui uma solução de implementação em circuito digital, aplicável a dispositivos de circuitos integrados, como FPGA ou ASIC.

[057] 0 método de processamento proposto que não entra no mérito do princípio teórico em que os sinais de referência se baseiam, emprega uma sequência básica, a qual possui propriedades especiais de auto-correlação e de correlação cruzada.

[058] A presente invenção utiliza a geração parametrizada de DMRS, com a configuração do circuito dependente de camadas superiores da pilha de protocolo, que ajustam a sequência base conforme parâmetros de saltos de grupo e de sequência (group/sequence hopping), e desvio cíclico, entre outros.

[059] Como parte do processo de detecção dos usuários multiplexados no PUSCH, a invenção interopera com o módulo Demapeador, que extrai os dados de usuário do PUSCH para demodulação e decodifreação, e com o módulo de Equalização e Estimação de Canal, que compensa as degradações do meio de transmissão tendo como referência o conhecimento prévio do sinal DMRS transmitido.

[060] O demapeamento de dados de múltiplos usuários pode ser realizado sequencialmente em uma implementação preferencial, dentro do intervalo de transmissão TTI (Time Transmission Interval), que equivale a 1 ms de duração. A geração interna da DMRS para a estimação de canal é disparada pelo módulo Demapeador quando dados de um novo usuário são demultiplexados (extraídos) do grid de alocação do PUSCH. O sinal DMRS é então gerado com parâmetros específicos, que são atualizados à medida que dados de usuário são demultiplexados pelo Demapeador.

[061] A arquitetura proposta é apropriada, mas não limitada, para implementação em dispositivos que empregam linguagem de descrição de hardware (HDL) na etapa de projeto. Um exemplo de tais dispositivos são os FPGA e ASIC. A arquitetura ora proposta foi validada e testada em dispositivo FPGA. Entretanto, nada impede que a mesma seja adaptada para implementação em dispositivos DSP (Processador de Sinais Digitais).

[062] Em dispositivos FPGA e ASIC, a memória nativa é um recurso precioso que não pode ser desperdiçado no armazenamento de amostras do sinal. Por esse motivo é necessário o desenvolvimento de um circuito dedicado à geração dessas amostras em tempo real.

[063] Por exemplo, se for considerado um sistema LTE com largura de banda de 20 MHz, o que equivale a 1200 subportadoras, o comprimento máximo da sequência raiz é de N™X'RS = 1193 que é o maior número primo menor que 1200 subportadoras.

[064] O maior valor possível para é g = 1155, onde [065] Isto significa que, para armazenar 1155 sequências, cada qual com 1193 valores complexos, seriam necessários 44093 Kb de memória.

[066] A titulo de ilustração, dispositivos de lógica programável em circuito integrado do tipo FPGA exemplificam a escassez de memória embutida em tais dispositivos. O dispositivo VLX240T da familia de FPGA Virtex6 do fabricante Xilinx possui apenas 14976 Kb em blocos de RAM (BRAM), equivalente a 416 BRAMs distribuídas para uso em paralelo, enquanto que no dispositivo XC7VX485T da familia Virtex7, top de linha do fabricante Xilinx, estão disponíveis 37080 Kb de memória nativa, equivalente a 1030 BRAMs.

[067] Na presente invenção, considerando amostras de 16 bits, o gerador de DMRS é capaz de gerar as sequências de referência ocupando apenas 4% da área de uma Virtexô LX240T, ou seja, 72 Kb de memória, equivalente a duas BRAM.

Descrição das Figuras [068] A Figura 1 mostra um subquadro dos sistemas LTE e LTE-A para N usuários (UEs) multiplexados no canal físico PUSCH. Essa figura mostra também o posicionamento do par de DMRS para os usuários citados.

[069] A Figura 2 mostra a arquitetura funcional do módulo responsável pela geração de DMRS (204), incluindo as interfaces com módulos externos, proposta pela invenção.

[070] A Figura 3 ilustra uma possível paralelização de circuito para geração simultânea de N DMRS.

[071] A Figura 4 ilustra o Diagrama de Sequência A do Componente 404 com módulos externos de configuração (402) e de consumo de serviços (406).

[072] A Figura 5 ilustra o diagrama da Máquina de Estados A do Módulo (204).

[073] A Figura 6 ilustra o diagrama de tempo da interface de comunicação dos fluxos de dados AXI Stream A que é empregada na comunicação com módulo externo, como o estimador de canal.

[074] A Figura 7 ilustra a arquitetura funcional do gerador de DMRS quando a sequência possui comprimento maior ou igual a 36 amostras.

[075] A Figura 8 ilustra o processo de periodização do argumento da exponencial complexa que gera a sequência base Zadoff-Chu.

[076] A Figura 9 ilustra o mapeamento da constelação de valores em quadratura de fase a partir dos valores armazenados nas tabelas 1004 e 1006.

[077] A Figura 10 apresenta as tabelas de valores de argumento normatizados em TS36.211 para a sequência base, quando o comprimento da mesma equivale a 12 e 24.

[078] A Figura 11 representa o mapeamento da constelação de valores em quadratura de fase a partir dos valores armazenados nas tabelas 1202 e 1302.

[079] A Figura 12 apresenta a tabela empregada no segmento de circuito de geração quando a sequência é configurada para ter comprimento 12.

[080] A Figura 13 apresenta a tabela empregada no segmento de circuito de geração quando a sequência é configurada para ter comprimento 24.

[081] A Figura 14 ilustra a arquitetura do circuito de mapeamento de valores das tabelas (1202) e (1302) conforme a constelação (1104).

[082] A Figura 15 ilustra a arquitetura funcional do circuito gerador de DMRS quando o comprimento da sequência é configurado para 12 ou 24.

[083] A Figura 16 ilustra a arquitetura funcional do circuito de geração de DMRS integrado para geração de sequências de qualquer comprimento, de acordo com a invenção.

Descrição Detalhada [084] A arquitetura do módulo de geração de DMRS se caracteriza pela separação entre o plano de processamento e o plano de controle, visando o desempenho do circuito, a legibilidade e a manutenção do código de descrição de hardware.

[085] De acordo com um aspecto da invenção, o circuito, como mostrado na Fig.2, além de prover recursos de controle 214, de cálculo de parâmetros 212 e de processamento para geração de DMRS 216 compreende também as interfaces 208 e 210 para o módulo de demapeamento 202 e para o módulo de estimação de canal 206.

[086] 0 módulo de geração 204, que integra os componentes 212, 214 e 216, é configurado para gerar DMRS para um usuário por vez .

[087] Considere-se, por exemplo, um subquadro do PUSCH, que emprega prefixo ciclico do tipo normal, conforme mostrado na Fig. 1. Para cada usuário UE 1, UE 2 a UE N, o módulo de geração 204 pode ser operado de forma sequencial, disparado por pulsos na linha de entrada NUI, de modo a gerar amostras de sinal de DMRS de dois símbolos SC-FDMA. Essa sequência de execução é ilustrada pelo Diagrama de Sequência A, mostrado na Fig. 4.

[088] De acordo com outro aspecto da invenção, é possível paralelizar o processamento das DMRS, mediante o provimento de mais de um circuito 204 na solução de integração do PUSCH, conforme mostrado no exemplo da Fig. 3. No caso específico, a paralelização do processo de geração de DMRS está alinhada com a paralelização do processamento dos usuários no PUSCH. É importante observar, porém, que a presente invenção não limita o nível de paralelização da arquitetura de detecção de usuários do PUSCH.

[089] O módulo de geração 204 de geração de DMRS é disparado através do pulso NUI, que indica o processamento de um novo usuário.

[090] Os parâmetros iniciais, fornecidos pela camada MAC através do Demapeador 202, são processados internamente pelo componente 212 para calcular os parâmetros que serão efetivamente utilizados para geração do sinal DMRS.

[091] Esses parâmetros são calculados para cada um dos dois símbolos SC-FDMA. Uma vez calculados, esses parâmetros são registrados pelo componente de controle 214 (Controle) para configurar o componente de processamento 216. O componente de controle 214 é o responsável por disparar o processamento da geração de DMRS pelo componente 216, quando o módulo de estimação de canal 206 sinaliza que está pronto através da linha tready.

[092] 0 componente de processamento 216 basicamente gera um número de amostras para cada um dos dois símbolos DMRS de um usuário UE. As amostras de sinal são geradas de forma a satisfazer a equação especificada na Seção 5.5.1 da norma 3GPP TS36.211.

[093] A presente invenção também provê o componente de processamento digital de sinais que implementa, em circuito digital, a equação supra citada.

[094] No contexto da arquitetura do receptor de camada física, a invenção compreende um módulo para geração de DMRS, que provê dispositivos para detecção coerente de dados de múltiplos usuários multiplexados no PUSCH.

[095] A arquitetura de dito módulo baseia-se na premissa de que há sinalizações de controle e de configuração provenientes de um módulo de demapeamento de dados de usuário do PUSCH. Além disso, considera-se ainda que a estrutura do sinal a ser processado é SC-FDMA e que há uma unidade para estimação de canal, a qual irá consumir as amostras de DMRS geradas para a detecção coerente de dados de cada usuário multiplexado no PUSCH.

[096] Ainda no contexto da arquitetura da camada fisica do receptor, a invenção compreende meios geradores de sinalizações de controle e interfaces necessárias para operação conjunta do módulo de geração de DMRS 204 com os módulos de demapeamento 202 e de estimação de canal 206.

[097] A arquitetura proposta ainda distribui eficientemente a carga de processamento entre recursos de lógica para atender aos requisitos de múltiplo acesso e de latência do LTE.

[098] A titulo exemplificativo, são apresentados mais adiante os resultados de uma implementação da arquitetura da invenção em FPGA.

[099] O plano de sinalização e controle possui os componentes 212 (Parâmetros) e 214 (Controle) que, em linhas gerais, são responsáveis pelas sinalizações das interfaces de entrada e de saida de dados, pelo gerenciamento dos estados de operação do componente e pelo registro dos parâmetros de operação do componente.

[0100] O plano de processamento de dados possui um componente principal de processamento 216 que opera em rajada, parametrizado e controlado por uma máquina de estados do plano de controle, e que implementa expressões analíticas em tempo real, conforme parâmetros de configuração de usuário, com o objetivo de economizar memória.

[0101] As versões serial e paralela da arquitetura são capazes de operar com múltiplos usuários ativos, em um número máximo equivalente a 1 usuário por Resource Block (RB) por TTI . Em outras palavras, se houver 100 RB disponíveis, como ocorre no LTE para 20 MHz de largura de banda, é possível gerar DMRS para 100 usuários ativos em um único TTI (Ims), o que é mostrado mais adiante na concretização preferencial em dispositivo FPGA Xilinx Virtex 6, integrada em uma solução completa de camada física LTE .

[0102] A interface de entrada basicamente permite a transferência de parâmetros de configuração de acordo com o usuário alvo.

[0103] Na concretização preferencial ora descrita, essa interface é controlada pelo módulo de demapeamento de canais físicos por usuário, não sendo impeditivo o uso de qualquer outro módulo para controlar essa interface quando configurada segundo soluções alternativas de integração do PUSCH. Visando otimizar a latência do componente, a interface ora utilizada foi projetada para operar de forma síncrona, disparada pelo pulso de sinalização de novo usuário (NUI).

[0104] Os parâmetros necessários para a operação do componente de processamento 216 são os seguintes: M™ - número de subportadoras alocadas para o usuário como um múltiplo de 12;

Nzc - maior número primo menor que ; ncs- parâmetro utilizado para gerar o desvio ciclicoíi; q - é a raiz da sequência Zadoff-Chu [0105] Esses parâmetros são calculados conforme descrito na Seção 5.5.1 e 5.5.2.1 para blocos de transporte de usuário (ULSCH) codificados, modulados e multiplexados no canal fisico PUSCH. O cálculo desses parâmetros é realizado no componente 212, que é dedicado para essa função.

[0106] Os parâmetros de entrada dependem da forma de concretização da invenção. Numa concretização preferencial, os parâmetros são passados em paralelo com bits concatenados em um barramento da interface 208, sinalizado por um pulso na linha NUI .

[0107] Após cálculo dos parâmetros, os mesmos são registrados pelo componente de controle 214 e disponibilizados para o componente de processamento 216.

[0108] É importante destacar que é gerada uma sequência DMRS por slot, ou seja, duas sequências DMRS por usuário em um TTI. Isto significa que os parâmetros citados devem ser calculados para cada DMRS . Exceção é feita para os parâmetros e Nzc, que são os mesmos para as duas sequências DMRS.

[0109] Desse modo, para cada sinalização de novo usuário na linha NUI, deve-se calcular e registrar os parâmetros qo, qlf ncs0, M™ e Nzc , onde os índices 0 e 1 indicam a DMRS do primeiro e segundo slots do TTI, respectivamente.

[0110] Além de registrar os parâmetros de configuração das sequências DMRS, o componente de controle 214 é responsável por disparar a geração das sequências e gerar a sinalização da interface 210 conforme o estado de operação do módulo de geração 204 . O estado de operação é controlado pelo componente de controle 214 e é afetado pela sinalização nas linhas NUI e SFI da interface 208, pela sinalização tready da interface 210 e pelo comprimento M™ das sequências.

[0111] O diagrama de estados da concretização preferencial é mostrado na Fig. 5. Os estados de inicialização 502, configuração 504 e de geração 506 são mantidos pelo componente de controle 214 de acordo com os sinais SFI, NUI e chest_tready. Os sinais SFI e NUI estão previstos apenas no estado 504. Ocorrências fora desse estado ocasionam a sinalização de erro nas linha El e Fl, respectivamente.

[0112] Quando o gerador de DMRS 204 não está no estado de geração 506, o mesmo deve se encontrar no estado de configuração 504, que corresponde também a um estado de espera.

[0113] Uma vez nesse estado 504, o componente pode ser configurado através da interface 208. O gatilho da configuração é a sinalização na linha NUI . O módulo é então configurado na transição, permanecendo no mesmo estado.

[0114] Quando ocorre uma sinalização na linha tready, a máquina vai para o estado 506 e retorna para o estado de configuração 504 apenas quando termina de gerar as duas sequências DMRS, que são transferidas sequencialmente através da interface 210.

[0115] O estado 502 é um estado de reset que é ativado através de pulsos na linha rst ou através do pulso SFI, que sinaliza o inicio de quadro LTE. Trata-se de um sinal periódico com lOms de periodo. Esse recurso de reinicialização dura dois ciclos de clock e visa aumentar a robustez do módulo para manter a sincronização, evitar travamentos e propagações de erro.

[0116] Na concretização preferencial da invenção, a interface 210 emprega fluxo de rajada de acordo com a interface AXI Streaming mostrada na Fig. 6 [0117] É importante destacar que qualquer outra interface sincrona com sinalização de fluxo em rajada pode ser utilizada, como a interface Localloop, que utiliza esquema semelhante ao da Fig. 6 com a adição da linha Start e substituição da linha Last pela linha Stop.

[0118] Os bits das amostras dos sinais I/Q do fluxo de dados são concatenados conforme mostrado em 602, onde os bits do sinal I são mapeados para os bits menos significativos (LSB - Least Significant Bits) de D, e os bits de Q são mapeados para os bits mais significativos (MSB - Most Significant Bits) de D.

[0119] O componente subsequente (Slave) da cadeia de processamento, que consome o fluxo de dados, deve sinalizar que está pronto para operar através do sinal tready 604.

[0120] 0 componente antecedente (Mas ter) da cadeia, que provê o fluxo de dados, deve prover os sinais tvalid 606 e tlast 608 em paralelo com o fluxo de dados do barramento tdata 610. 0 sinal tvalid 606 sinaliza as amostras válidas de uma rajada de dados em tdata 610 e tlast 608 sinaliza a última amostra dessa mesma rajada de dados.

Comprimento de sequência maior ou igual a 36 [0121] O componente de processamento 216 pode gerar amostras em quadratura de fase (I e Q) consecutivas, indexadas por n = 0,1,•••,Μ™, de qualquer comprimento.

[0122] Na concretização preferencial desta invenção, para suportar a detecção coerente do PUSCH, são geradas amostras em quadratura de fase de duas sequências, configuradas independentemente com parâmetros q e ncs de acordo com o slot do subframe.

[0123] A Fig. 7 mostra uma visão geral da cadeia de processamento responsável pela geração de amostras em quadratura de fase de uma sequência de referência.

[0124] Essa cadeia de processamento é utilizada quando >36, caso contrário, utiliza-se uma tabela para a geração das amostras.

[0125] Considerando a geração de amostras para, por exemplo, duas sequências, essa cadeia pode ser duplicada ou executada duas vezes. A vantagem da primeira abordagem é a possibilidade de gerar as sequências na metade do tempo, porém com o custo de se utilizar o dobro de recursos do dispositivo de processamento. Os possiveis arranjos envolvendo estruturas seriais ou paralelas estão cobertos pela presente invenção.

[0126] A cadeia de processamento da Fig. 7 consiste em uma implementação das seguintes equações: [0127] O componente de geração de comprimento 702 é responsável pela geração do argumento q («modA^zc )(«mod Nzc +1), para n — 0,1,· ··, , que é equivalente a onde m é incrementado de 1 a cada novo ciclo, retorna para zero após o valor Nzc—\, voltando a ser incrementado de 1 até assumir o valor [0128] Na concretização da invenção, ilustrada pela Fig. 7, a indexação é baseada em [0129] O componente 704 periodiza as amostras geradas por 702 de modo a explorar a periodicidade das funções trigonométricas seno e cosseno, que compõe os termos da exponencial complexa de xq(m).

[0130] A periodização é realizada por 704 no intervalo de— Nzc a Nzc.

[0131] O componente subsequente 706 normaliza o argumento para o intervalo —π <0(m)< π. A sequência xíy(m) é então calculada em 708 através de [0132] O cálculo das funções trigonométricas pode ser realizado em circuito digital empregando tabelas de memória ou algoritmo CORDIC. Na concretização preferencial da presente invenção, foi utilizado o CORDIC.

[0133] A exponencial complexa eJ23Tncsnln ^ computada pelo componente 710 indexada por com o indice n sincronizado ao indice m, ou seja, ambos partem do zero simultaneamente, ou o indice n parte do zero com uma certa latência, visando compensar a latência de processamento dos componentes 702, 704 e 706.

[0134] O cálculo das funções trigonométricas do componente 710 é realizado através de duas tabelas de memória (LUT) com 12 posições cada.

[0135] O endereço da memória é calculado pelo resto da divisão inteira de ncsn por 12 .

[0136] Finalmente, a sequência DMRS é calculada em 712 através do produto entre as sequências geradas por 708 e 710.

[0137] Para computar a função xq(m) , o algoritmo explora a propriedade das funções trigonométricas seno e cosseno de serem periódicas com período 2π.

[0138] A Fig. 8 ilustra o processo de periodização.

[0139] O argumento da exponencial complexa, , pode ser periodizado para o intervalo(—π,π] como mostrado em 802.

[0140] Considerando apenas o termo qm(m +1), como mostrado em 804, os possíveis valores estão contidos no intervalo de [0,°°) com cruzamentos equivalentes a zero e π do argumento original ocorrendo em múltiplos de Nzc.

[0141] O mapeamento de 804 para 802 envolve a etapa intermediária mostrada em 806.

[0142] A notação (*)NZC representa o processo de periodização, onde (·) corresponde ao argumento periodizado de -Nzc a Nzc. Na Fig. 8, [qm{m + ΐ))νΛ, significa que o argumento qm(m+1), que varia no intervalo [0,«>) , é periodizado para o intervalo -Nzc a Nzc.

[0143] Como mostrado em 806, a função (qm{m + \)) RS assume valores positivos no semicírculo superior e valores negativos no semicírculo inferior.

[0144] Para facilitar a análise, define-se [0145] Para calcular arg a partir de arg' na presente invenção, é necessário descobrir primeiro em que semicirculo 806 o valor equivalente de arg' está.

[0146] O semicirculo pode ser decidido verificando se a equação semicírculo retorna um valor par ou impar 808.

[0147] Se o semicirculo em 808 for par então o mesmo equivale ao semicirculo superior e impar ao semicirculo inferior.

[0148] Para saber se semicirculo é par ou impar, basta inspecionar o bit menos significativo do valor numérico semicirculo, ou seja, b0 LSB(semicírculo).

[0149] Se b0 — 0, então o semicirculo é par e equivale ao semicirculo positivo e o contrário caso b0=1.

[0150] Definindo os valores de referência refi e ref2 e para cada valor arg' como reij semicírculoxN™, ref2 reij + iV^c, então ref, < arg'< ref2, , como mostrado em 808, e Comprimento de sequência igual a 12 ou 24 [0151] Quando o comprimento da sequência DMRS corresponde a um ou dois resource blocks (RBs), ou seja, = 12 ou =24, respectivamente, a sequência DMRS segue a equação onde, [0152] Isso significa que o termo Tu(n) = eJ<pin)^4 é discretizado em quadratura de fase para assumir apenas quatro possiveis valores dados pelo conjunto conforme mostrado pela Fig. 9.

[0153] A sequência de valores de φ{η) é padronizada pelas Tabelas 5.5.1.2-1 e 5.5.1.2-2 da especificação 3GPP TS36.211 para =12 e . respectivamente. Essas tabelas são reproduzidas na Figura 10 pelas tabelas 1004 e 1006, respectivamente.

[0154] A implementação de é realizada pela leitura dos valores de (p{n) de uma tabela em memória seguido pelo mapeamento desses valores para os em quadratura de fase dados pelo conjunto S.

[0155] Entretanto, as tabelas 1004 e 1006 não são empregadas diretamente pela presente invenção. Antes de armazenar as tabelas em ROM interna do circuito de geração, os valores são mapeados conforme 1102, mostrado na Figura 11. Esse mapeamento prévio possibilita empregar apenas dois bits para selecionar o sinal associado ao valor V2/2 que irá compor as componentes em quadratura de fase, conforme mostrado em 1104. Desse modo, as tabelas armazenadas em ROM interna são as apresentadas em 1202 e 1302 e o circuito de mapeamento é o mostrado pela Figura 14.

[0156] O circuito resultante, empregado para a geração de DMRS quando o comprimento da sequência é 12 ou 24, é mostrado na Figura 15.

[0157] As ROMs que armazenam os valores de φ (ri) são mantidas pelo componente 1502 que, quando recebe um pulso na linha start, entrega sequencialmente amostras armazenadas a partir do endereço uM™ da respectiva ROM.

[0158] O componente 1402, que é o mesmo ilustrado na Figura 14, é então responsável pelo mapeamento para a constelação de valores mostrada em 1104. Os componentes 710 e 714 são então reutilizados para geração da sequência DMRS.

Circuito de Geração de DMRS integrado [0159] O circuito final integrado a partir dos circuitos descritos pelas Figuras 7 e 14 é mostrado na Fig. 16. São introduzidos os comutadores 1602 e 1604 que selecionam quais das sequências ¥u v(n) devem ser utilizadas de acordo com o comprimento .

Exemplo de Concretização em FPGA

[0160] 0 componente 204 foi concretizado e validado para o dispositivo FPGA Xilinx LX240T empregando a arquitetura proposta nesta invenção. 0 método de geração de DMRS empregou uma integração dos componentes 202, 204 e 206 para detecção sequencial de múltiplos usuários do PUSCH. O gerador da sequência de referência utilizou uma arquitetura CORDIC para implementar a sequência Zadoff-Chu. O resultado de ocupação de recursos da FPGA foi o seguinte: Tabela 1 Utilização de Recursos de Lógica do Componente 204 [0161] Na familia de dispositivos Virtex 6, um slice corresponde a 4 LUT e 8 flip-flops. Slice Register corresponde ao slice que é empregado como registrador. "Slice LUT" corresponde ao slice que é empregado como LUT para implementação de funções . BLock "RAM/FIFO" são recursos embarcados de blocos de memória. DSP48 corresponde a recurso embarcado de DSP para implementação de multiplicador + acumulador.

[0162] Embora a presente invenção tenha sido descrita em conexão com certas modalidades preferenciais de concretização, deve ser entendido que não se pretende limitar a invenção àquelas modalidades particulares. Ao contrário, pretende-se cobrir todas as alternativas, modificações e equivalentes possiveis dentro do espirito e do escopo da invenção.

REIVINDICAÇÕES

Claims (17)

1 . ARQUITETURA DE CIRCUITO PARA A GERAÇÃO DE SINAIS DE REFERÊNCIA DO CANAL FÍSICO COMPARTILHADO DO ENLACE DE SUBIDA DE SISTEMAS LTE E LTE-ADVANCED, caracterizada por compreender módulo de geração (204) em estrutura de processamento dividida em plano de controle e plano de processamento de dados em que: - os componentes do dito plano de controle realizam a configuração da cadeia de processamento, manutenção da máquina de estados de operação do dito módulo, sinalização da interface de entrada e configuração do módulo, sinalização de sarda e transferência sequencial de amostras em quadratura de fase para um módulo externo - os componentes do dito plano de processamento realizam geração sequencial de amostras em quadratura de fase para duas sequências DMRS por usuário do PUSCH em um intervalo de tempo de transmissão de lms (TTI).

2 . ARQUITETURA DE CIRCUITO de acordo com a reivindicação 1, caracterizada por um plano de controle compreender pelo menos uma unidade de parâmetros 212, executando o cálculo de parâmetros específicos demandados pela unidade de processamento 216 e uma unidade de controle 214, registrando ditos parâmetros e os disponibilizando para a unidade de processamento 216.

3. ARQUITETURA DE CIRCUITO de acordo com a reivindicação 1, caracterizada por compreender pelo menos um módulo de geração 204 para processamento em série ou em paralelo, gerando N sequências DMRS, N definido pela relação de compromisso entre os recursos disponíveis no dispositivo e a velocidade de clock para operação dos circuitos.

4 . ARQUITETURA. DE CIRCUITO de acordo com a reivindicação 1, caracterizada por compreender também uma interface 208 entre o módulo de geração 204 e o demapeador 202, e uma interface 210 entre dito módulo de geração e o módulo de estimação de canal 206 .

5. ARQUITETURA DE CIRCUITO de acordo com a reivindicação 3, caracterizada por compreender uma máquina de estados, regendo a operação de dito módulo de geração 204, assumindo os estados de inicialização 502, de configuração 504 e de geração 506.

6. ARQUITETURA DE CIRCUITO de acordo com a reivindicação 1, caracterizada por compreender pelo menos: - uma unidade de cálculo 710 para as funções trigonométricas e geração de sequências uma unidade multiplicadora de sequências 712 - uma unidade de geração de sequências 714 uma unidade de mapeamento 1402 para a constelação de valores do conjunto - uma unidade de leitura 1502 que entrega sequencialmente amostras armazenadas a partir do endereço uM™ da ROM - unidades comutadoras 1602 e 1604 que selecionam quais das sequências jf(V(w) devem ser utilizadas de acordo com o comprimento ditas unidades, sendo interconectadas para o processamento de DMRS, gerando sequências de amostras em quadratura de fase, IDMRS e QDMRS ·

7. ARQUITETURA DE CIRCUITO acordo com a reivindicação 5, caracterizada por compreender ainda, pelo menos: uma unidade de geração de comprimento 702 uma unidade de periodização 704 no intervalo (-Nzc, Nzc) uma unidade de normalização 706 para -π < Θ (m) < π uma unidade de cálculo 708 da sequência

8 . MÉTODO PARA A GERAÇÃO DE SINAIS DE REFERÊNCIA DO CANAL FÍSICO COMPARTILHADO DO ENLACE DE SUBIDA DE SISTEMAS LTE E LTE-ADVANCED, de acordo com a arquitetura das reivindicações anteriores, caracterizado por interações com o módulo demapeador 402 e com o módulo de consumo de serviço 406 serem realizadas conforme diagrama de sequência de dita máquina de estado.

9. MÉTODO de acordo com a reivindicação 8, caracterizado por uma operação de dito módulo de geração 204 ser regida pela dita máquina de estados, assumindo os estados de inicialização 502, de configuração 504 e de geração 506.

10. MÉTODO de acordo com a reivindicação 8, caracterizado por gerar duas DMRS em paralelo em um intervalo TTI, dita geração sendo repetida serialmente até atender a demanda de detecção de todos os usuários multiplexados no PUSCH em um lms, conforme especificado pelo padrão LTE e LTE-A.

11. MÉTODO de acordo com a reivindicação 8, caracterizado por sinalizações Tvalid 606 e TLast 608 da interface 210 ser gerada pela unidade de controle 214 de acordo com diagrama temporal pré-definido, quando o módulo estiver no estado Gera Re f 5 0 6.

12. MÉTODO de acordo com a reivindicação 9, caracterizado por parâmetros de configuração de entrada, a saber, comprimento da sequência M™ , índice da Zadoff-Chu raiz q, comprimento da Zadoff-Chu Nzc, índice u da tabela φ\ή) , e parâmetro de desvio cíclico ncs, são calculados e disponibilizados através do plano de controle.

13. MÉTODO de acordo com a reivindicação 10, caracterizado por haver dois percursos paralelos de dados específicos para a geração de DMRS, um realizado através de ditas unidades comutadoras 1602 e 1604, quando o comprimento da sequência DMRS é igual a 12 e 24; outro percurso realizado através da unidade de geração de sequências 714, quando o comprimento da sequência DMRS é maior é maior ou igual a 36.

14. MÉTODO de acordo com a reivindicação 11, caracterizado por haver a seleção de sequências intermediárias de ditas unidades comutadoras 1602 e 1604 em função do comprimento da sequência.

15. MÉTODO de acordo com a reivindicação 12, caracterizado por possuir uma sequência fonte que é gerada pela unidade de cálculo 710 ser multiplicada por outra sequência fonte, de mesmo comprimento, selecionada por ditas unidades comutadoras 1602 ou 1604.

16. MÉTODO de acordo com as reivindicações 8 a 13, caracterizado por explorar as propriedades de mapeamento de valores das tabelas LUT 1202 e 1302 conforme os valores da constelação 1104.

17. MÉTODO de acordo com as reivindicações 8 a 14, caracterizado por tabelas de valores de sequência 1202 e 1302 serem geradas através do mapeamento de valores 1102 aplicados à tabela de valores 1004 e à tabela de valores 1006 para a utilização da unidade de mapeamento 1402.