MODE ET DISPOSITIFS DE CORRECTION D'ERREURS
DANS UN SYSTEME MULTI-CANAL.
<EMI ID=1.1>
et. plus particulièrement, un système permettant de corriger les erreurs
<EMI ID=2.1>
<EMI ID=3.1>
sans utilisation de tels indicateurs. "
Dans les systèmes de traitement de données, les informations sont
<EMI ID=4.1>
ajoutant des bits redondants au message transmis, de telle sorte que celui-
<EMI ID=5.1>
des informations originelles puisse être récupérée, même lorsque le message comporte de multiples erreurs.
Les agencements do données parallèles, c'est-à-dire les agencements
dans lesquels les données sont contenues dans des multiplets parallèles répartis en blocs, sont utilisés dans les calculateurs et leur emploi, notamment dans les dispositifs d'enregistrement à canaux multiples, est bien
connu. Le brevet N[deg.] 70 47667 déposé en France par la demanderesse le 23 Décembre 1970 décrit des appareils de codage et de décodage dans lesquels
les bits redondants ou de contrôle sont associés aux données dans une direction perpendiculaire aux multiplets ou perpendiculaire aux pistes. Ledit brevet décrit un code capable de corriger une ou plusieurs erreurs dans
un unique multiplet de données. Les données sont divisées en blocs,de k multiplets (comportant chacun b bits), plus deux multiplets de contrôle comportant chacun b bits. Le décodeur permet de récupérer les données originelles sans erreurs lorsqu'un seul des multiplets du message reçu contient
des erreurs, quel que puisse être le nombre de bits erronés contenus dans
cet unique multiplet. Le brevet N[deg.] 71 3929 7déposé en France par la demanderesse le 26 Octobre 1971 utilise le code ci-dessus, mais le combine avec des
signaux faisant fonction d'indicateurs de façon à permettre la correction des erreurs contenues dans deux multiplets au lieu d'un seul, quel que
puisse être le nombre de bits erronés contenus dans chaque multiplet. Ces divers procédés exigent deux canaux pour les deux multiplets de contrôle supplémentaires qui sont nécessaires aux fins de la correction des erreurs.
La densité des données contenues dans les pistes ou canaux ayant augmenté,
un procédé de correction d'erreurs plus simple, plus rapide et plus fiable, utilisant une seule piste supplémentaire pour les bits de contrôle, est
devenu nécessaire.
Dans les unités à bande magnétique d'une largeur de 1.25cm, il est
<EMI ID=6.1>
sens dans lesquels elle se déplace. D'ordinaire, les informations ne sont <EMI ID=7.1>
<EMI ID=8.1>
bien que dans le sens inverse, dit 'sens arrière.., Compte tenu d'autre part des exigences de la détection et de la correction des erreurs, il
<EMI ID=9.1>
dans les deux sens dans lesquels s'effectuent les transferts de données.
Etant donné que les séquences de bits ne sont pas identiques lors de tels transferts, la plupart des procédés connus de détection et de correction
des erreurs exigent que l'on attende que les données se soient accumulées avant toute intervention destinée à corriger les erreurs. Afin de réduire
les frais d'exploitation au minimum et d'améliorer le rendement, il est souhaitable d'effectuer le codage des erreurs et la génération des syndromes en série pendant la lecture, c'est-à-dire d'effectuer les calculs pendant
les transferts de données au lieu de ne les entreprendre que lorsque tous
ces transferts sont terminés.
Le principal objet de la présente invention est donc de fournir un dispositif de correction d'erreurs dans lequel les informations sont codées dans une direction perpendiculaire aux pistes et dans une direction parallèle à ces dernières, et décodées de telle sorte que les corrections d'erreurs puissent être directement appliquées dans le sens de la longueur des pistes ou canaux.
Un autre objet de l'invention est de fournir un dispositif de correction d'erreurs qui ne nécessite qu'un seul canal pour les bits de contrôle dans
un système de traitement de données à canaux multiples.
Un autre objet do l'invention est de permettre, en employant un nombre minimum de bits redondants, de corriger les signaux erronés afférents à plusieurs pistes défectueuses, avec utilisation d'indicateurs de telles pistes et des erreurs afférentes à au moins une piste défectueuse, sans utilisation de tels indicateurs.
Le dispositif de l'invention permet de corriger simultanément les erreurs afférentes à plusieurs canaux défectueux dans un système de traitement
<EMI ID=10.1>
fins de la correction des erreurs dans une direction perpendiculaire à
celle des canaux (ou direction verticale) ainsi que dans une direction parallèle à celle des canaux (ou direction horizontale). Les signaux ainsi codés sont ultérieurement décodés de façon à permettre la correction, dans ladite direction horizontale, des erreurs afférentes à un unique canal
ou à plusieurs canaux que l'on sait être défectueux. Le dispositif de l'invention fai appel à l'emploi d'une matrice présentant une symétrie orthogonale <EMI ID=11.1>
telle que les bits de contrôle.puissent être engendrés dans l'une de ces directions et que les corrections puissent être effectuées dans une direction perpendiculaire à celle-ci.
D'autres objets, caractéristiques et avantages de la présente invention ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte, qui représentent un mode de réalisation préféré de celle-ci.
La figure 1 représente schématiquement huit canaux ou pistes de données, tels que ceux d'une bande magnétique, et une piste de parité. La figure 2 représente schématiquement le format des données dans le dispositif de l'invention, les bits de contrôle étant disposés vertica-
<EMI ID=12.1>
étant disposés sur les différents canaux ou pistes.
La figure 3 représente schématiquement la façon dont les multiplets de données sont disposés dans un agencement à neuf pistes, c'est-à-dire perpendiculairement à la direction des pistes. La figure 4 représente la matrice de contrôle de parité H qui permet de coder les données perpendiculairement aux pistes. La figure 5 représente schématiquement l'agencement à neuf pistes dans lequel les données sont disposées longitudinalement,c'est-à-dire dans le sens de la longueur des pistes. La figure 6 représente la matrice de contrôle de parité H utilisée eux fins du décodage des données et de la correction des erreurs dans le sens de la longueur des pistes. La figure 7 est un schéma synoptique du codeur.
<EMI ID=13.1>
pour le codage des informations.
La figure S représente schématiquement le générateur de parité de multiplet de la figure 7. La figure 10 est un schéma synoptique du décodeur et du dispositif de correction d'erreurs.
La figura 11 représente schématiquement le registre à décalage bouclé utilisé aux fins du décodage.
La figure 11a représente schématiquement le multiplicateur T de la <EMI ID=14.1> cateur. <EMI ID=15.1> <EMI ID=16.1> La figure 14 indique les positions respectives des figures 14a, 14b et 14c, qui représentent le générateur de paramètres de piste défectueuse. La figure 14a représente le réseau logique permettant d'engendrer les indicateurs I. La figure 14b représente schématiquement la logique permettant d'obtenir le- paramètre i sous la forme d'un nombre binaire. La figure 14c représente schématiquement la logique permettant d'engendrer les indicateurs j-i. La figure 15 représente schématiquement le générateur de configurations d'erreurs de la figure 10. La figure 15a représente schématiquement le multiplicateur M et la matrice M3 ainsi que les connections du multiplicateur. La figure 16 représente schématiquement le compteur en anneau de la figure .10.
La figure 17 représente schématiquement le générateur d'indicateurs de code de la figure 10. La figure 18 représente schématiquement le circuit de correction d'erreurs de la figure 10.
En fonctionnement normal, les informations sont transmises en parallèle à un codeur qui engendre des bits de contrôle ou des bits de parité pour certaines longueurs d'informations appelées pultiplets. Ces bits sont ajoutés aux informations de telle sorte qu'après utilisation, celles-ci puisent
être décodées afin de déterminer si le bit de parité est toujours valide.
La présente invention, du fait de la symétrie orthogonale à laquelle elle fait appel, permet le calcul des bits de contrôle et des syndromes
au moyen de signaux groupés dans la direction verticale et utilise des signaux résultant de ces calculs pour corriger des signaux alignés horizontalement. L'invention permet également de procéder à la correction des erreurs dans le sens arrière.
La disposition classique des données enregistrées sur une bande magnétique de 1,25 cm de largeur est représentée sur la figure 1. L'une des
neuf pistes représentées sur cette figure est réservée à l'enregistrement
de la "parité" des huit autres pistes et est généralement appelée piste
<EMI ID=17.1>
1.437.726 déposé en France par la demanderesse le 5 Avril 1965. Chaque multiplet, composé de 8 bits de données et du bit de parité, est enregistré perpendiculairement aux neuf pistes. Les différents multiplets sont enregistrés et lus en parallèle. Cette disposition des données a été mise au point après des années d'utilisation des bandes magnétiques. (cf. le brevet français n[deg.] 1 235 610 déposé par la demanderesse Lors
de l'étude d'un nouveau produit, l'un des principaux objectifs que l'on
se fixe est d'assurer la compatibilité de ce produit avec les normes existantes afin que les bandes enregistrées sur des machines différentes puissent être facilement échangées les unes avec les autres.
Le procédé VRC mentionné ci-dessus permet d'identifier une piste défectueuse afin que les erreurs qu'elle comporte puissent être corrigées sur
la base d'un contrôle de parité. Ce procédé permet uniquement de corriger les erreurs afférentes à une unique piste dans un unique bloc de signaux enregistrés. Au contraire, la présente invention permet de corriger les erreurs afférentes à toutes les pistes, à la condition qu'il n'existe pas plus de deux pistes défectueuses à un instant donné. Des modifications
de la présente invention peuvent permettre de corriger les erreurs afférentes à un nombre différent de pistes erronées.
Là densité des bits enregistrés dans une direction parallèle à celle
du déplacement de la bande est généralement deux à trois fois supérieure
à celle des bits enregistrés perpendiculairement à cette direction. Les erreurs sont principalement dues à des défauts du support magnétique et/ou
à une perte de synchronisation dans les circuits de lecture. Les erreurs
les plus communes résultent donc de l'effacement des pistes. C'est généralement la perte de signaux dans les amplificateurs de lecture ou un déphasage entre un signal d'horloge et le signal de lecture qui indique le fait qu'une piste est défectueuse. L'invention permet de corriger ces types d'erreurs
se produisant simultanément dans des canaux multiples.
Selon l'invention, les mots se présentent sous la forme d'un bloc
ou d'un rectangle dont deux côtés perpendiculaires comportent des bits
de contrôle, comme l'indique la figure 2.
Les vecteurs multiplet sont réféiencés de C pour le multiplet de contrô-
<EMI ID=18.1>
<EMI ID=19.1>
se trouvent à l'intérieur du grand carré délimité per un trait gras constituent une partie à symétrie orhtogonale de l'ensemble de signaux; le vecteur piste P se trouve en dehors de cette partie, mais est utilisé en conjonction avec celle-ci pour corriger les erreurs afférentes à des pistes multiples, avec un minimum de bits redondants. La partie à symétrie orthogonale permet d'établir une relation entre le multiplet de contrôle C et n'importe lequel
<EMI ID=20.1>
<EMI ID=21.1> <EMI ID=22.1> sont mémorisés et on calcule la multiplet C. En appliquant le principe <EMI ID=23.1>
selon un mode d'utilisation préféré, le multiplet de contrôle C et les syndromes d'erreurs sont engendrés au moyen de calculs effectués en série par multiplet, et la configuration d'erreurs est donnée par rapport aux pistes. Le calcul de la configuration d'erreurs peut tenir compte du vecteur P.
Les corrections de pistes sont obtenues en corrigeant les groupes d'erreurs qui se produisent le long des pistes défectueuses. On sait que
les codes de correction d'erreurs pour les symboles obtenus depuis le champ
<EMI ID=24.1>
corriger les groupes de b symboles binaires adjacents. Dans les codes à b symboles adjacents, chaque symbole de contrôle dans le champ GF (2 ) est remplacé par b bits de contrôle et, de même, chaque symbole d'information dans le champ GF(2b) est remplacé par b bits d'informations. Toutes les opérations de .-adage et décodage sont effectuées sur ces groupes de b bits, si bien que la correction de b codes adjacents correspond à la correction
<EMI ID=25.1>
L'application de tels procédés de détection et de correction d'erreurs à des unités à bande à pistes multiples nécessite la sélection de groupes
de bits le long des pistes respectives, compte tenu de la façon dont les erreurs sont détectées et corrigées dans de telles unités. Il est de ce fait nécessaire de laisser s'accumuler tous les signaux de données.faisant partie d'un groupe dans lequel des erreurs ont été détectées et d'attendre leur mise en mémoire avant de pouvoir procéder à toute intervention destinée à corriger ces erreurs. En raison de l'utilisation, dans la présente invention, d'une symétrie orthogonale, il n'est plus nécessaire que les symboles
<EMI ID=26.1>
ou bits de contrôle disposés le long des pistes.
Les mots ne sont donc pas décrits en fonction des symboles provenant
<EMI ID=27.1>
bit de contrôle de parité pouvant au contraire être placé de façon indépendante. Dans la présente invention, on tire parti de cette propriété en mélangeant
les bits de contrôle et les bits d'informations de façon à constituer des groupes susceptibles d'être corrigés. On obtient ainsi un système de correction d'erreurs pour unité à banda qui est compatible avec les unités à
bande existantes. L'invention offre un système de correction des erreurs
<EMI ID=28.1>
fins des bits de contrôle au lieu des deux pistes qu'exigent les systèmes de l'art entérieur.
<EMI ID=29.1>
défectueuse dont il s'agit, Le dispositif de l'invention peut être directement utilisé aux fins d'une telle opération en maintenant présent en perma-
<EMI ID=30.1>
ou piste 8, semble toujours comporter des erreurs en conséquence, lorsque l'une des pistes de données 0-7 comporte des erreurs, le dispositif corrige les erreurs afférentes à cette unique piste de la marne façon que les erreurs afférentes à la piste i sont corrigées dans le cas, décrit plus loin, où deux pistes, dont l'une est la piste de parité 6, comportent des erreurs.
Comme le comprendra l'homme de l'art, la présente invention peut être utilisée dans des systèmes de traitement de données possédant des capacités différentes. L'invention sera donc décrite en fonction du système standard neuf pistes.
La présente invention emploie une symétrie orthogonale pour permettre d'engendrer les bits de contrôle en analysant de façon séquentielle chèque multiplet de données, un bit par canal, puis en corrigeant plusieurs bits disposés dans chaque canal en utilisant le résidu engendré par multiplet.
A cette fin, les matrices de contrôle de parité utilisées pour la génération
<EMI ID=31.1>
données et bits de contrôle, qui est identique à celle obtenue lorsque
les bits de contrôle sont calculés dans le sens horizontal, ainsi qu'il est expliqué plus loin à l'aide des figures 4 et 6. Cette identité des relations exige une symétrie orthogonale tant pour la génération des bits de contrôle que dans le dispositif d'utilisation.
L'expression symétrie orthogonale se rapporte aux bits de données
et de contrôle indépendents des bits de parité verticale. Comme on le verra plus loin, cette symétrie rend possible la correction dos bits de contrôle engendrés en fonction des signaux afférents aux multiplets de données B1 <EMI ID=32.1> dans le cas d'une seule piste et avec la parité dans le cas de deux pistes, l'une des pistes comportant des erreurs étant la piste de parité 8 indiquée
<EMI ID=33.1>
entre les bits de contrôle engendrés et les bits de données est établie au moyen des deux équations ci-après qui sont respectivement utilisées pour engendrer et pour utiliser les bits de contrôle:
<EMI ID=34.1>
<EMI ID=35.1>
les signaux présents le long des pistes 0-7, respectivsment, dans un ensemble
<EMI ID=36.1>
<EMI ID=37.1>
etc.) et T , T , sont des multiplicateurs matriciels choisis de façon
<EMI ID=38.1>
Les deux équations ci-dessus montrent que la multiplication matricielle en série et la sommation modulo-2 des termes équivalent aux sommes modulo 2 de la multiplication matricielle obtenue en utilisant les mômes matrices, mais en multipliant par les signaux de données et la valeur du signal afférsnt à l'unique bit de contrôle, le long des pistes indiquées. Du fait
de cette égalité, le multiplet de contrôle C est engendré en fonction des
<EMI ID=39.1>
Dans un mode d'utilisation préféré, le nombre de multiplets B ...
<EMI ID=40.1>
<EMI ID=41.1>
cas d'une bande à neuf pistes, un ensemble à 8x8 bits présentant la symétrie orthogonale définie ci-dessus (voir figure 2). L'exposé ci-après concerne une application particulière de l'invention dans laquelle les bits de parité sont utilisés dans la neuvième piste P, sans toutefois que cela entraine une limitation quelconque de la portée de l'invention. Au lieu de la parité, on peut utiliser un champ de bits de parité engendré de façon cyclique. Pour la correction des erreurs, une corrélation est établie de façon originale entre les champs de bits de parité et de contrôle, ainsi qu'on le verra plus loin.
Dans un mode d'utilisation préféré, les mots du code de la présente invention se présentent, mathématiquement, sous la forme d'un rectangle
<EMI ID=42.1>
<EMI ID=43.1>
de données et non en tant que distances géométriques. Le côté n est perpendiculaire aux canaux si bien que, selon l'invention, un groupe de signaux représentant des données dans un dispositif de transfert de signaux à canaux multiples occupe le long de chaque canal une "longueur", exprimée en nombre de bits de données, inférieure au nombre de canaux et supérieure à 1.
<EMI ID=44.1>
fort de signaux. De ce fait, chacun de ces transferts se compose de plusieurs "longueurs" de bits de données et de bits de contrôle associés. ainsi qu'il
est expliqué ci-après.
compte tenu du principe de symétrie orthogonale et du fait qu'un canal supplémentaire est utilisé aux fins d'un champ ancillaire de contrôle de
<EMI ID=45.1>
dans le cas do bandes magnétiques à canaux multiples. Afin d'obtenir la
<EMI ID=46.1>
<EMI ID=47.1>
de parité supplémentaires peuvent éventuellement être ajoutés, en utilisant par exemple un code Hamming, pour augmenter la capacité que possède la présente Invention de corriger les erreurs. Cependant, peur obtenir une
<EMI ID=48.1>
La symétrie orthogonale de l'invention peut être utilisée pour les codes de correction d'erreurs sans parité supplémentaire ou autre codage, mais la capacité de corriger les erreurs est alors moins grande, à moins que l'on utilise une redondance à symétrie orthogonale supplémentaire.
<EMI ID=49.1>
du bloc de message (ne pas confondre avec la symétrie orthogonale mentionnée ci-dessus). Dans le cas d'une bande à 9 pistes, la piste de parité se trouve
<EMI ID=50.1>
sur une ligne qui divise le côté n en deux parties, si bien qu'il existe des bits de contrôle dans deux parties de la bande, par exemple en P. Du point de vue de la détection et de la correction des erreurs, dans le cadre des aspects les plus larges du placement indépendant des bits de contrôle,
<EMI ID=51.1>
Les bits de contrôle disposés le long du côté le plus court n sont
<EMI ID=52.1>
n�. Dans les unités à bande, les bits de contrôle de redondance verticale
(VRC) ou bits de parité verticale se trouvent sur une piste distincte
de la bande appariée p iste de parité P (piste 8). Les bits de contrôle qui se trouvent le long du côté n. sont des bits de contrôle afférents à des positions choisies de bits d'informations disposés le long des pistes.
Le nombre de bits de contrôle requis pour la correction de deux pistes a une valeur minimum lorsque n a sa plus grande valeur pour une valeur donnée
<EMI ID=53.1>
une bande standard de 1,25 cm de large à 9 pistes sera traité plus loin.
<EMI ID=54.1> <EMI ID=55.1> La figure 3 représente le format de" données utilisé dans le code de la présente invention, connu sous le nom de code rectangulaire optimum <EMI ID=56.1>
<EMI ID=57.1>
qui est calculé à partir des multiplets d'informations. L'ordre inverse des multiplets peut être utilisé et le multiplet C peut être placé n'importe où dans le bloc. Chacun des multiplets d'informations désignés par B et le multiplet de contrôle C sont des vecteurs colonne à 8 bits:
<EMI ID=58.1>
<EMI ID=59.1>
C, etc..
Le vecteur P est le contrôle de redondance verticale (VRC) classique
<EMI ID=60.1>
est le bit de parité du multiplet C et la composante P(i) est la parité du multiplet B pour i = 1, 2, ... 7, soit:
<EMI ID=61.1>
<EMI ID=62.1>
pour i=1, 2 ... 7
<EMI ID=63.1>
<EMI ID=64.1>
Le multiplet de contrôle C est calculé à partir des multiplets d'infor-
<EMI ID=65.1>
<EMI ID=66.1>
où T est la matrice associée à un polynôme binaire irréductible g(x) de
<EMI ID=67.1>
<EMI ID=68.1>
<EMI ID=69.1>
La matrice T associée au polynôme g(x) est définie ci-dessous:
<EMI ID=70.1>
Le multipleL de contrôle C peut être engendré au moyen d'un registre
à décalage bouclé ou d'un ensemble de circuits OU Exclusif, ou d'une machine
<EMI ID=71.1>
décalage sst le plus économique pour une cadence de données intermédiaire. Une machine programmée est plus économique pour les cadences de données les moins élevées, et l'emploi d'ensembles de circuits OU Exclusif peut être nécessaire dans le cas des cadences de données élevées.
<EMI ID=72.1>
pour le codage du code ORC. Ces règles peuvent être spécifiées de façon classique au moyen d'une matrice de contrôle de parité H. A cette fin,
on caractérise les matrices T en fonction des éléments du champ GF(2 ).
Soit a l'élément du champ GF(2 ) représentant la classe résiduelle
(x) module g(x)--un élément a existe pour chacune des colonnes de la matrice
<EMI ID=73.1>
rendu égal zéro. Pour btenir les classes résiduelles modulo g(x), le <EMI ID=74.1>
<EMI ID=75.1>
le plus significatif par les autres termes. En pratique, ce résultat est obtenu au moyen d'un registre à décalage linéaire bouclé (on dit aussi à réaction) ou d'un dispositif analogue. La multiplication dans le champ GF(2 ) est définie par la multiplication, sous forme de polynômes, des
<EMI ID=76.1>
sente donc la classe résiduelle (x ) modulo g(x). En conséquence, tout élément a peut être exprimé sous la forme d'un vecteur colonne à huit bits des coefficients binaires du polynôme x module g(x). Par exemple,
<EMI ID=77.1>
représentés par les vecteurs colonne de la façon décrite ci-après et se rapportent aux matrices T de la façon indiquée sur les figures 4 et 6.
Les matrices relatives à un dispositif de correction d'erreurs se
<EMI ID=78.1> figures 4 et 6). Un ensemble de vecteurs colonne a est choisi pour constituer les matrices T ... T pour les besoins de la génération des codes d'erreurs et du dispositif de détection et de correction des erreurs. Pour obtenir une symétrie orthogonale, les vecteurs colonne a sont établis de la façon décrite ci-après à l'aide des figures 4 et 6. Dans un dispositif préféré, quinze vecteurs colonne a correspondent de façon exclusive à un multiplet de contrôle ou de redondance à huit bits. Dans ce dispositif particulier, les vecteurs <EMI ID=79.1>
<EMI ID=80.1>
<EMI ID=81.1>
où les colonnes 0, 1 représentent un vecteur colonne. Chaque bit possède sa propre équation; en dehors de cela, il s'agit d'équations simultanées et non distinctes.
Dans le cas d'un code présentant une symétrie orthogonale, ainsi qu'il
<EMI ID=82.1>
le suivant:
<EMI ID=83.1>
<EMI ID=84.1>
Les vecteurs colonne a choisis constituant les matrices T sont les suivants:
<EMI ID=85.1>
ce qui donne huit matrices distinctes du type représenté sur les figures
<EMI ID=86.1> <EMI ID=87.1> <EMI ID=88.1>
6. Toute matrice T peut remplacer la matrice T dans la première position de multiplet, chaque sélection modifiant l'insertion mathématique du multiplet de contrôle C par rapport aux multiplets de donnas, ainsi que la participation d'un bit de données quelconque dans la redondance du multiplet de contrôle. L'insertion représentée du multiplet de contrôle C est effectuée en sélectionnant le premier vecteur colonne a (ou vecteur le plus à gauche)
<EMI ID=89.1>
le multiplet de contrôle C dans la seconde position (position du multiplet
<EMI ID=90.1>
qui donne les matrices T suivantes:
<EMI ID=91.1>
<EMI ID=92.1>
<EMI ID=93.1>
sembles de signaux de correction d'erreurs, l'insertion du multiplet C peut faire l'objet d'une précession.
Les relations ci-dessus entre vecteurs colonne a et matrices T donnent une équation OU Exclusif distincte et indépendante pour chacun des huit bits du multiplet de contrôle C. Une telle sélection permet de diminuer la complexité des dispositifs physiques et par conséquent de réduire leur coût. Ces équations distinctes et indépendantes ne sont pas nécessaires.
<EMI ID=94.1>
<EMI ID=95.1>
traduire par uns interaction entre les bits de contrôle et aboutir à des équations interdépendantes et simultanées au lieu d'équations indépendantes
<EMI ID=96.1>
contrôle donné peut comprendre un second bit de contrôle ainsi qu'un ensemble de bits de données dans son équation OU Exclusif.
A titre d'exemple, un tel agencement utilisant les vecteurs colonne
<EMI ID=97.1>
<EMI ID=98.1>
<EMI ID=99.1>
"1", il se produit une interaction entre les bits de contrôle. L'insertion mathématique du multiplet de contrôle C peut être modifiée, ainsi qu'on l'a précédemment mentionné. La symétrie orthogonale peut être maintenue. Dans toutes les matrices ci-dessus, les vecteurs colonne ou éléments de
<EMI ID=100.1>
et n est l'exposant de g(x) (dans le dispositif préféré représenté, n=15).
En utilisant la notation ci-dessus, la matrice T de l'équation (4a) peut s'écrire:
<EMI ID=101.1>
<EMI ID=102.1>
<EMI ID=103.1>
le plus à droite.
Tout vecteur colonne à 8 bits:
<EMI ID=104.1>
<EMI ID=105.1>
g (x) et est donc un élément du champ (F(2 ). On peut démontrer que la multi-
<EMI ID=106.1>
du champ. En particulier, on a:
<EMI ID=107.1>
En utilisant les équations (5) et (6a), or. peut écrirai
<EMI ID=108.1>
<EMI ID=109.1>
<EMI ID=110.1>
Si n est l'exposant du polynôme g(x), Tn est la matrice d'identité I. qui
<EMI ID=111.1>
est le nombre le moins positif pour lequel:
<EMI ID=112.1>
La matrice do contrôle de parité H du code ORC peut être construite à l'aide des équations (1), (2), (3a) et (7), comme le montre la figure 4.
On observera que a pour toute valeur de i est un vecteur colon;,;3 à 8
<EMI ID=113.1>
<EMI ID=114.1>
(équation OU Exclusif) entre le vecteur de parité P et les multiplets C,
<EMI ID=115.1>
<EMI ID=116.1>
<EMI ID=117.1>
<EMI ID=118.1>
<EMI ID=119.1>
<EMI ID=120.1>
<EMI ID=121.1>
<EMI ID=122.1> trouve au-dessous du multiplet B décalé (multiplié par T) d'une position dans un registre à décalage linéaire, bouclé. Ses exemples numériques seront donnés plus loin pour permettre de mieux comprendre le rôle des matrices
T ... T . Une relation arbitraire entre C-B- et les signaux enregistrés
sur la bande est représentée sur la figure 3. Les valeurs binaires effectives du multiplet de contrôle C sont déterminées par les relations OU Exclusif établies
<EMI ID=123.1>
On va considérer la capacité de correction d'erreur de tels code. Avant
de démontrer l'identité (symétrie orthogonale) qui existe entre les matrices des figures 4 et 6, on décrira ci-après les types d'erreurs et la façon
dont les données sont traitées en vue de la correction de ces erreurs.
Les erreurs qui se produisent les plus fréquemment sont les groupes d'erreurs affectant une piste donnée d'une bande magnétique. Un groupe d'erreurs affecte chaque multiplet que comporte la piste dans une position de bit
fixe où i représente le numéro de la piste qui contient des erreurs, 0-7.
<EMI ID=124.1>
Afin de faciliter la correction des groupes d'erreurs se produisant
<EMI ID=125.1>
exprimées en fonction des vecteurs horizontaux Z et P et non en fonction des vecteurs verticaux utilisés lors des calculs de résidus.
Ceci peut être fait sans difficulté en modifiant les colonnes do la matrice de contrôle de parité de la figure 4 de telle sorte qu'elles correspondent aux vecteurs Z de la façon indiquée sur la figure 6. On notera
que la matrice correspondant au vecteur Z a la forme :
<EMI ID=126.1>
<EMI ID=127.1>
donc être écrites de la façon suivante, à partir de la matrice H de la figure 6:
<EMI ID=128.1>
<EMI ID=129.1>
Les figures 4 et 6 représentent deux matrices de contrôle de parité pour l'ensemble de signaux représenté sur la figure 2. La matrice de la figure 4 est considérée par rapport aux multiplets et la matrice de lafigure <EMI ID=130.1>
<EMI ID=131.1>
et le multiplet de contrôle C; la même relation existe pour chacun de ces bits de données lorsque les calculs sont considérés par rapport aux pistes, comme dans le cas de la figure 6. Il s'agit en l'occurrence d'une symétrie orthogonale.
Si l'on prend un bit de données quelconque de la figure 2 et que l'on se reporte aux figures 4 et 6, on constate que la relation qui existe entre
<EMI ID=132.1> <EMI ID=133.1>
colonne à partir de la gauche dans la matrice T ) établit une relation
entre le bit 5 et le multiplet de contrôle C. Dans la figure 6, le bit 54
est Z5(4). Ce bit se trouve dans la colonne relative à a8 (quatrième colonne
à partir de la gauche dans la matrice T ) et il existe entre ce bit et le multiplet C la même relation que dans le cas de la figure 4. Un examen détail-
<EMI ID=134.1>
données.
On peut également avoir la preuve de cette symétrie orthogonale en notant les relations qui existent entre les vecteurs rnlonne a des figures
<EMI ID=135.1>
<EMI ID=136.1> <EMI ID=137.1> partant du haut, c'est-à-dire avec la troisième position de bit de chaque
<EMI ID=138.1>
colonne a de chacune des matrices T ... T est associé de façon analogue
<EMI ID=139.1>
0
<EMI ID=140.1>
et le multiplet de contrôle C sont donc les mêmes, que l'on utilise la matrice H de la figure 4 ou celle de la figure 6, ce résultat étant obtenu grâce
à la symétrie orthogonale. Il en va de même de tous les bits des multiplets
<EMI ID=141.1>
Le corollaire de ce qui précède est qu'une relation est établie de façon identique entre chacun des bits du multiplet C et un ensemble de bits par les deux matrices H. Par exemple, dans le cas du bit 2C, on constate
<EMI ID=142.1>
<EMI ID=143.1>
<EMI ID=144.1>
Dans la notation de la figure 1:
<EMI ID=145.1>
portent un 1 dans la troisième position de bit (bit 2).
Sur la figure 6, le bit C(2) est aligné avec T , et non avec Id(T ):
<EMI ID=146.1>
Etant donné que C est la multiplet 0, le premier bit dans chaque piste <EMI ID=147.1>
Etant donné que, dans une addition modulo 2, l'ordre des termes ne modifie pas le résultat, les relations entre bits de contrôle et bits de données présentent une symétrie orthogonale par rapport au bit de contrôle
<EMI ID=148.1>
2 par des carrés hachurés, c'est-à-dire:
<EMI ID=149.1>
De même, la symétrie afférente au bit C(1) est représentée ci-dessous en utilisant la géométrie de la figure 2 et les vecteurs colonne a correspondants:
<EMI ID=150.1>
où * représente le bit de contrôle.
<EMI ID=151.1>
rieur droit de l'ensemble de la figure 2. En utilisant la même géométrie, cette symétrie est obtenue pour tous les bits de contrôle.
<EMI ID=152.1>
<EMI ID=153.1>
<EMI ID=154.1>
Comme le montrent les tableaux ci-dessus, chaque bole *) se trouve dans une ligne diagonale de bits mathématiquement perpendiculaire à l'axe de symétrie et que tous les bits de données se trouvent soit sur cet axe, soit sur des lignes parallèles qui sont toutes situées d'un même côté (au-dessous, dans le cas représenté, de la ligne contenant
<EMI ID=155.1>
constituée par le seul bit de contrôle.
Comme on peut le constater en examinant les tableaux ci-dessus, le
fait de décaler les matrices T - T , et par conséquent le multiplet C,
de la colonne de gauche à d'autres colonnes modifie la géométrie de la configuration de bits et, de ce fait, la relation qui existe entre le mode d'erreurs et la correction des erreurs.
Compte tenu de l'exposé ci-dessus et des figures 4 et 6, on peut énoncer les deux théorèmes fondamentaux ci-après:
Théorème 1:
Toute configuration d'erreurs dans un vecteur horizontal quelconque
<EMI ID=156.1>
et corrigée.
Démonstration: le syndrome résultant d'une configuration d'erreurs quelconque est un vecteur à 16 bits formé par la combinaison linéaire des colonnes de la matrice H qui correspondent aux positions de bit erronées. Soient S et S les deux parties du syndrome correspondant respectivement aux huit rangées supérieures et inférieures de la matrice H. En supposant qu'un seul vecteur Zi contienne des erreurs, S1 détermine exclusivement la configuration d'erreurs e.
<EMI ID=157.1>
où e1 est la configuration d'erreurs; e(0) ... e(7) sont les configurations d'erreurs pour les multiplets 0-7. Le syndrome S1 est identique à la configuration d'erreurs obtenue dans les unités à bende de l'art antérieur utilisant
<EMI ID=158.1>
<EMI ID=159.1>
<EMI ID=160.1>
<EMI ID=161.1>
L'équation (10) peut également s'écrire de la façon suivante en fonction
<EMI ID=162.1>
<EMI ID=163.1>
Le théorème ci-dessus démontre également que la piste i n'est pas ambiguë en montrant que, pour toute piste j ne comportant pas d'erreurs, i est unique. Soit j un vecteur horizontal ne comportant pas d'erreurs (piste ne comportant
<EMI ID=164.1>
fier rigoureusement le vecteur horizontal qui comporte des erreurs.
Théorème 2
Toutes configurations d'erreurs dans deux vecteurs horizontaux pistes identifiés quelconques peuvent être corrigées (on notera que les pistes comportant des erreurs sont détectées ou identifiées par un dispositif indépendant du dispositif de correction des erreurs). Les deux pistes comportant
<EMI ID=165.1>
la demanderesse le 6 avril 1971. Ces indicateurs indiquent la présence de signaux de qualité médiocre et, par conséquent, la probabilité pour que des erreurs se produisent est beaucoup plus élevée dans le cas des pistes ainsi désignées que dans celui des autres pistes.
<EMI ID=166.1>
rentes à deux pistes désignées pistes i et j. En utilisant de nouveau la combinaison linéaire des colonnes correspondantes de la matrice H de la figure 6, on obtient:
<EMI ID=167.1>
Pour j / i, les équations (11) et (12a) sont des équations indépendantes
dans le champ-GF(28) donnant une unique solution. Les configurations d'erreurs sont donc déterminées de façon exclusive comme suit:
<EMI ID=168.1>
<EMI ID=169.1>
<EMI ID=170.1>
<EMI ID=171.1>
On va considérer la mise en application du codage .
Le code peut être engendré à l'aide de tout polynôme binaire irréductible g(x). Dans le ces de la réalisation sur bande prise à titre d'exemple,
<EMI ID=172.1>
<EMI ID=173.1>
ensemble, mais il y a intérêt à choisir un polynôme à auto-réciprocité ou celui dont l'exposant a la plus faible valeur. Ceci facilitera la correction d'erreurs au cours d'une lecture arrière. On notera que, dans la Table I,
<EMI ID=174.1>
valeur de leurs exposants est la plus faible. Le polynôme réciproque
<EMI ID=175.1>
TABLE I
Polynômes irréductibles de degré 8
<EMI ID=176.1>
<EMI ID=177.1>
Ainsi qu'il ressort de la description théorique faite ci-dessus,
<EMI ID=178.1>
<EMI ID=179.1> <EMI ID=180.1>
décalage 10 fait partie.
Ceux des polynômes Irréductibles ci-desaue dont l'exposant a une valeur de 255 sont des polynômes primitifs. Lorsqu'un tel polynôme primitif est sélectionné, n'importe lequel dos 255 vecteurs colonne a peut être choisi pour l'application de la présente invention. Dans les autres polynômes non
<EMI ID=181.1>
posant peut être utilisé.
Le registre à décalage 10 comporte huit étages d'entrée binaires (0) .... (7) et une ligne de réaction 24, chaque étage étant pourvu d'un circuit de sommation ou additionneur modulo 2 26. Lorsqu'il reçoit un signal de commande, le registre à décalage fait passer le contenu d'un étage à l'étage suivant et reçoit simultanément une nouvelle rentrée. Les registres à décalage de ce tyne sont bien connus et, les connexions de réaction requises étani: prévues, depuis le polynôme g(x), peuvent être réalisés de diverses <EMI ID=182.1>
<EMI ID=183.1>
<EMI ID=184.1>
Les bits 0-7 de chaque multiplet sont simultanément appliqués aux circuits de sommation modula 2 26 qui se trouvent aux sorties des étages 0-7 du
<EMI ID=185.1>
lement appliqués au circuit 26 qui reçoit la sortie de l'étage 0, etc..
). Le bit approprié de chaque multiplet est donc appliqué à l'entrée de chaque circuit 26, lequel reçoit également les signaux provenant de la ligne do réaction 24 et de l'étage précédent du registre. La sortie de chaque additionneur 26 est appliquée à l'étage suivant du registre à décalage,
si bien que le contenu d'un étage donné traverse la totalité du registre
à décalage en passant successivement d'un étage à l'autre. Les connexions
<EMI ID=186.1>
<EMI ID=187.1>
Un coefficient "un" dans l'équation implique une connexion, et un coefficient
<EMI ID=188.1> <EMI ID=189.1> la figure 8 par des lignes en trnit plein et l'absence de connexion par des lignes pointillées. A la fin de sept cycles, chaque étage du registre <EMI ID=190.1>
<EMI ID=191.1>
le registre par la matrice T. Les connexions d'entrée sont telles que le vecteur introduit dans le registre est prémultiplié par la matrice T. Initialement, le registre à décalage 10, appelé SR1, ne contient qua des zéros.
<EMI ID=192.1>
sivements introduits dans le registre SR1. Ainsi, après sept décalages, le registre SR1 contient le vecteur:
<EMI ID=193.1>
qui est le multiplet de contrôle C. Le multiplet de contrôle C est alors
<EMI ID=194.1>
est calculée de la façon précédemment décrite à propos de la figure 9.
Le vecteur colonne ou multiplet de contrôle C est calculé verticalement, multiplet par multiplet, cependant que la correction s'effectue horizontalement sur la base des pistes (Zi). On se souviendra que les relations entre bits de données et bits de contrôle présentent une symétrie orthogonale permettant de telles opérations transversales.
Le multiplet de contrôle C contient les bits de contrôle résultant
de l'application de l'équation (3a) et est associé aux signaux de données présents dans une piste particulière. D'autre part, les signaux afférents aux bits de parité pour les signaux de données verticaux se trouvent dans une piste séparée P.
<EMI ID=195.1>
correspondant respectivement aux caractères originels (dits signaux de
<EMI ID=196.1>
des erreurs. Le syndrome S1, S2 peut être engendré en traitant ces caractères conformément aux régies de contrôle de parité données par les équations
<EMI ID=197.1>
<EMI ID=198.1>
<EMI ID=199.1>
et non au moyen des vecteurs multiplet ou vecteurs verticaux, en transformant la matrice de la figure 4 en celle qui est représentée sur la figure 6.
Le décodage ou la génération du syndrome s'effectue au moyen de la matrice <EMI ID=200.1>
H est importante car le syndrome et la configuration d'erreurs sont obtenus en utilisant la matrice H de telle sorte que la correction ultérieure des erreurs puisse être effectuée sur les vecteurs Z qui sont orientés dans
le sens de déplacement de la bande. Cela est très important car les erreurs dûes à des pistes défectueuses sont les plus fréquentes dans les unités
à bande magnétique. On peut ainsi procéder au codage en utilisant les multiplets disposés perpendiculairement aux pistes, ce qui ne nécessite pas
la mise en mémoire tampon des informations. La transformation des matrices H se traduit donc par une simplification et un gain de temps appréciables lors du codage tout en permettant de corriger les erreurs les plus communes.
Dans la présente invention, le syndrome S2est ottenu à partir des vecteurs
<EMI ID=201.1>
<EMI ID=202.1>
<EMI ID=203.1>
pour le codage. Toutefois, comme un registre à décalage rétrograde permet de gagner du temps lors du processus de correction des erreurs, on utilise
<EMI ID=204.1>
à décalage. A cette fin, on peut décrire l'équation ci-dessus de la façon suivante:
<EMI ID=205.1>
Les connexions de réaction sont effectuées en fonction de g(x), mais l'opé-
<EMI ID=206.1>
le vecteur contenu dans le registre par la matrice T , l'inverse de la matrice T. Le vecteur introduit dans le registre est prémultiplié par la matrice T au moyen d'un ensemble de portes OU Exclusif (figure 11a). Le registre à décalage rétrograde, désigné SR2, est représenté sur la figure
<EMI ID=207.1>
décalés dans le registre SR2, dans cet ordre.
Dans une réalisation pratique, l'équation (14b) représente le fonction-
<EMI ID=208.1>
Le syndrome S peut être calculé au moyen d'un ensemble de portes OU Exclusif dont les sorties sont appliquées à un registre à décalage SR3 représenté sur la figure 12.
c). Détermination des configurations d'erreur <EMI ID=209.1>
<EMI ID=210.1>
<EMI ID=211.1>
que les données reçues ne constituent pas un mot de code et sont par conséquent erronées. Conformément au code de correction d'erreurs, on suppose
<EMI ID=212.1>
qu'une ou deux pistes comportent des erreurs. Ces pistes sont désignées
<EMI ID=213.1>
forme d'un "1" logique. (i est le premier et le plus petit des numéros de piste, j est le second et le plus grand). Dans un but de commodité, on suppose
<EMI ID=214.1>
pondant respectivement aux pistes i et j.
Les signaux indicateurs q sont obtenus par ailleurs dans le système. Diverses techniques peuvent être employées pour engendrer de tels signaux, notamment celle décrite dans le brevet N[deg.] 71 13027 déposé en France par
la demanderesse le 6 Avril 1971, où l'on se sert de la qualité des opérations d'enregistrement/relecture effectuées en temps réel pour indiquer les endroits où une erreur est possjble. On verra que le dispositif de correction d'erreurs lui-même peut générer aussi des pointeurs dits, plus loin pointeurs de code.
<EMI ID=215.1>
des multiplets de contrôle codés sont fonction des configurations d'erreurs.
<EMI ID=216.1>
La correction des erreurs afférentes aux pistes i et j s'effectue au moyen de la fonction OU exclusif des configurations d'erreurs et des signaux reçus à partir de pistes comportant des erreurs, de façon à reconstituer
les signaux corrects provenant des pistes.
Il ressort des équations (8), (9), (13) et (14a) que les syndromes
S et S ont les équivalents algébriques suivants:
<EMI ID=217.1>
<EMI ID=218.1>
<EMI ID=219.1> <EMI ID=220.1>
<EMI ID=221.1>
où:
<EMI ID=222.1>
<EMI ID=223.1>
<EMI ID=224.1>
<EMI ID=225.1>
<EMI ID=226.1>
<EMI ID=227.1>
<EMI ID=228.1>
<EMI ID=229.1>
l'équation (16a).
<EMI ID=230.1>
dispositif de l'inventicn est capable d'engendrer son propre indicateur
<EMI ID=231.1>
indicateur est plus fiable, on peut ne tenir aucun compte, dans ce cas,
de l'unique indicateur de qualité engendré de façon externe par ailleurs dans le système. L'indicateur de code afférent à une unique piste peut être engen-
<EMI ID=232.1>
c'est-à-dire en déterminant i de telle sorte que:
<EMI ID=233.1>
<EMI ID=234.1>
tués par le registre SR2 (dont le contenu initial est le syndroma SR2) tout
<EMI ID=235.1>
<EMI ID=236.1>
<EMI ID=237.1>
<EMI ID=238.1>
d). Correction des erreurs dûes à des pistes défectueuses -
<EMI ID=239.1>
<EMI ID=240.1>
<EMI ID=241.1>
<EMI ID=242.1>
Le codeur du dispositif de correction de la présente invention est représenté schématiquement sur la figure 7. Ce codeur engendre le multiplet
<EMI ID=243.1>
ment à l'équation (3a) et ajoute d'autre part un bit de parité à chacun
de ces multiplets de données et de contrôle. Les multiplets de données sont appliqués à un distributeur de données 12 qui est commandé par un signal
<EMI ID=244.1>
au registre à décalage SR1 depuis le distributeur de données 12 et est suivi
<EMI ID=245.1>
à décalage SR1 engendre alors le multiplet de contrôle C, lequel est ajouté aux multiplets de données à la sortie d'un circuit ET 20. Dans le même temps,
<EMI ID=246.1>
appliqués au générateur de bits de parité de multiplet 14 par l'intermédiaire du câble 13. A l'instant tO où le codeur commence à fonctionner, une valeur de 7 est préchargée, dans l'exemple choisi, dans le compteur binaire 16, lequel effectue un compte à rebours de façon synchronisée avec l'application des signaux de commande de synchronisation. Ces signaux commandent également le registre à décalage 10. Lorsque la valeur 0 est atteinte, ces signaux interrompent le fonctionnement du registre à décalage, dont le contenu est transféré par l'intermédiaire du circuit ET 20 après un retard d'une unité de temps introduit par le dispositif à retard 18. La façon dont le registre
à décalage SR1 calcule le multiplet de contrôle C est représentée sur la figure 8. Les connexions de réaction sont effectuées depuis la ligne 24 en <EMI ID=247.1>
"1" impliquant une connexion et le coefficent "0" une abscence de connexion. Après les opérations de décalage chacun des étages du registre à décalage
SR1 contient un bit vecteur C. L'opération de décalage correspond à la multiplication du vecteur contenu dans le registre par la matrice T (figure 4). Les connexions d'entrée sont telles que le vecteur introduit dans le registre est prémultiplié par la matrice T, ce résultat étant obtenu en appliquant
<EMI ID=248.1>
étages suivants i+1, .... Initialement, le registre SR1 ne contient que
<EMI ID=249.1>
multiplet de contrôle. Les étages du registre sont désignés 0 - 7. Comme
des
le montre la figure, chacun des bits du multiplet est appliqué à l'un/circuits <EMI ID=250.1>
qui., aux circuits 26. La sortie de chacun de ces derniers est appliquas
<EMI ID=251.1>
décalé de haut en bas. comme le montrent les flèches de la figure 8. La sortie de l'otage 7 du registre. après avoir été appliquée au dernier circuit
<EMI ID=252.1>
<EMI ID=253.1>
0-7 7 après un nombre approprié de décalages et représente les bits correspondants du multiplet de contrôle.
Le générateur de bits de parité de multiplet 14 est représenté sur <EMI ID=254.1> <EMI ID=255.1>
de sommation modulo 2 dont la sortie représente la parité du multiplet de données d'entrée. La sortie du générateur 14 est donc le multiplet da données ou le multiplet de contrôle comportant le bit de parité approprié. Le message
<EMI ID=256.1>
multiples.
On va considérer le fonctionnement du décodeur et du dispositif de correction d'erreurs.
Une fois le signal codé et enregistré, les signaux reproduits.à partir de la bande enregistrée (non représentés) sont transmis en série au décodeur sous la forme de multiplets à 9 bits (figure 10). Ces multiplets peuvent
<EMI ID=257.1>
décodeur fonctionne sous le contrôle de signaux de commande de synchronisation transmis par l'intermédiaire du compteur binaire 60. Au début de la lecture
<EMI ID=258.1>
compteur commence à fonctionner (la valeur du contenu de ce dernier augmente d'une unité à chaque multiplet de données). Cette impulsion de départ peut être engendrée de la même façon que les circuits digitaux de lecture actuels engendrent une impuslion de départ de lecture, en utilisant, par exemple,
le procédé décrit dans le brevet n[deg.] 1 235 610 déposé en France par la demanderesse le 23 juin 1959. Chaque signal de commande de synchronisation peut être constitué par une telle impulsion de départ de lecture, le compteur
60 ayant un compte de huit. A cet égard, le compteur 60 procède non seulement à une mine en séquence du décodeur, mais indique également le format des multiplets lus. La synchronisation d'un el compteur est décrite dans le brevet n[deg.] 70 40288 déposé en France par la demanderesse le 27 octobre 1970.
<EMI ID=259.1>
défectueuse, (engendrés par ailleurs dans le système lors de la détection de signaux de médiocre qualité) sont appliquée au générateur do signaux
N 74, ou pouvant faire l'objet d'une opération de compensation d'obliquité au morne titre que les multiplets reçus.
En réponse à ces indicateurs, le générateur 74 engendre les signaux
<EMI ID=260.1>
à moins de deux pistes et à plus de deux pistes. Cee deux derniers signaux sont au niveau logique 0 lorsque exactement deux indicateurs ont la valeur 1, indiquant ainsi deux pistes dans lesquelles sont présents des signaux de médiocre qualité. Dans ce cas, les deux indicateurs sont transmis par l'intermédiaire du générateur 74 et du circuit OU 76 au générateur 54 de
<EMI ID=261.1>
rentes à des pistes multiples et des erreurs impossibles à corriger. Le
<EMI ID=262.1>
<EMI ID=263.1>
<EMI ID=264.1>
indicateurs peuvent être combinés. Cette pratique est dangereuse du point
de vue du maintien de l'intégrité des données et doit de préférence être évitée à moins qu'un système de détection d'erreurs approprié ne soit utilisé en conjonction avec le dispositif de correction d'erreurs de la présente invention. Par exemple, le système de détection d'erreurs décrit dans le brevet n[deg.] 1 437 726 déposé en France par la demanderesse le 5 avril 1965 peut être utilisé.
Le décodeur calcule d'abord les syndromes S1 et S2 dans les registres
à décalage SR3 et SR2, comme le montrent les figures 11 et 12. Les multiplets
<EMI ID=265.1>
au registres SR3 et SR2, dans cet ordre, par la mémoire tampon 40 qui fait également fonction de distributeur de données. Le décodage a évidemment pour but de corriger les erreurs qui peuvent avoir été introduites dans
le message, soit dans le décodeur, soit en cours de transmission. Lors de l'application de chacun des multiplets du message d'ontrée aux registres
à décalage SR3 et SR2, le contenu de ces derniers est simultanément décalé au moyen d'un signal de commande de synchronisation. Les opérations dans le sens avant ou arrière sont décrites en référance à la figure 11.
<EMI ID=266.1>
de mise en route du décodeur) et procède à un compte à rebours sous le <EMI ID=267.1>
<EMI ID=268.1>
<EMI ID=269.1>
<EMI ID=270.1>
La combinaison OU Exclusif du multiplet de parité provenant du registre SR3 et du multiplet reçu P, fonction qui est réalisée au moyen de circuits OU Exclusif 42, permet d'obtenir à la sortie d'une porte ET 65 le syndrome
<EMI ID=271.1>
le compteur 60 lorsqu'il parvient à la valeur 0 a d'autre part pour effet de mettre en route le compteur binaire 62 et le compteur en anneau 70. Le compteur 60 est utilisé lorsqu'il s'agit de corriger les erreurs afférentes à deux pistes effacéea, et le compteur 70 lorsqu'on se trouve en présence d'erreurs afférentes à une seule piste défecteuse ou lorsqu'il n'existe
<EMI ID=272.1>
les signaux N. et N indiquant respectivement la présence d'erreurs afférentes à moins de deux pistes et à plus de deux pistes. Ces deux derniers signaux sont au niveau logique 0 lorsque exactement deux signaux indicateurs de
<EMI ID=273.1>
cas, les indicateurs Q sont transmis par l'intermédiaire du générateur 74 au générateur 54 de paramètres de piste défectueuse par l'intermédiaire dL circuit OU 76. Le générateur 54 fournit le nombre binaire i destiné au compteur binaire 62 et le signal de commande j-i destiné au générateur 45 do configurations d'erreurs. Ainsi, le compteur binaire 62 est déjà mis
<EMI ID=274.1>
parvenu à la valeur 0, déclenche le compte à rebours effectué par le compteur
62. Le contenu du registre SR2 est simultanément décalé sous le contrôle
des signaux de commande de synchronisation. Lorsque le compteur 62 parvient
à la valeur 0, le dernier décalage du registre SR2 est effectué et, le contenu
<EMI ID=275.1>
lorsqu'il parvient à la valeur 0 est transmis au travers du circuit OU 102 et du circuit ET 101 et rend conductrice les portes ET 64 et 65, si bien
<EMI ID=276.1>
Ce même signal a également pour effet d'interrompre le fonctionnement du compteur 62 et du registre à décalage SR2.
<EMI ID=277.1>
la configuration d'erreurs e en utilisant le signal de commande j-i provenant du générateur 54. Le syndrome S et la configuration d'erreurs e sont alors
<EMI ID=278.1> <EMI ID=279.1>
<EMI ID=280.1>
de façon externe indiquent que moins de deux pistes font défectueuses. En
<EMI ID=281.1>
<EMI ID=282.1>
de façon externe. Des signaux indicateurs de piste Q' sont alors engendrés par le générateur 72 et par le compteur en enneau 70.
<EMI ID=283.1>
<EMI ID=284.1>
La piste i est identifiée en décalant S i fois (e =0).
Le compteur 70 est mis en service par le signal engendré par le compteur
60 lorsque celui-ci parvient à la valeur 0. Simultanément, ce même signal interrompt le fonctionnement du registre à décalage SR3 et, en conjonction avpc le signal N transmis par la porta OU 102 et la porte ET 101, rend conductrices les portes ET 64 et 65, aux sorties desquelles apparaissent
<EMI ID=285.1>
commande de synchronisation provoque le décalage du contenu du compteur
en anneau 70 et de celui du registre SR2 de façon synchronisée, chaque décalage se traduisant par une augmentation de la valeur du contenu du compteur en anneau 70, qui passe de 0 à 1, à 2, etc... et par une multiplication du contenu du registre à décalage SR2 par T , ce contenu devenant successive-
<EMI ID=286.1>
La présence du signal N sous la forme d'un 1 logique se traduit évidemment par l'obtention d'un indicateur j-i = 0 provenant du générateur 54.
<EMI ID=287.1>
<EMI ID=288.1>
<EMI ID=289.1>
le contrôle des signaux de commande de synchronisation. Le signal N empêche le signal e de parvenir au dispositif de correction d'erreurs 42 en bloquant la porte ET 103. Toutefois, ce signal e est appliqué au générateur 72 d'indicateurs Q'. Ce générateur procède de façon continue à un contrôle afin de
<EMI ID=290.1>
<EMI ID=291.1>
<EMI ID=292.1>
ment du compteur en anneau 70, et celui du registre à décalage SR2 au moyen
<EMI ID=293.1>
i et est indiqué par un signal r , lequel sous la forme d'un indicateur
de code Q' est transmis au moyen des signaux e2 = 0 et N1 avec un 1 logique <EMI ID=294.1> de la porte OU 76, au générateur 54. Si le compteur en anneau 70 parvient à la valeur 8 avant que le générateur 72 n'ait trouvé un signal e égal
<EMI ID=295.1>
S qui arrête le fonctionnement du compteur 70 et du registre SR2. Le signal
<EMI ID=296.1>
au générateur 72. Si ce signal est au niveau logique 0 et si le générateur
72 constate que le compte R du compteur en anneau atteint la valeur 8 alors que e n'est pas égal à 0, on conclut que les erreurs sont afférentes à plus d'une piste et ne peuvent par conséquent pas être corrigées., par cette procédure. En pareil cas, le générateur 72 engendre un signal E ayant la
<EMI ID=297.1>
afférente à la piste de parité, ce qu'indique le générateur 72 en donnant au signal Q'a la valeur logique 1.
<EMI ID=298.1>
aucun signal d'indication d'erreurs n'est transmis par l'intermédiaire du
<EMI ID=299.1>
registre SR2 ne contient que des zéros 3 la fin du calcul de contrôle. Avec
<EMI ID=300.1>
En conséquence, le générateur 72 n'engendre aucun signal indicateur, ce qui permet aux signaux de données corrects que l'on reçoit de traverser
<EMI ID=301.1>
Pour ce qui est du fonctionnement du dispositif 42, il utilise la configuration d'erreurs e et le syndrome S. aux fins de la correction des erreurs. Les données reçues (et comportant des erreurs) sont transmises par la mémoire
<EMI ID=302.1>
que comprend ce dernier sous la forme de vecteurs Z . Cette dernière notation a été expliquée ci-dessus à propos du format représenté sur la figura 5. Des
<EMI ID=303.1>
générateur de paramètre 54, qui, par la porte OU 76 reçoit des indicateurs Q" constitués soit par les indicateurs Q' du générateur 72 soit par les indicateurs externes Q à travers les circuits 74. Ces indicateurs Q" sont aussi appliqués en tant que deuxième indicateur au dispositif de correction
<EMI ID=304.1>
<EMI ID=305.1>
transmis sans aucune modification.
On observera que dans le cas d'erreurs afférentes à une seule piste,
ou dans le cas où aucune piste n'est défectueuse, les valeurs correspondantes
<EMI ID=306.1>
tuée de façon appropriée par le dispositif 42.
<EMI ID=307.1>
du dispositif de correction d'erreurs. La mémoire tampon 40 peut être d'un
<EMI ID=308.1>
informations. On observera que les informations sont présentées à la mémoire tampon 40 sous la forme de multiplets dont chacun est constitué par huit bits et un bit de parité. L'emploi de cette mémoire tampon est nécessaire
<EMI ID=309.1>
ment, c'est-à-dire doivent être simultanément disponibles en parallèle. Cela nécessite 72 lignes d'informations, 9 bits pour chacun des huit multiplets
oe données et 8 bits pour le multiplet de parité. Les informations disposées perpendiculairement aux pistes sont présentées aux registres à décalage
SR3 et SR2 sous la forme de multiplets parallèles, comme le montre Ici figure
10, le multiplet de contrôle étant présenté le premier. Il est donc possible de réaliser la mémoire tampon 40 au moyen d'un dispositif d'emmagasinage quelconque permettant de récupérer les informations dans l'ordre requis.
Un dispositif d'emmagasinage très simple pourrait être constitué par une série de registres dont il existerait un exemplaire pour chaque multiplet
de données. Il serait nécessaire de pouvoir lire le contenu de ces registres
à l'envers aussi bien que perpendiculairement à la direction dans laquelle s'effectue la lecture directe, afin d'obtenir les informations Z..
Le registre à décalage SR2 est représenté de façon détaillée sur la figure 11. Le multiplet de données ou le multiplet de contrôle constitue l'entrée d'un multiplicateur T , 44 , dont les détails sont donnés sur la figure 11a. Après multiplication par les bits du multiplet sont respectivement appliqués à un circuit 30 de sommation module 2 associé à chacun des étages du registre à décalage. Ces étages sont référencés 0-7 et correspondent aux bits 0-7 du multiplet d'entrée. Comme on l'a précédemment indiqué lors de la description théorique de l'invention, les connexions de réaction g. g sont établies en fonction de la valeur 0 ou 1 affectée aux termes de l'équation
<EMI ID=310.1>
<EMI ID=311.1>
si g. = 1, cela indique une connexion de réaction. On se souviendra qu'il s'agit en l'occurrence d'un registre à décalage rétrograde dans lequel les décalages sont effectués du dernier étage 7 vers le premier étage 0
et dans lequel la ligne de réaction 31 part de l'étage 0. Dans ce registre, chaque décalage consiste essentiellement à multiplier l'entrée T . La sortie du registre est essentiellement :
<EMI ID=312.1>
Le multiplicateur 44 représenté sur la figure 11a se compose de huit circuits 34 additionneurs modulo 2, dont la sortie représente les bits 0-
<EMI ID=313.1>
en fonction de la matrice T également représentée sur la figure 11a. Par exemple, la première rangée de cette matrice contient des 1 dans les positions 1, 4, 5, 6 et 7 indiquant qu'une connexion correspondante devrait être établie avec l'additionneur modulo 2 zéro. De même, les 1 des autres rangées de
la matrice représentent des connexions correspondantes avec les autres additionneurs 34, de la façon indiquée sur la figure. Le circuit 44 multiplie les entrées du multiplet B par T .
Le drcuit représenté sur la figure 11 est utilisable aux fins de la
<EMI ID=314.1>
enregistrées au moyen d'une unité bande. Les connexions supérieures, désignées SR1, concernent les opérations de lecture effectuées dans le sens avant
(FWD). Le signal FWD, lorsqu'il est appliqué à l'un des circuits de sommation
<EMI ID=315.1>
et de ses autres entrées. La prémultiplication par T consiste à appliquer le bit i du multiplet au circuit 26 d'ordre i+1 déterminé en modulo 8. Les connexions inférieures, référencées SR2, comprennent des circuits 30 de sommation modulo 2, fonctionnant de la façon décrite ci-dessus lorsque le signal de lecture dans le sens arrière (BKWD) leur est appliqué. SR1 et SR2 ne peuvent pas être rendus actifs simultanément.
<EMI ID=316.1>
de l'unité centrale CPU et reçues par une unité de contrôle d'entrée/sortie
(non représentée); ils commandant respectivement la lecture dans le sens avant et la lecture dans le sens arrière.
La figure 12 représente le registre à décalage SR3 du décodeur. Les <EMI ID=317.1>
modula 2 46 dans l'ordre indiqué. La sortie du circuit 46 est appliquée
au dernier étage, l'étage 7, du registre SR3, et est ensuite décalée successivement vers létage 0 jusqu'à ce que la parité des multiplets indiqués
<EMI ID=318.1>
à la sortie des différents étages constituant le multiplet de parité T.
La figure 13 représente le générateur 74 qui fournit les signaux de <EMI ID=319.1>
des indicateurs 0 engendrés de façon externe. Le signal N indique qu'une seule piste est défectueuse ou qu'aucune piste n'est défectueuse. Le signal N3 indique que plus de deux pistes sont défectueuses. La sortie 0 représente <EMI ID=320.1>
<EMI ID=321.1>
<EMI ID=322.1>
excitée. La sortie N est engendrée par un circuit 50 lorsque plus de deux des entrées de celui-ci sont excitées. La sortie Q est engendrée par un ensemble de portes ET 52 lorsque les signaux N et N3 ne sont pas présents.
La figure 14 représente schématiquement le générateur 54 qui engendre les indicateurs de code i identifiant la première piste de données défectueuse
<EMI ID=323.1>
signaux i sous la forme d'un nombre binaire et les signaux j-i = 0, 1, 2, 3, 4, 5, 6, 7 à partir des signaux d'entrée constitués par les indicateurs Q. La figure 14 indique que le générateur 54 utilise les circuits logiques représentés sur les figures 14a, 14b et 14c pour obtenir les résultats cidessus.
La figure 14a représente le circuit logique permettant d'engendrer <EMI ID=324.1>
combinaisons, toutes les entrées des circuits ET 56 respectifs, exception faite de l'entrée supplémentaire (par rapport à la combinaison précédente), sont inversées dans un circuit NI. Il est évident que si toutes le$ entrées sont au niveau logique 0, aucun des circuits ET 56 n'aura de sortie mais que le premier circuit ET 56 dont l'entrée supplémentaire sera au niveau
1 aura une sortie.
Le circuit logique de la figure 14b a pour entrées les indicateurs
I engendrés par le circuit de la figure 14a. Le circuit de la figure 14b engendre le paramètre i sous la forme d'un nombre binaire de b bits. Les indicateurs 1 sont groupés en fonction des colonnes de la Table II ci-après. Les connexions logiques sont déterminées en fonction des 1 contenus dans les colonnes de cette table. Par exemple, la colonne i (0) comporte un
1 dans les positions 1, 3, 5 et 7. En conséquence, les entrées du premier
<EMI ID=325.1>
sont appliquées à des circuits OU 56 dont les sorties constituent un nombre
<EMI ID=326.1>
entrée de niveau 1 pour le premier circuit OU 58 et une entrée de niveau
1 également pour la troisième circuit OU 58, ce qui donnerait la sortie 101,. qui est le nombre binaire 5.
<EMI ID=327.1>
<EMI ID=328.1>
<EMI ID=329.1>
<EMI ID=330.1>
au moyen de circuits ET 80 possédant chacun deux entrées constituées par une paire d'indicateurs Q, ces circuits étant réunis en ansembles dont chacun est respect!venant connecté à un circuit OU 82. Les paires d'entrées des circuits ET 80a du premier de cas ensembles sont séparées par la valeur
1, celles du second ensemble par la valeur 2, celles du troisième ensemble par la valeur 3, celles du quatrième ensemble par la valeur 4, etc... La sortie des circuits ET d'un ensemble constitue l'entrée du circuit OU 82 correspondant et permet d'obtenir la valeur j-i appropriée. La valeur ji=1 est obtenue du premier circuit OU 82a, dont les entrées sont constituées par les sorties des circuits ET 80a du premier ensemble. Les connexions
des autres circuits OU 82b-82f sont réalisées de façon analogue. Par exemple, le second circuit OU 82b a une valeur de sortie j-i = 2, cependant que le troisième circuit OU 82c a une valeur de sortie j-i=3, etc.... Un circuit
<EMI ID=331.1>
j-i = 0 où j = 8.
La figure 15 représente le générateur de configurations d'erreurs 45 en train d'engendrer la seconde erreur afférente à l'effacement de deux <EMI ID=332.1>
<EMI ID=333.1>
bits de ces entrées est appliqué à l'une des huit portes OU Exclusif à deux entrées constituant l'ensemble 85. La sortie de ce dernier est appliquée
<EMI ID=334.1> <EMI ID=335.1> titre d'exemple sur la figure 15a, assura effectivement une fonction de
<EMI ID=336.1>
<EMI ID=337.1>
M est appliqué à une porte ET 88 distincte. à deux entrées ai bien que chacun des circuits ET 68 de la figure 15 représente en réalité un ensemble
<EMI ID=338.1>
d'autre part comme seconde entrée la valeur j-i qui lui est associée. Les
<EMI ID=339.1>
OU ayant chacune huit entrées, ensemble dont la sortie constitue le vecteur
<EMI ID=340.1>
<EMI ID=341.1>
<EMI ID=342.1> figure 15. Les entrées des circuits d'addition modula 2 92 da l'ensemble
<EMI ID=343.1>
<EMI ID=344.1>
<EMI ID=345.1>
Les entrées des différents circuits d'addition modulo 2 92 de l'ensemble
<EMI ID=346.1>
les 1 présents dans la rangée appropriée de la matricu correspondante. Par
<EMI ID=347.1>
<EMI ID=348.1>
de façon analogue. On observera que la quatrième rangée de la matrice ne comporte de 1 que dans la septième position, ce qui est représenté sous la forme d'une connexion directe.
La figure 16 représente de façon plus détaillée le compteur en anneau
70 de la figure 10. Le compteur 70 comporte huit étages 0-8 et une ligne de réaction 94 allant de l'étage 8 à l'étage 0. La sortie de chaque étage successif est appliquée à l'étage suivant dont le numéro d'ordre est plus <EMI ID=349.1>
senté sur la figure 10. Le compte R est appliqué au générateur d'indicateurs de code 72. Les neuf indicateurs r du compte R sont appliqués à neuf porter
<EMI ID=350.1>
72 reçoit également comme entrées le signal N. provenant de l'indicateur
<EMI ID=351.1>
d'erreur. Comme le montre la figure 7, l'entrée e est appliquée à un circuit
<EMI ID=352.1>
<EMI ID=353.1>
<EMI ID=354.1>
ET 99 produit une sortie 1 qui est appliquée aux huit portes ET 96 et, avec
<EMI ID=355.1>
sentant l'indicateur de code 0' particulier qui désigne la piste unique
<EMI ID=356.1>
à la sortie de la porte OU 98, on obtiendra un 1 qui, après inversion, sera appliqué sous la forme d'un 0 à la porte 99 , laquelle n'aura aucune sortie,
<EMI ID=357.1>
<EMI ID=358.1> <EMI ID=359.1>
<EMI ID=360.1>
<EMI ID=361.1>
70 est appliquée à un circuit OU 97 aux deux autres entrées duquel sont
<EMI ID=362.1>
signal S, qui provoque l'arrêt du compteur en anneau 70, est engendré. Les
<EMI ID=363.1>
que l'erreur ne peut pas être corrigée lorsque le signal E obtenu à sa sortie a la valeur logique 1.
La figure 16 représente le circuit de correction d'erreurs 42 qui produit <EMI ID=364.1>
tuée conformément aux équations:
<EMI ID=365.1>
<EMI ID=366.1>
2 aux deux multiplets lus qui comportent des erreurs et que S1 est ajouté au premier multiplet lu qui comporte des erreurs. Ce résultat est obtenu
au moyen d'un ensemble de huit circuits 95 de sommation modulo 2 et de deux
<EMI ID=367.1>
ET 93 agit à la façon d'une porte normalement fermée qui est commandée par le signal indicateur de pistes Q"i correspondant et transmet le multiplet
<EMI ID=368.1>
ble de huit portes ET 93 est commandé par le signal I ccrrespondantet ne
<EMI ID=369.1>
<EMI ID=370.1>
<EMI ID=371.1>
on l'a précédemment mentionné, les bandes magnétiques sont lues dans le sens avant et dans le sens arrière. Les procédés et le dispositif de correction d'erreurs de la présente invention se prtent à une telle lecture. Dans le cas d'une lecture effectuée dans le sens avant, le décodeur peut fonctionner dans le même mode que le codeur ou faire l'objetd'un décalage rétrograde de façon à gagner du temps. Dans le cas d'une lecture effectuée dans le
sens arrière, on procède à un décalage rétrograde avec prémultiplication <EMI ID=372.1>
de réaction et a'entrée, etc. D'autre part, tous les signaux de données faisant partie d'un ensemble de signaux peuvent être mis en mémoire intermé-
<EMI ID=373.1>
intermédiaires et non en série.
<EMI ID=374.1>
orthogonale sont indépendantes, deux modes dégradés de fonctionnement avec correction des erreurs sont possibles en cas de défaillance catastrophique, l'un de ces modes utilisant la parité seulement et lia second utilisant le
code ORC seulement.
Pour les besoins de la correction des erreurs afférentes à une unique pite, sans piste de parité, il est nécessaire d'utiliser un indicateur de piste engendré de façon indépendante. On peut alors employer le dispositif précédemment décrit à propos de la correction des erreurs afférentes à deux pistes, en rendant j=8, les erreurs contenues dans cette unique piste i
étant corrigées de la façon déjà décrite dans le cas de deux pistes défectueuses (en utilisant un indicateur indépendant). D'une façon générale, en l'absence d'entrées de parité (ou d'autres codes), la capacité de corriger les erreurs que possède l'invention est moins grande et une identification des différentes pistes est indispensablu, mais il demeure que la symétrie orthogonale permet toujours de corriger les erreurs présentes dans une piste
au moyen de calculs effectuées sur les multiplets verticaux.
La présente invention offre les mêmes avantages lorsqu'on utilise une notation qui n'est pas binaire, c'est-à-dire ternaire, décimale, hexadécimale,
<EMI ID=375.1>
tout autre code analogue ou même un résidu basé sur un polynôme différent.
Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins les caractéristiques essentielles de l'invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'horrme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles sans pour autant sortir du cadre de ladite invention.
<EMI ID=376.1>
1.- Dans un système de transmission du type à multi-canal, mode d'exploitation de ce système permettant la correction d'erreurs de transmission, caractérisé en ce qu'il comprend les étapes suivantes:
on sélecte un premier groupe desdits canaux pour transférer séquentiellement une pluralité de blocs de multiplets de signaux de données, le nombre
N' de multiplet étant dans chaque bloc inférieur d'au moins une unité au nombre N de canaux du premier groupe et chaque multiplet de donnée comprenant des signaux d'information sur chacun desdits canaux du groupe,
pour chaque bloc de signaux on génère un premier signal de vérification constitué par un multiplet de contrôle ayant un élén,ent dans chaque canal dudit groupe et on arrange l'ensemble des signaux dans ledit bloc y compris
le multiplet de vérification de manière à ce que le bloc présente une symétrie orthogonale,
le ou les canaux restants constituent un second groupe de canal sur lequel il est possible d'envoyer si nécessaire des seconds signaux de vérification,
à la réception, on détermine un nouveau multiplet de contrôle de manière à la comparer avec le premier multiplet de contrôle généré à l'émission
et transmis, cette comparaison générant une configuration d'erreurs pour
les signaux placés le long d'un canal donné, en ce que l'on indique_lequel canal est le canal donné en erreur, en ce qu'on applique, ladite configuration d'erreurs pour corriger les signaux dans ledit canal, dans le bloc de signaux de données correspondant.