AT502716B1

AT502716B1 - STRUCTURE AND CIRCUIT FOR AVOIDING THE INFLUENCE OF PARASITIC CAPACITIVE SUBSTRATE COUPLING OF INTEGRATED RESISTORS

Info

Publication number: AT502716B1
Application number: AT18362005A
Authority: AT
Inventors: Christoph Seidl; Robert Swoboda
Original assignee: Robert Swoboda
Priority date: 2005-11-09
Filing date: 2005-11-09
Publication date: 2007-10-15
Also published as: AT502716A1

Description

2 AT 502 716B12 AT 502 716B1

Die Erfindung betrifft eine Struktur und Schaltung zur Vermeidung des Einflusses der parasitären kapazitiven Substrat-Kopplung von integrierten Widerständen mit Hilfe einer mit Strom durchflossenen Platte.The invention relates to a structure and circuit for avoiding the influence of the parasitic capacitive substrate coupling of integrated resistors by means of a current-carrying plate.

Integrierte passive Widerstände werden meistens aus einer Polysiliziumschicht hergestellt, die über einem auf dem Substrat liegenden Dielektrikum (z.B. Feldoxid, oder aber auch jedem anderen Isolator) angeordnet wird. Bei diesen Komponenten entsteht eine parasitäre kapazitive Kopplung zwischen dem Bauteil und dem Substrat wobei das Dielektrikum durch das Oxid gebildet wird. Das Umladen der parasitären Kapazitäten bewirkt eine Verschlechterung der elektrischen Eigenschaften der integrierten Schaltungen wie zum Beispiel ein Absinken der Grenzfrequenz oder langsame Impulsantworten.Integrated passive resistors are most often fabricated from a polysilicon layer that is placed over a dielectric (e.g., field oxide, or any other insulator) on the substrate. These components create a parasitic capacitive coupling between the device and the substrate where the dielectric is formed by the oxide. The recharging of the parasitic capacitances causes a deterioration of the electrical characteristics of the integrated circuits, such as a lowering of the cutoff frequency or slow impulse responses.

Durch eine Erhöhung der Oxiddicke könnte die parasitäre Kapazität sehr einfach verringert werden, da die Kapazität umgekehrt proportional zur Oxiddicke ist. Diese einfache Möglichkeit bedeutet aber eine Prozessmodifikation und kommt daher für die Herstellung von ASICs (Application Specific /ntegrated Circuits) nicht in Frage.Increasing the oxide thickness could very easily reduce the parasitic capacitance, since the capacitance is inversely proportional to the oxide thickness. However, this simple possibility means a process modification and is therefore out of the question for the production of ASICs (Application Specific / Integrated Circuits).

Eine Unterätzung des Feldoxids zur Verringerung der parasitären Kapazität ist im US-Patent US 6,180,995 beschrieben. Dabei wird durch eine zusätzliche Maske und zwei zusätzliche Lithographieschritte ein Luftspalt unterhalb des Feldoxids erzeugt. Durch diesen Luftspalt sinkt die relative Dielektrizitätskonstante unterhalb des Feldoxids von 11.9 (Silizium) auf 1 ab. Nachteilig wirken sich bei dieser Methode die zusätzlichen Prozessschritte und die geringe mechanische Belastbarkeit bei größeren Flächen aus.Underetching of the field oxide to reduce parasitic capacitance is described in U.S. Patent US 6,180,995. In this case, an air gap is created below the field oxide by an additional mask and two additional lithography steps. Through this air gap, the relative dielectric constant below the field oxide of 11.9 (silicon) decreases to 1. Disadvantages of this method are the additional process steps and the low mechanical load capacity for larger surfaces.

Im Patent US 6,008,713 wird durch eine Raumladungszone die parasitäre Kapazität verringert (siehe Figur 1). Dabei wird in ein p dotiertes Substrat 1 eine n dotierte Wanne 2 implantiert. Für die Anschlüsse werden nun in die Wanne und das Substrat hochdotierte Gebiete in der jeweiligen Dotierung eingesetzt 4,3. Nach dem Aufbringen einer Oxidschicht 5 können die passiven Bauteile 6 hergestellt werden. Durch eine Spannung, die zwischen den herausgeführten Kontakten 7 der Wanne und des Substrates angelegt wird, entsteht an der Grenze zwischen der Wanne und dem Substrat eine Raumladungszone. Die parasitäre Kapazität setzt sich nun aus den in Serie geschalteten Kapazitäten der Raumladungszone und des Oxides zusammen und wird dadurch verringert. Aufgrund der hohen (CMOS) Wannendotierung und der resultierenden geringen Ausdehnung der RLZ ergibt sich jedoch eine erhebliche Begrenzung der Wirksamkeit.In US Pat. No. 6,008,713, the parasitic capacitance is reduced by a space charge zone (see FIG. 1). In this case, an n-doped well 2 is implanted in a p-doped substrate 1. For the connections, highly doped regions in the respective doping are now inserted into the well and the substrate 4.3. After the application of an oxide layer 5, the passive components 6 can be produced. By a voltage applied between the led out contacts 7 of the well and the substrate, a space charge zone is formed at the boundary between the well and the substrate. The parasitic capacitance is now composed of the series-connected capacitances of the space charge zone and of the oxide and is thereby reduced. Due to the high (CMOS) well doping and the resulting small extent of the RLZ, however, results in a significant limitation of the effectiveness.

Dieselbe Aufgabenstellung wird in der Patentanmeldung A 0769/2005 behandelt, dort wird die Substratkopplung durch Verarmung an Ladungsträgern unter dem Widerstand erreicht, die Wirksamkeit ist jedoch beschränkt.The same problem is dealt with in the patent application A 0769/2005, where substrate coupling is achieved by depletion of charge carriers under the resistor, but the effectiveness is limited.

Das Patent US 5,731,620 beschreibt eine sehr ähnliche Struktur wie das Patent US 6,008,713. Der Unterschied liegt in der Verwendung einer epitaktisch aufgewachsenen n dotierten Schicht anstatt der N-Wanne.The patent US 5,731,620 describes a very similar structure as the patent US 6,008,713. The difference lies in the use of an epitaxially grown n-doped layer instead of the N-well.

Patent US 6,417,558 beschreibt eine Struktur auf SOI (Silicon on /nsulator). Von der Funktionsweise ist sie mit dem Patent US 6,008,713 vergleichbar. Die Raumladungszone wird jedoch nicht wie bei den Patenten US 5,731,620 und US 6,008,713 durch eine Spannung sondern alleine durch den pn Übergang eingestellt.US Pat. No. 6,417,558 describes a structure based on SOI (Silicon on / nsulator). From the operation it is comparable to the patent US 6,008,713. However, the space charge zone is not set by a voltage as in the patents US Pat. Nos. 5,731,620 and 6,008,713, but solely by the pn junction.

Patente DE 37 06 251, US 5 811 882 und EP 0 079 775 beschreiben Halbleiter-Schirmstrukturen die örtlich konstantes Potential besitzen und somit nicht den Potentialverlauf eines Widerstandes kompensieren können. Dokument US 2002/0075104 beschreibt ebenfalls Schirmstrukturen in Halbleitern, die jedoch auch nicht einen Feldverlauf erzeugen können.Patents DE 37 06 251, US 5 811 882 and EP 0 079 775 describe semiconductor screen structures which have locally constant potential and thus can not compensate for the potential profile of a resistor. Document US 2002/0075104 also describes screen structures in semiconductors, which however also can not generate a field profile.

Beschreibung der Erfindung: 3 AT 502 716 B1Description of the invention: 3 AT 502 716 B1

Der Erfindung liegt die Aufgabe zugrunde, die parasitäre kapazitive Kopplung zum Substrat von passiven Widerständen in CMOS oder BiCMOS Prozessen möglichst zu vermeiden.The invention has for its object to avoid the parasitic capacitive coupling to the substrate of passive resistors in CMOS or BiCMOS processes as possible.

Die Aufgabe wird dadurch gelöst, dass die Unterkonstruktion des auf einer Feldoxidschicht oder anderen Isolatorschicht aufgebrachten Polysiliziumwiderstandes eine leitfähige Platte aufweist, die mit einem Strom derart durchflossen werden kann, dass das elektrische Feld entlang der Struktur zwischen Widerstand und Platte zeitlich konstant gehalten werden kann. Die kapazitiven Umladeverluste fallen dann weg. Die Ansteuerung des Unterbaus muss nur sicherstellen, dass die Potentiale an den Anschlüssen der Platte bis auf einen konstanten Offset gleich denen der darüber liegenden Anschlüsse des Widerstandes entsprechen, dann ergibt sich ein konstanter Potentialunterschied auch entlang der Platte und des Widerstandes. Die Ansteuerung der Platte kann je nach Anwendung zum Beispiel durch einfache Spannungsbuffer oder durch eine Transimpedanzverstärker-Schaltung erfolgen.The object is achieved in that the substructure of the applied on a field oxide layer or other insulator layer polysilicon resistor has a conductive plate which can be traversed with a current such that the electric field along the structure between the resistor and plate can be kept constant over time. The capacitive Umladeverluste then fall away. The control of the substructure must only ensure that the potentials at the terminals of the plate to a constant offset equal to those of the overlying terminals of the resistor, then there is a constant potential difference along the plate and the resistor. Depending on the application, the control of the disk can be effected, for example, by simple voltage buffers or by a transimpedance amplifier circuit.

Figur 1 zeigt die bisher bekannte Struktur zur Verringerung der parasitären Kopplung. Figur 2 zeigt den prinzipiellen Aufbau der Struktur samt Ansteuerung in einer Transimpedanzverstärker-Schaltung. In Figur 3 ist die Ersatzschaltung von Figur 2 gezeigt, um die Wirkung der parasitären Kapazitäten darzustellen. Eine allgemeinere Ansteuerung der Struktur ist in Figur 4 gezeigt, die es ermöglicht den Widerstand in beliebigen Schaltungen einzusetzen. Figur 5 stellt den Aufbau der neuen Struktur in einem PIN-Dioden oder BiCMOS Prozess dar. Figuren 6-9 zeigen verschiedene Varianten den Unterbau zu gestalten. Figur 10 gibt die Möglichkeit an, die Wirksamkeit der angegebenen Struktur zu verbessern indem zusätzlich zum Unterbau ein kompletter Feldkäfig über dem Widerstand angeordnet wird.Figure 1 shows the previously known structure for reducing the parasitic coupling. Figure 2 shows the basic structure of the structure including control in a transimpedance amplifier circuit. In Figure 3, the equivalent circuit of Figure 2 is shown to illustrate the effect of the parasitic capacitances. A more general control of the structure is shown in Figure 4, which makes it possible to use the resistor in arbitrary circuits. FIG. 5 shows the structure of the new structure in a PIN diode or BiCMOS process. FIGS. 6-9 show different variants of designing the substructure. FIG. 10 indicates the possibility of improving the effectiveness of the stated structure in that, in addition to the substructure, a complete field cage is arranged above the resistor.

Figur 2 zeigt die Struktur eingesetzt in einem Transimpedanz-Verstärker. 15 ist der eigentliche Widerstand mit seinen beiden Kontakten 16. 26 ist die unterhalb aufgebaute leitfähige Platte mit ihren beiden Anschlüssen 17. 27 ist ein invertierender Verstärker dessen Ausgang 29 an einem Ende des Widerstandes und an einem Ende der leitfähigen Platte angeschlossen ist. Das andere Ende des Widerstandes liegt auf einem virtuellen Nullpunkt 28 und das andere Ende der leitfähigen Platte auf einem realen Nullpunkt. Dadurch ist sichergestellt, dass die Potentialverteilung des Widerstandes der der leitfähigen Platte entspricht. Das Feld zwischen Widerstand und leitfähiger Platte ist nun immer konstant und keine Kapazitäten müssen umgeladen werden, vorausgesetzt die Kapazitäten zwischen leitfähiger Platte und Substrat können schnell genug umgeladen werden, was bei entsprechender Niederohmigkeit der Platte sichergestellt werden kann.Figure 2 shows the structure used in a transimpedance amplifier. 15 is the actual resistor with its two contacts 16. 26 is the conductive plate constructed below with its two terminals 17. 27 is an inverting amplifier whose output 29 is connected to one end of the resistor and to one end of the conductive plate. The other end of the resistor is at virtual zero 28 and the other end of the conductive plate is at a real zero point. This ensures that the potential distribution of the resistor corresponds to that of the conductive plate. The field between resistor and conductive plate is now always constant and no capacitances need to be reloaded, provided that the capacitances between the conductive plate and the substrate can be reloaded fast enough, which can be ensured with appropriate low resistance of the plate.

Das Ersatzschaltbild von Figur 2 ist in Figur 3 dargestellt, um die parasitäre kapazitive Kopplung zu verdeutlichen. Der Widerstand 33 und die leitfähige Platte 31 sind als verteilte Bauelemente dargestellt. 32 ist die parasitäre Kapazität zwischen Widerstand und leitfähiger Platte. 30 ist die parasitäre Kapazität zwischen leitfähiger Platte und Substrat.The equivalent circuit of Figure 2 is shown in Figure 3 to illustrate the parasitic capacitive coupling. The resistor 33 and the conductive plate 31 are shown as distributed components. 32 is the parasitic capacitance between resistor and conductive plate. 30 is the parasitic capacitance between the conductive plate and the substrate.

In Figur 4 ist eine allgemeinere Ansteuerung der Struktur gezeigt, die es ermöglicht den Widerstand 15 in beliebigen Schaltungen einzusetzen indem das Potential an den Kontakten des Widerstandes 16 über Spannungsbuffer 35 den Kontakten 17 der leitfähigen Platte 26 zugeführt werden. Die Spannungsbuffer können in den einfachsten Fällen Emitterfolger oder Sourcefolger darstellen, da ein konstanter Spannungs-Offset die zeitliche Konstantheit des Feldes zwischen Widerstand und Platte nicht verletzt.FIG. 4 shows a more general control of the structure, which makes it possible to use the resistor 15 in arbitrary circuits by supplying the potential at the contacts of the resistor 16 via voltage buffer 35 to the contacts 17 of the conductive plate 26. In the simplest cases, the voltage buffers can represent emitter followers or source followers, since a constant voltage offset does not violate the temporal constancy of the field between resistor and plate.

Eine PIN Diodenstruktur (siehe Figur 5), welche ähnlich aufgebaut wurde wie die in [1] vorgestellte, wird genutzt, um den Unterbau für den Widerstand zu realisieren. Die dicke intrinsische Schicht der PIN Diode ermöglicht eine Isolation mit möglichst geringer parasitärer Kapazität der leitfähigen Platte. In einem p dotierten Substrat 8 bildet eine vergrabene n+ dotierte Schicht 9 mit zwei tiefen n+ dotierten Gebieten 10 eine n+ Umgebung, welche mit einem niedrig n oder p dotierten Material 11 gefüllt ist. In dieses niedrig dotierte Gebiet wird nun eine p dotierte Wanne 13 (oder Transistor Basisdotierung) implantiert, die zusätzlich mit p+ dotierte Regionen 12 4 AT 502 716 B1 versehen werden. 12 zusammen mit 13 bilden unter dem Widerstand 15 eine leitfähige Platte die durch einen in Sperrrichtung gepolten pn Übergang isoliert ist. Diese Platte ist an den beiden Enden jeweils mit 2 Kontakten 17 versehen, die jeweils an beiden Enden zusammengeschlossen werden. Eine Oxidschicht 14, isoliert den Widerstand 15 mit seinen Kontakten 16 von der Platte. Der Kontakt 18 dient dazu, mittels einer positiven Spannung an der n+ Umgebung eine Isolation mittels einer Raumladungszone zur p Platte aufzubauen. Die Platte selbst wird über die Kontakte 17 angesteuert, wobei die jeweiligen zwei Kontakte an beiden Enden zusammengeschlossen sind und so einen gemeinsamen Anschluss der Platte bilden.A PIN diode structure (see Figure 5), which has been constructed similar to that presented in [1], is used to realize the substructure for the resistor. The thick intrinsic layer of the PIN diode allows isolation with the least possible parasitic capacitance of the conductive plate. In a p-doped substrate 8, a buried n + -doped layer 9 with two deep n + doped regions 10 forms an n + environment, which is filled with a low-n or p-doped material 11. In this low-doped region, a p-doped well 13 (or transistor base doping) is now implanted, which are additionally provided with p + doped regions AT 502 716 B1. 12 together with 13 form under the resistor 15 a conductive plate which is isolated by a reverse poled pn junction. This plate is provided at both ends with 2 contacts 17, which are joined together at both ends. An oxide layer 14 insulates the resistor 15 with its contacts 16 from the plate. The contact 18 serves to establish insulation by means of a positive voltage at the n + environment by means of a space charge zone to the p plate. The plate itself is driven via the contacts 17, wherein the respective two contacts are connected together at both ends and thus form a common terminal of the plate.

Figur 5 ist auch für die Verwendung einer Standard Bipolar oder Standard BiCMOS Kollektor Umgebung geeignet, falls eine PIN-Dioden Struktur nicht zur Verfügung steht. Die Funktionsweise ist gleich, jedoch ist die Wirksamkeit der Struktur etwas verringert. Die Bezugszeichen sind dann wie folgt zu verstehen: 8 ist wieder ein p dotiertes Substrat, 9 wird durch das n dotierte Kollektorgebiet gebildet, 10 stellt die n dotierten Anschlüsse für das Kollektorgebiet dar, der mit 18 kontaktiert ist. 11 ist ein niedrig dotiertes n Gebiet. Die leitfähige Platte besteht aus stark p dotierten Regionen 12 zusammen mit einer p dotierten Basisdotierung 13 oder einer p-Wanne 13. Der eigentliche Widerstand ist wieder 15 der auf einem Dielektrikum (z.B. Oxid) 14 ruht und mit 16 kontaktiert ist.FIG. 5 is also suitable for use with a standard bipolar or standard BiCMOS collector environment if a PIN diode structure is not available. The operation is the same, but the effectiveness of the structure is somewhat reduced. The reference numbers are then to be understood as follows: FIG. 8 is again a p-doped substrate, FIG. 9 is formed by the n-doped collector region, FIG. 10 represents the n-doped connections for the collector region, which is contacted with FIG. 11 is a low-doped n region. The conductive plate is made up of heavily p doped regions 12 together with a p-doped base doping 13 or a p-well 13. The actual resistor rests on a dielectric (e.g., oxide) 14 and contacts 16.

Eine weitere Möglichkeit der Gestaltung des Unterbaues ist in Figur 6 gezeigt. 8 stellt wieder das p dotierte Substrat dar. 22 ist eine p dotierte Schicht. 21 ist eine schwach p dotierte epitaktische Schicht. 23 sind stark p dotierte Gebiete um das Substrat zusammen mit 18 zu kontaktieren. 11 ist eine schwach n dotierte epitaktische Schicht. Die leitfähige Platte wird aus stark n dotierten Streifen 19, die mit einer n-Wanne 20 verbunden sind, gebildet. Die Platte ist an den Enden mit Kontakten 17 versehen. Der eigentliche Widerstand 15 mit seinen Kontakten 16 ist durch das Oxid 14 isoliert. Die Platte muss gegenüber dem Substrat eine positive Spannung besitzen damit sich eine Raumladungszone und somit eine Isolation zum Substrat aufbaut.Another possibility of designing the substructure is shown in FIG. 8 again represents the p-doped substrate. 22 is a p-doped layer. 21 is a weakly doped epitaxial layer. 23 are heavily doped regions to contact the substrate along with 18. 11 is a weakly doped epitaxial layer. The conductive plate is formed from heavily doped strips 19 connected to an n-well 20. The plate is provided at the ends with contacts 17. The actual resistor 15 with its contacts 16 is insulated by the oxide 14. The plate must have a positive voltage relative to the substrate so that a space charge zone and thus an insulation to the substrate builds up.

Figur 7 ist nahezu gleich wie Figur 3, jedoch wird eine einheitlich schwach p dotierte epitaktische Schicht 21 verwendet. Trotz Fehlens der schwach n dotierten epitaktischen Schicht ist die Funktionsweise gleich und nicht eingeschränkt.FIG. 7 is almost the same as FIG. 3, but using a uniformly weakly p doped epitaxial layer 21. Despite the absence of the weakly doped epitaxial layer, the operation is the same and not limited.

Steht kein BiCMOS Prozess zur Verfügung kann das Prinzip auch in einem CMOS Prozess angewendet werden. Die Einbußen hängen von den Substrateigenschaften ab. Das Prinzip ist in Figur 8 gezeigt. 8 stellt wieder das p dotierte Substrat dar, mit p dotierten Regionen 23 und dem Kontakt 18 erfolgt die Kontaktierung. 19 sind stark n dotierte Streifen die mit einer n dotierten Wanne 20 verbunden sind und so die leitfähige Platte darstellen. Die Platte ist an den Enden mit 17 kontaktiert. 15 ist wieder der eigentliche Widerstand, der mit 16 kontaktiert ist und mittels Oxid 14 isoliert ist. Die Platte ist über eine Raumladungszone vom Substrat isoliert wenn die Platte gegenüber dem Substrat mit einer positiven Spannung vorgespannt wird.If no BiCMOS process is available, the principle can also be applied in a CMOS process. The losses depend on the substrate properties. The principle is shown in FIG. 8 again represents the p-doped substrate, with p doped regions 23 and the contact 18, the contacting takes place. 19 are heavily n doped strips which are connected to an n doped well 20 and thus constitute the conductive plate. The plate is contacted at the ends with 17. 15 is again the actual resistor, which is contacted with 16 and isolated by means of oxide 14. The plate is isolated from the substrate via a space charge zone when the plate is biased to the substrate with a positive voltage.

Figur 9 zeigt eine Alternative wo die leitfähige Platte mit nur einem hoch dotierten Streifen 12 ausgeführt ist. Eine Wanne mit der gleichen Dotierungspolarität transportiert das Potential unter den Widerstand 15. Diese alternative Platte kann mit den Umgebungen aus Figuren 5-8 kombiniert werden. Die Polarität der Dotierungen der alternativen Platte müssen entsprechend der Umgebung gewählt werden, damit sich zwischen Platte und Substrat eine isolierende Raumladungszone ergibt.Figure 9 shows an alternative where the conductive plate is designed with only one highly doped strip 12. A well with the same doping polarity carries the potential under the resistor 15. This alternative plate can be combined with the environments of Figs. 5-8. The polarity of the dopants of the alternative plate must be chosen according to the environment, so that there is an insulating space charge region between the plate and the substrate.

Um maximale Frequenzbandbreite zu erreichen, kann zusätzlich ein Käfig um den Widerstand gebaut werden. Diese Ausgestaltung ist anhand einer PIN-Dioden Umgebung gezeigt (Figur 10) kann aber mit jeder Umgebung von Fig. 5-8 kombiniert werden. Der Widerstand 15 wird abschnittsweise durch Metallplatten 25 überdacht die mittels Durchkontaktierungen 24 mit der leitfähigen Platte verbunden sind. Dadurch kann der Widerstand in jeder Richtung von einem nahezu zeitlich konstanten Feld umgeben werden und es findet kein Ladungsausgleich durch und an der Oberfläche des Widerstandes statt.In order to achieve maximum frequency bandwidth, an additional cage can be built around the resistor. This embodiment is shown with reference to a PIN diode environment (FIG. 10) but can be combined with any environment of FIGS. 5-8. The resistor 15 is partially covered by metal plates 25 which are connected by means of plated-through holes 24 with the conductive plate. As a result, the resistance in each direction can be surrounded by an almost constant time field and there is no charge compensation through and on the surface of the resistor instead.

Claims

5 AT502 716B1 The above structures are also valid without any restrictions with reversed doping polarity (n instead of p and p instead of n), but the voltage differences must also have the opposite sign. The resistance together with the underlying conductive plate can also be realized meandering in order to reduce the space requirement. The respective environment can, however, for reasons of space, enclose the entire meandering structure. [1] M. Yamamoto et al., &Quot; Si-OEIC having a built-in PIN photodiode ", IEEE Trans. Electron. Dev., Vol. ED-42, no. 1, pp. 58-63, January 1995. Claims 1. A semiconductor structure for preventing the parasitic capacitive substrate coupling of resistors in semiconductor technology, wherein the substructure of the resistor applied to a field oxide layer or other insulator layer comprises a conductive plate, characterized in that a current flows through it can be that the electric field along the structure between resistor and plate can be kept constant over time.

2. Semiconductor structure according to claim 1, characterized in that the resistor located on field oxide or other insulator layer as a substructure includes a p-doped well.

3. Semiconductor structure according to claim 1, characterized in that the resistor located on field oxide or another insulator layer as a substructure includes an n doped well.

4. The semiconductor structure according to claim 1, characterized in that the resistor located on field oxide or another insulator layer as a substructure includes a p-doped well with one or both sides strongly p doped strip.

5. Semiconductor structure according to claim 1, characterized in that the resistor located on field oxide or another insulator layer as a substructure includes an n-doped well with one or both sides heavily doped n strips.

6. Semiconductor structure according to claim 1, characterized in that the resistor located on field oxide or another insulator layer as a substructure includes a p base region of a bipolar or BiCMOS process with one or both sides strongly p doped strip.

7. A semiconductor structure according to claim 1, characterized in that the resistor located on field oxide or other insulator layer as a substructure includes an n base region of a bipolar or BiCMOS process with one or both sides strongly n doped strip.

8. The semiconductor structure according to claim 1, characterized in that the conductive plate is formed by a collector structure.

9. The semiconductor structure according to claim 1, 2, 3, 4, 5, 6, 7 or 8, characterized in that the environment of the conductive plate is formed by a PIN diode structure.

10. A semiconductor structure according to claim 1, 2, 3, 4, 5, 6 or 7, characterized in that the environment of the conductive plate is formed by a collector structure in a bipolar or 6 AT 502 716 B1 BiCMOS semiconductor technology.

11. A semiconductor structure according to claim 1, characterized in that the conductive plate is formed by an epitaxially grown layer in a CMOS, bipolar or BiCMOS semiconductor technology.

12. A semiconductor structure according to claim 1, 2, 3, 4, 5, 6 or 7, characterized in that the environment of the conductive plate is formed by an epitaxially grown layer in a bipolar or BiCMOS semiconductor technology.

13. The semiconductor structure according to claim 1, 2, 3, 4 or 5, characterized in that the environment of the conductive plate is formed by the substrate in CMOS semiconductor technology.

14. The semiconductor structure according to claim 1, characterized in that the conductive plate is formed by a silicon-on-insulator (SOI) layer in CMOS or BiCMOS semiconductor technology.

Semiconductor structure according to claim 1, 2, 3, 4, 5, 6, 7, 8, 10, or 11, characterized in that the environment of the conductive plate is through a silicon-on-insulator (SOI) layer in CMOS or BiCMOS semiconductor technology is formed.

16. The semiconductor structure according to claim 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, or 15, characterized in that a silicon-semiconductor technology is used.

17. The semiconductor structure according to claim 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14 or 15, characterized in that a compound semiconductor technology is used.

18. The semiconductor structure according to claim 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16 or 17, characterized in that above the resistance layer metal segments (25) are arranged, which are connected via vias (24) on one or both sides with the conductive plate.

19. A semiconductor structure according to any one of claims 2-18, characterized in that is adapted by a circuit with a transimpedance amplifier, the potential difference between the terminals of the conductive plate of the potential difference between the terminals of the resistor.

20. A semiconductor structure according to any one of claims 2-18, characterized in that is adapted by a circuit, the potential difference between the terminals of the conductive plate of the potential difference between the terminals of the resistor. Including 4 sheets of drawings