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Die Erfindung betrifft eine Vorrichtung zum Erzeugen und induktiven Übertragen von FM-Signalen in einem elektronischen Zielführungssystem, mit einer Oszillatorsehaltung, einem Wandler und einer Endstufe.
In der Bundesrepublik Deutschland ist seit einiger Zeit das Verkehrsrundfunksystem ARI (= Autofahrer-Rundfunk-Information) eingeführt, mit dem Verkehrsnachrichten über die UKW-Sender vermittelt werden. Diese Verkehrsnachrichten bringen Informationen über Strassenzustände und Verkehrsbehinderungen und häufig auch Hinweise auf mögliche Umleitungen und Alternativrouten.
Die Information der Verkehrsteilnehmer über die Verkehrsrundfunksender ist im Regelfall für das gesamte Kollektiv von Benutzern von Bundesautobahnen und Fernstrassen bestimmt. Eine individuelle Information ist damit nicht möglich, mit Ausnahme des sogenannten Notrufs. Eine weitere informatorische Schwierigkeit stellt, besonders zur Hauptreisezeit, die Sprachschranke dar. Der deutschen Sprache nicht mächtige Besucher aus dem Ausland müssen dann über die wichtigsten Verkehrshinweise durch Ansagen in
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Eine weitere Schwierigkeit für den Verkehrsteilnehmer, die durch das ARI-System nicht gemeistert wird, liegt darin begründet, dass je nach den Wetterbedingungen und der Verkehrsdichte das Beobachten der Verkehrsschilder zum Finden des Fahrtziels erheblich erschwert ist.
Um die angeführten Nachteile des ARI-Systems zu vermeiden, wurde ein neues Verkehrszielführungssystem für Autobahnen und Schnellstrassen entwickelt. Bei diesem System werden einem Fahrzeugführer nach Nennung des Fahrtziels wichtige Informationen wie Richtungsanweisung, Strassenverhältnisse, günstigste Geschwindigkeit usw. automatisch auf einem Anzeigefeld zur Anzeige gebracht.
Der Erfindung liegt die Aufgabe zugrunde, eine Vorrichtung zum Erzeugen und induktiven Übertragen von FM-Signalen für ein solches Verkehrszielführungssystem zu entwickeln, wobei in hohem Grade digitale Bausteine zur Anwendung gelangen, um einen Aufbau in integrierter Schaltung zu ermöglichen.
Diese Aufgabe wird ausgehend von einer Vorrichtung der eingangs beschriebenen Art erfindungsgemäss dadurch gelöst, dass mit Hilfe der Oszillatorschaltung gewonnene Digitalsignale mit mindestens zwei Frequenzen, die in einer Frequenzteilerschaltung durch eine Frequenzumtastung erzeugt werden, dem Wandler zugeführt sind, der aus einer Gleichspannung eine treppenförmige periodische Spannung erzeugt, bei der die Einhüllende einer einzelnen Spannungstreppe eine 1/4-Periode einer Sinuskurve darstellt und deren Frequenz von der Frequenz der zugeführten Digitalsignale abhängt, dass die treppenförmige, periodische Ausgangsspannung des Wandlers über eine Ankoppelverstärker-Schaltung einem Ausgangs- übertrager der Endstufe zugeführt wird, dass die Primärseite des Ausgangsübertragers aus zwei Wicklungshälften besteht,
denen ein Widerstand und ein Kondensator parallelgeschaltet sind, dass zwischen die Wicklungshälften und Masse Treiberstufen geschaltet sind, die derart angesteuert sind, dass für die Dauer einer ersten Halbperiode der treppenförmigen Spannung ein Strom durch die erste Wicklungshälfte fliesst und für die Dauer der nachfolgenden Halbperiode ein Strom durch die zweite Wieklungshälfte fliesst, dass den Treiberstufen je ein Nand-Glied vorgeschaltet ist, dass ein zweiter Ausgang des Wandlers, der ein digitales Signal mit einer Periode gleich einer Halbperiode der treppenförmigen Spannung führt, mit einem Flip-Flop verbunden ist, dessen Ausgang an je einem Eingang der beiden Nand-Glieder anliegt,
während ein zweiter Eingang des zweiten Nand-Gliedes mit einem Befehlseingang verbunden ist und der Ausgang des Nand-Gliedes an einem zweiten Eingang des ersten Nand-Gliedes anliegt.
Im folgenden wird an Hand der Zeichnungen ein Ausführungsbeispiel beschrieben, bei dem die erfindungsgemässe Vorrichtung in einem Verkehrszielführungssystem eingesetzt ist. In den Zeichnungen zeigen : Fig. 1 ein Blockschaltbild des Strassengerätes, Fig. 2 ein Blockschaltbild des Fahrzeuggerätes und Fig. 3 ein Schaltbild eines Sinusgenerators.
Das dargestellte Verkehrszielführungssystem besteht im wesentlichen aus in Fahrzeugen eingebauten Fahrzeuggeräten und an Strassen angebrachten Strassengeräten. Ein Fahrzeuggerät enthält die Baugruppen Empfänger-l-, Sender-2-, Zyklussteuerung-3-, Adressenschalter-4-, Anzeigeeinheit-5-und Ferritantenne --6--. Ein Strassengerät, das an verkehrsmässigen Entscheidungspunkten wie Autobahnab-
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und Übertragungseinrichtung --12-- zu einem zentralen Verkehrsrechner --13--.
Der Datenaustausch zwischen Strassengerät und Fahrzeuggerät erfolgt über eine in die Fahrbahn eingelegte Induktionsschleife --7-- und eine am Fahrzeug angebrachte Ferritantenne --6--.
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Die Eingabe, Ausgabe und Speicherung von Informationen erfolgt sowohl im Strassengerät als auch im Fahrzeuggerät rein digital. Zur Übertragung über die Schleife --7-- bzw. die Ferritantenne --6-- wird eine Binärinformation in eine Pulsdauermodulation und anschliessend in eine Frequenzmodulation umgewandelt. Es werden zwei Frequenzen verwendet, die durch einen umschaltbaren Frequenzteiler --14-aus einem quarzstabilisierten Oszillator --15-- gewonnen werden. Dessen Frequenz von 4, 433 MHz wird insgesamt durch 40 und durch 30 geteilt, so dass man die beiden Frequenzen fu = 111 kHz und fo = 148 kHz erhält.
Alle auftretenden Binärinformationen werden mit Hilfe der Frequenzen fu und f folgendermassen codiert :
Der Zustand "Low" (L) wird durch ein Signal aus 7 Perioden mit der Frequenz von 148 kHz und 16 Perioden mit der Frequenz von 111 kHz dargestellt, der Zustand "High" (H) wird durch ein Signal aus 22 Perioden mit der Frequenz von 148 kHz und 6 Perioden mit der Frequenz von 111 kHz dargestellt.
Ein sogenannter Startschritt wird durch ein Signal aus 30 Perioden mit der Frequenz von 148 kHz und 6 Perioden mit der Frequenz von 111 kHz dargestellt.
Zum Zwecke eines Austausches von Informationen zwischen Strassengerät und Fahrzeuggerät sendet das Strassengerät laufend Anrufschritte, die mit dem soeben beschriebenen Startschritt identisch sind.
Befindet sich ein mit einem Fahrzeuggerät ausgerüstetetes Fahrzeug über einer Induktionsschleife --7--, werden die Anrufschritte vom Fahrzeuggerät aufgenommen und ausgewertet. Die Anrufschritte dienen zum Ausschalten des Fahrzeugempfängers-l-und gleichzeitigen Einschalten des Fahrzeugsenders --2--, der seinerseits eine im Adressenschalter-4-- des Fahrzeugs eingestellte Zieladresse an das Strassengerät überträgt.
Der Adressenschalter --4-- ist als vierstelliger im Hexa-Dezimalcode arbeitender Codierschalter eingerichtet. Demnach ist ein Zieltelegramm 16 bit lang. Bei dieser Telegrammlänge gibt es 65. 536 Zielmöglichkeiten.
Das Telegramm beginnt mit einem Startschritt, der den Sender --9-- des Strassengerätes aus-und den Empfänger --8-- einschaltet. Dann werden die 16 bit des Zieltelegramms übertragen, u. zw. dreimal hintereinander, wobei jeweils zwei aufeinanderfolgende Telegramme auf Identität geprüft werden.
Danach erfolgt selbständig die Umschaltung im Fahrzeug auf Empfang und im Strassengerät auf Senden. Das Strassengerät sendet einen Startschritt und ein Anweisungstelegramm, das Richtungs-, Geschwindigkeits-und Sonderanweisungen enthält und das aus 8 bit besteht, ebenfalls dreimal hintereinander. Damit ist die Datenübertragung beendet.
Nachfolgend sollen in groben Zügen die Blockschaltbilder des Strassengerätes und des Fahrzeuggerätes beschrieben werden. Da die Elektronik des Strassengerätes der des Fahrzeuggerätes in überwiegendem Masse gleicht, werden für identische Bauteile in beiden Geräten gleiche Bezugszahlen verwendet.
Ein über die Induktionsschleife --7-- empfangenes Signal gelangt über einen Tiefpass --16--, einen Verstärker --17-- und einen Begrenzer --18--, der es auf Rechteckform mit TTL-Pegel bringt und ein
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--19-- angewonnen.
Wird ein Startschritt, den ein Fahrzeug gesendet hat, von der Startschritt-Erkennungsschaltung - erkannt, unterbricht letztere den vom Strassengerät gesendeten Anrufschrittakt mit Hilfe einer Anrufschrittaktsehaltung-25-- und einer Umsteuersehaltung-26--, die in der Zyklussteuerung --10-enthalten sind. Der Empfänger --8-- des Strassengerätes bleibt solange eingeschaltet, bis die Zieladresse des Fahrzeugs dreimal empfangen wurde.
Die aus 16 bit bestehende Zieladresse wird, wie schon erwähnt, dreimal vom Fahrzeug gesendet. Von der Bit-Erkennungsschaltung --24-- gelangt das Signal einerseits über einen Bit-Zähler --27-- an einen Eingang eines Und-Gliedes --28--, anderseits wird es einem als 16-Bit-Zwischenspeicher-29-- dienenden Schieberegister und einem Eingang eines Exklusiv-Oder-Gliedes --30-- zugeführt. Der Ausgang des
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gängen des Und-Gliedes --28--. Wenn der Bit-Zähler --27-- bis sechzehn gezählt hat und zwei aufeinanderfolgende im Signal enthaltene Telegramme identisch waren, wird der Telegramminhalt an den Speicher --31-- weitergegeben, und die im Telegramm enthaltene Zieladresse gelangt über das Und-Glied --28-ineineSpeicher-undProgrammiereinheit--33--.
Die Speicher-und Programmiereinheit-33-- ist so aufgebaut, dass in ihr die ankommenden Zieladressen den zugehörigen Richtungsanweisungen zugeordnet werden. Nach der Aufnahme einer Zieladresse wird über eine Verbindung vom Ausgang des Und-Gliedes --28-- zu einem Eingang der Umsteuerschaltung -26-- das Strassengerät von "Empfangen" auf "Senden" umgeschaltet.
Von der Speicher- und Programmiereinheit --33-- wird eine zu einer Zieladresse gehörige Richtungsanweisung samt einer eventuell vorhandenen Zusatzinformation an einen Parallel-Serien-Wandler weitergegeben, so dass in der Speicher- und Programmiereinheit --33-- Platz für neue Anweisungen geschaffen wird, die vom zentralen Verkehrsrehner --13-- über die Übertragungseinrichtung --12-- empfangen werden. Als Übertragungsmittel zwischen der Übertragungseinrichtung --12-- und dem zentralen Verkehrsrechner-13-können an Autobahnen schon vorhandene Telefonleitungen verwendet werden.
Das vom Parallel-Serien-Wandler --34-- aufgenommene Anweisungstelegramm hat einen Umfang von 8 bit und setzt sich wie folgt zusammen : 2 bit für eine Richtungsanweisung, ein Zusatzbit. Aus den acht Möglichkeiten dieser drei bit werden die Codierungen für Richtungsanweisungen ohne Zusatzanweisung und Richtungsanweisungen mit den Zusatzanweisungen "Ziel ausserhalb", "Ziel erreicht", und "falsche Richtung" aufgebaut; 2 bit für eine empfohlene Geschwindigkeit, 2 bit für eine Strassenzustandsmeldung, 1 bit noch nicht belegt.
Wie bereits erwähnt, sendet ein Strassengerät im"Ruhebetrieb", d. h. wenn kein Datenaustausch mit einem Fahrzeug stattfindet, laufend Anrufschritte mit dazwischenliegenden Empfangspausen, in denen ein Fahrzeug nach Empfang eines Anrufschrittes antworten kann. Das Senden der Anrufschritte sowie das Senden von Anweisungstelegrammen wird durch die Zyklussteuerung --10-- gesteuert. Sie besteht im wesentlichen aus der Anrufschrittaktschaltung --25--, der Umsteuerschaltung --26--, dem ParallelSerien-Wandler --34--, einem Codier-Zähler --35--, einem Bit-Zähler --36-- und einem Telegramm-Zähler - -37--.
Die Anrufschrittaktschaltung-25-- sorgt dafür, dass während des Codierens eines Anrufschrittes der Sender --9-- des Strassengerätes eingeschaltet bleibt und nach dem Senden kurzzeitig der Empfänger - -8-- eingeschaltet wird. Der Telegrammzähler-37-bewirkt, dass ein Telegramm, das aus einem Startschritt und der am Parallel-Serien-Wandler --34-- anliegenden Anweisung besteht, dreimal gesendet wird.
Die 8 bit der Anweisung liegen parallel am Parallel-Serien-Wandler --34-- an und werden dort über den Bit-Zähler --36-- seriell abgefragt, und sie gelangen als Zustände "Low" oder "High" parallel an den Codierzähler --35--. Dieser nimmt die Umwandlung in die den Zuständen entsprechende Periodenzahl der Frequenzen f und fu vor und wird dazu mit der gesendeten Frequenz gezählt. Nach Erreichen der für
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Frequenz fu weitergesendet wird.
Am Ausgang des umschaltbaren Frequenzteilers --14-- entstehen die eingangs erwähnten frequenzmodulierten Telegrammimpulse. Diese Rechteckschwingungen liegen an einem Eingang eines Und-Gliedes --38--, dessen zweiter Eingang mit einem Ausgang der Umsteuerschaltung --26-- verbunden ist. Der zweite Ausgang der Umsteuerschaltung-26-ist mit einem Eingang des Und-Gliedes --19-- verbunden.
Vom Ausgang des Und-Gliedes --38-- gelangen die Rechteckschwingungen in einen Wandler --39--, wo sie in Sinusschwingungen umgeformt werden. Die Sinusschwingungen werden in einer Senderendstufe - verstärkt und über die Strassenschleife-7-- an das Fahrzeug übertragen.
Es soll nun das Blockschaltbild des Fahrzeuggerätes erläutert werden, soweit es von dem des Strassengerätes abweicht.
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Empfängt das Fahrzeuggerät einen Anrufschritt des Strassengerätes, so gelangt das von der Ferritantenne --6-- aufgenommene Signal über bereits beim Strassengerät beschriebene Bauteile des Fahrzeugempfängers-l-bis zum Perioden-Zähler --22--, dann in eine Anrufschritterkennungssehaltung --41--. Von dort wird ein Signal auf einen Eingang eines Oder-Gliedes --42-- gegeben, dessen Ausgang mit der umsteuerschaltung --26-- verbunden ist. Die Umsteuerschaltung --26-- bewirkt ein Ausschalten des Empfängers-l--und ein gleichzeitiges Einschalten des Senders --2--.
Wie schon erwähnt, ist am Adressenschalter --4-- eine Zieladresse eingestellt, deren 16 bit am Parallel-Serien-Wandler --34-- parallel anliegen. Wie beim Strassengerät das Anweisungstelegramm, wird nun vom Fahrzeuggerät ein Zieltelegramm gesendet, wobei sich die Zyklussteuerung --3-- des Fahrzeuggerätes von der des Strassengerätes lediglich dadurch unterscheidet, dass ein Bit-Zähler --43-- für 16 bit ausgelegt ist und dass der Ausgang des Telegramm-Zählers --37-- direkt mit einem Eingang der Umsteuerschaltung --26-- verbunden ist, so dass die Anrufschrittaktschaltung --25-- entfällt. Nach dem
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mindestens die Zeit zur Übertragung von drei Telegrammen, so dass ein Anweisungstelegramm des Strassengerätes empfangen werden kann.
Der Sender --2-- des Fahrzeuggerätes ist mit dem Sender --9-- des Strassengerätes identisch.
Empfängt nun das Fahrzeuggerät ein Anweisungstelegramm des Strassengerätes, das bekanntlich aus 8 bit besteht und dreimal nacheinander gesendet wird, so gelangt das Telegramm in die Bit-Erkennungs- schaltung --24--, wo wieder die Information über die Zustände "Low" und "High" gewonnen wird.
Das Ausgangssignal der Bit-Erkennungsschaltung --24-- wird bis zum Und-Glied --28-- in der gleichen Weise ausgewertet wie im Strassengerät, wobei nun lediglich ein für 8 bit ausgelegter Bit-Zähler - und ein 8-Bit-Zwischenspeicher-45-- sowie ein für 8 bit ausgelegter Speicher --46-- Verwendung finden.
Werden zwei aufeinanderfolgende Anweisungstelegramme als identisch erkannt, gelangt der Telegramminhalt über den Ausgang des Und-Gliedes --28-- auf einem Anzeigefeld --47-- optisch zur Anzeige. Enthält das Anweisungstelegramm z. B. die Richtungsanweisung"links abbiegen"und die Zusatzanweisung"Nebel", so leuchten auf dem Anzeigefeld --47-- der linke Richtungspfeil und die Schrift "Nebel" auf. Über einen Dreitongenerator --48-- und einen Lautsprecher --49-- wird die Ankunft eines Anweisungstelegramms akustisch angezeigt.
Über eine Verbindung vom Ausgang des Und-Gliedes --28-- zu einem zweiten Eingang des Oder-Gliedes-42-- wird nach abgeschlossenem Empfang des Anweisungstelegramms mittels der Umsteuerschaltung --26-- oder Empfänger --11-- des Fahrzeuggerätes abgeschaltet.
In der Regel bleiben die Anweisungen auf dem Anzeigefeld --47-- so lange erhalten, bis ein erneuter Datenaustausch zwischen dem Fahrzeuggerät und einem andern Strassengerät stattfindet. Das Anzeigefeld kann aber auch schon vorher von Hand aus gelöscht werden, indem mittels eines Schalters --50-- das Anweisungstelegramm im Speicher --46-- gelöscht wird.
Nachdem die Blockschaltbilder des Strassengerätes und des Fahrzeuggerätes beschrieben worden sind, soll im folgenden die Schaltung zum Erzeugen und induktiven Übertragen von FM-Signalen beschrieben werden, die sowohl im Sender --2-- des Fahrzeuggerätes als auch im Sender --9-- des Strassengerätes zur Anwendung gelangt.
Der neue Sender besteht im wesentlichen aus folgenden Baugruppen : Oszillatorschaltung-51--, erste Frequenzverdopplerschaltung-52--, umschaltbarer Frequenzteiler --53--, zweite Frequenzver-
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regelbaren Kondensator --57-- und einem Festkondensator --58-- vorgeschaltet ist und eine Parallelschaltung aus einem ersten Widerstand --59-- und einem ersten Inverter --60--, ein dritter Kondensator - und sowie eine Parallelschaltung aus einem zweiten Widerstand --62-- und einem zweiten Inverter --63-- in Serie nachgeschaltet sind, wird ein digitales Taktsignal mit der Eigenfrequenz des Quarzoszil- lators --15-- von 4, 433 MHz erzeugt.
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einen Inverter --64-- einem Taktausgang --Bl--, zum andern einem Eingang eines NAND-Gatters --65-zugeführt.
An einem zweiten Eingang des NAND-Gatters --65-- liegt ein über einen Eingang --C-herangeführtes Befehlssignal.
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Der Ausgang des NAND-Gatters --65-- führt an die erste Frequenzverdopplerschaltung --52-- und ist dort zum einen mit einem Eingang eines Inverters --66--, zum andern über einen ersten Kondensator - mit einem Eingang eines NOR-Gatters --68-- verbunden. Dem ersten Kondensator --67-- ist ein an Masse gelegter erster Widerstand --69-- nachgeschaltet. Der Ausgang des Inverters-66-- ist über einen zweiten Kondensator --70-- mit einem zweiten Eingang des NOR-Gatters --68-- verbunden. Dem zweiten Kondensator --70-- ist ein an Masse gelegter zweiter Widerstand --71-- nachgeschaltet. Am Ausgang des NOR-Gatters --68--, das gleichzeitig den Ausgang der ersten Fequenzverdopplerschaltung --52-- bildet, liegt ein digitales Taktsignal von 8, 866 MHz.
Das digitale Taktsignal von 8, 866 MHz wird einem Zähleingang --B-- eines 4-Bit-Binärzählers --72-- vom Typ 7493 (siehe Siemens-Datenbuch 1974/75, Band I, Digitale Schaltungen MOS, Seite 178) zugeführt, der das Kernstück der Frequenzteilerschaltung --53-- bildet.
Es ist anzumerken, dass im 4-Bit-Binärzähler --72-- der Ausgang --QA-- nicht mit dem Zähleingang - verbunden ist, so dass der 4-Bit-Zähler --72-- nur von Null bis sieben zählt, also 8 Perioden der Zählfrequenz registriert.
Je nachdem, ob an einem Eingang --D-- ein Zustand L oder Zustand H eines Signals anliegt, teilt die Frequenzteilerschaltung --53-- die Taktfrequenz von 8. 866 MHz durch 8 oder durch 6. Dies geschieht auf folgende Weise : Die Ausgänge --QB und QC-- des 4-Bit-Binär-Zählers --72-- liegen an den Eingängen eines NAND-Gatters --73--, der Ausgang-QD*--am Eingang eines Inverters --74--. Die Ausgänge des NAND-Gatters --73-- und des Inverters --74-- sind mit den Eingängen eines weiteren NAND-Gatters - verbunden.
Durch diese logische Verknüpfung erscheint am Ausgang des NAND-Gatters --75-- für die Dezimalzahlen Null bis zwei der Zustand L, für die Dezimalzahlen drei bis sieben der Zustand H. Wie noch gezeigt wird, wird der 4-Bit-Binär-Zähler --72-- beim Teilen durch sechs durch den der Dezimalzahl sechs entsprechenden Zustand zurückgesetzt. Somit liegt am Ausgang des NAND-Gliedes --75-- für die Dezimalzahlen Null bis zwei der Zustand L und für die Dezimalzahlen drei bis fünf der Zustand H an. Dies bedeutet, dass die durch sechs geteilte Zählfrequenz von 8, 866 MHz anliegt. Sie wird einem Eingang eines NAND-Gatters --76-- zugeführt.
Am Zählerausgang --QD--, der bekanntlich von Null bis drei den Zustand L und von vier bis sieben den Zustand H besitzt, kann die durch acht geteilte Zählfrequenz von 8, 866 MHz direkt abgegriffen werden, und sie wird einem Eingang eines NAND-Gatters --77-- zugeführt.
Die Zählerausgänge --QC und QD-- liegen weiterhin an den Eingängen eines NAND-Gatters --78--, dem ein Inverter --79-- nachgeschaltet ist, dessen Ausgang mit dem ersten Rückstelleingang --Ro1-- des 4-Bit-Binär-Zählers --72-- verbunden ist.
Der Eingang --D-- der Schaltung ist mit einem Eingang eines NAND-Gatters --80-- und über einen Inverter --81-- mit einem Eingang eines NAND-Gatters --82-- verbunden. Der Ausgang des NAND-Gatters - ist über einen Inverter --83-- jeweils mit einem zweiten Eingang der NAND-Gatter --80 und 82-verbunden. Die Ausgänge der NAND-Gatter --80 und 82--liegen an den Eingängen eines bistabilen Flip-Flop, das aus NAND-Gattern-84 und 85-- aufgebaut ist. Der Ausgang des NAND-Gatters --84-- ist mit einem Eingang des NAND-Gatters-76-- und mit dem zweiten Rüekstell-Eingang-R -- des 4-Bit-Binär-Zählers --72-- verbunden.
Der Ausgang des NAND-Gatters --85-- liegt an einem Eingang des NAND-Gatters --77--.
Nach dem Beschreiben der Schaltung soll nun die Funktionsweise der Frequenzteilerschaltung --53-erläutert werden. Es wird davon ausgegangen, dass am Eingang --D-- und somit an einem Eingang des NAND-Gatters --80-- der Zustand L vorliegt. Dies bewirkt unabhängig vom Zustand des andern Einganges am Ausgang des NAND-Gatters-80-einen Zustand H.
Der Zustand L am Eingang --D-- bewirkt wegen des Inverters --81-- einen Zustand H am ersten Eingang des NAND-Gatters --82--. Da am Ausgang des NAND-Gatters --75-- von null bis zwei der Zustand L und von drei bis sieben der Zustand H vorherrscht, liegen wegen des Inverters --83-- an den zweiten Eingängen der NAND-Gatter --80 und 82-- von null bis zwei der Zustand --H-- und von drei bis sieben der Zustand L.
Es werde davon ausgegangen, dass der Ausgang des NAND-Gatters --85-- den Zustand H besitzt, so dass dieser Zustand auch am einen Eingang des NAND-Gatters --77-- leigt. Der Ausgang des zweiten
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NAND-Gatters --84-- des Flip-Flop hat dann den Zustand L, so dass das NAND-Gatter --76-- gesperrt ist.
An seinem Ausgang liegt in diesem Fall der Zustand H.
Somit gelangt die am ersten Eingang des NAND-Gatters --77-- liegende, durch acht geteilte Zählfrequenz über ein NAND-Gatter --86--, dessen Eingänge mit den Ausgängen der NAND-Gatter --76 und 77-- verbunden sind, in die zweite Frequenzverdopplerschaltung --54--, und es wird in der Frequenzteilerschaltung --53-- laufend durch acht geteilt.
Es wird nun der Fall betrachtet, bei dem der Schaltungseingang-D-und somit der eine Eingang des NAND-Gatters-80-- den Zustand H annimmt. Da für die Dezimalzahlen Null bis zwei auch der zweite Eingang des NAND-Gatters --80-- den Zustand H besitzt, erscheint am Ausgang der Zustand L, der wieder das bistabile Flip-Flop kippt, so dass am Ausgang des NAND-Gatters --84-- der Zustand H auftritt, während der Ausgang des NAND-Gatters --85-- den Zustand L annimmt und das NAND-Gatter --77-sperrt.
Es liegen nunmehr sowohl an einem Eingang des NAND-Gatters --76-- als auch am zweiten Rückstelleingang -Ro2-- die Zustände H, so dass das am andern Eingang des NAND-Gatters --75-liegende Signal über das NAND-Gatter --86-- in die zweite Frequenzverdopplerschaltung --54-- gelangt.
Durch die logische Verknüpfung des 4-Bit-Zählers --72-- mit dem NAND-Gatter --78-- und dem Inverter - nimmt der erste Rückstelleingang < - genau dann den Zustand H an, wenn sowohl der Zählerausgang --QC-- als auch der Zählerausgang --QD-- den Zustand H besitzt ; dies ist bei der Dezimahlzahl sechs der Fall. Da die RücksteUeingänge-R, --Ro1 und Ro2-- intern durch ein Und-Glied verknüpft sind, wird im vorliegenden Fall der 4-Bit-Binärzähler --72-- bei der Dezimahlzahl sechs zurückgesetzt, und es gelangt die durch sechs geteilte Zählfrequenz von 8, 866 MHz in die zweite Frequenzteilerschaltung--54--.
Ein erneutes Erscheinen des Zustandes L am Eingang --D-- bewirkt ein Umschalten des Teilungsverhältnisses auf acht.
Das Teilungsverhältnis darf in der Frequenzteilerschaltung --53-- nur dann geändert werden, wenn gewährleistet ist, dass die Periodendauer nach der Tastung eine durch das Teilungsverhältnis vorgegebene
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Die beiden Frequenzverdopplerschaltungen --52, 54-- werden verwendet, weil für die Auslegung der vorliegenden Schaltung die vierfache Taktfrequenz eines Farbträgerquarzes benötigt wird.
Da beim 4-Bit-Binärzähler --87-- der Ausgang --QA-- mit dem zweiten Zähleingang --B-- verbunden
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--88-- verbunden,Die Ausgänge--QA, QB, QC und QD-- sind über logische Verknöpfungsglieder --90 bis 108--, die aus NAND- und NOR-Gattern bestehen, mit parallelgeschalteten Widerständen-Ri bis Rs--verbunden.
Die Widerstände-Ri bis 55-- liegen anderseits an einer Verbindungsleitung --109-- zur Endstufe --56--.
Zwischen einer Spannungsquelle --UB-- von in diesem Beispiel 5 V und der Verbindungsleitung --109-liegt ein weiterer Widerstand --R6--. Durch die Art der Beschaltung wirken die Verknüpfnungslieder --90 bis 108-- wie ein Folgeschalter, der mit der Frequenz des Taktsignals am Zählereingang --A-- jeweils einen der Widerstände bis Rg-durchschaltet.
Durch die Beschaltung des 4-Bit-Binärzählers--87--mit NOR-und NAND-Gattern, wobei die Ausgänge für den niedrigsten Zählerstand und für den höchsten Zählerstand an den Eingängen der dem
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vorgeschalteten NOR-bzw. NAND-Glieder liegen usw., wirkt die Schaltung wie ein Vorwärts-/Rückwärts-Zähler, der von null bis vier zählt, wobei die Zählerstellung vier doppelt bewertet wird.
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B.U s/UB = Rs/R6 + Rs. In der sechsten Zählstufe ist ebenfalls-Rg-durchgeschaltet, in der siebenten - und in der zehnten --R1--.
Die Widerstände --R1 bis Rs und Re-sind so dimensioniert, dass die Spannungen Ui (i = 1.... 5) derart bis Us zunehmen und dann wieder bis U1 abnehmen, dass eine ansteigende und abfallende Treppenform entsteht, wobei die Hüllkurve der beiden Treppen eine halbe Periode einer Sinuskurve darstellt. Am Ausgang des Wandlers --55-- liegt somit eine treppenförmige Spannung, wobei die Hüllkurven die einzelnen positiven Halbwellen einer Sinusschwingung darstellen. Es wird also aus einem rein digitalen Signal am Ausgang des zweiten Frequenzverdopplers ein bereits sinusähnliches Signal mit einer um den Faktor 10 heruntergeteilten Frequenz gewonnen.
Wegen der Verwendung von rein ohmschen Widerständen im Widerstandsnetzwerk des Wandlers --55-weist die Schaltung ein aperiodisches Verhalten auf, so dass keine Einschwingvorgänge beim Umtasten von einer Frequenz f zu einer zweiten fu auftreten.
Das über die Verbindungslinie --109-- der Enstufe --56-- zugeführte Ausgangssignal des Wandlers - 55-- wird in zwei als Emitterfolger geschalteten Transistoren --110, 111-- verstärkt und dann an eine Mittenanzapfung der Primärwicklung eines Ausgangsübertragers gelegt. Die Primärwicklung besteht aus zwei Wicklungshälften --112, 113--. In diesem Ausführungsbeispiel besitzt jede der Wicklungshälften - -112, 113-- zwanzig Windungen.
Parallel zu den beiden Wicklungshälften --112, 113-- liegt ein Parallelkreis aus einem Widerstand --114-- und einem Kondensator --115--. Die Wicklungshälfte --112-- ist über einen Ausgangstransistor eines Leistungstreibers --116--, die Wicklungshälfte-113-über einen Ausgangstransistor eines zweiten Leistungstreibers --117-- gegen Masse geschaltet. Die beiden Leistungstreiber --116, 117-- gehören zu einem digitalen Baustein vom Typ 49700 (s. Siemens-Datenbuch 1974/75, Band I, Digitale Schaltungen MOS, S. 289), der aus zwei Und-Leistungstreibern --116, 117-- udn zwei NAND-Gliedern-118, 119-- mit je zwei Eingängen besteht.
An je einem Eingang der NAND-Glieder --118, 119-- liegt das am Befehlseingang --C-- vorhandene Signal, das dem NAND-Gatter --65-- zugeführt wurde. Am zweiten Eingang des NAND-Gliedes --119-liegt das Ausgangssignal eines Flip-Flop --120--, dessen Eingang mit dem Ausgang des NAND-Gatters --88-- im Wandler --55-- verbunden ist. Wie bereits erläutert wurde, liegt am Ausgang des NAND-Gatters - ein Rechtecksignal mit einer Frequenz, die gegenüber der des am Zähleingang --A-- des 4-Bit-Binärzählers --87-- anliegenden Signals durch den Faktor zehn geteilt ist.
In einer Periode der am Ausgang des NAND-Gatters --88-- und somit am Eingang des Flip-Flop --120-- liegenden Frequenz fällt genau eine Halbperiode der über die Verbindungsleitung --109-- der Endstufe --56-- zugeführten treppenförmigen Spannung. Demzufolge fallen zwei Halbperioden der treppenförmigen Spannung in eine Periode des am Ausgang des Flip-Flop --120-- liegenden Rechtecksignals.
Das am Befehlseingang --C-- liegende Signal hat in diesem Ausführungsbeispiel die Bedeutung Zustand H = "Sender ein" und entsprechend Zustand L ="Sender aus".
Es werde von einem Zustand H ausgegangen, der somit an je einem Eingang der NAND-Glieder - -118, 119-- anliegt. Hat die Rechteckschwingung am Ausgang des Flip-Flop --120-- ebenfalls einen Zustand H, dann bewirkt das einen Zustand L am Ausgang des NAND-Gliedes --119-- und somit am zweiten Eingang des NAND-Gliedes-118--. Daraus resultiert ein Zustand H am Ausgang des NANDGliedes im Leistungstreiber --117-- und der Ausgangstransistor wird leitend. Gleichfalls resultiert ein Zustand H am Ausgang des NAND-Gliedes --118-- und somit ein Zustand L am Ausgang des NAND-Gliedes im Leistungstreiber --116--, so dass dessen Ausgangstransistor gesperrt ist.
Eine Halbwelle der an der Mittenanzapfung zwischen den beiden Wicklungstreilber --112, 113--- anliegenden treppenförmigen Spannung bewirkt also einen Strom, der durch die Wicklungshälfte --113-- gegen Masse fliesst.
Während der nachfolgenden Halbperiode der treppenförmigen Spannung besitzt die am Ausgang des Flip-Flop --120-- stehende Rechteckschwingung den Zustand L, der in analoger Weise nun den zum Leistungstreiber --116-- gehörenden Ausgangstransistor öffnet und den zum Leistungstreiber --117-gehörenden Ausgangstransistor sperrt. Während dieser Halbperiode der treppenförmigen Spannung fliesst ein Strom über die Wicklungshälfte-112-- nach Masse.
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digitalen Bausteins vom Typ 49700 wird die treppenförmige Spannung mit einer Hüllkurve aus positiven Halbwellen in eine Spannung mit einer sinusförmigen Hüllkurve umgeformt.
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Durch die Eigenkapazität des Ausgangsübertragers sowie die Parallelschaltung aus dem Widerstand --114-- und dem Kondensator --115-- wird eine Glättung der treppenförmigen Spannung erreicht, so dass eine reine Sinusschwingung zur Übertragung gelangt.
Durch die gewählte Art der Ansteuerung des Ausgangsübertragers mit dem Flip-Flop --120-- und dem digitalen Baustein vom Typ 49700 wird zusätzlich erreicht, dass bei einem Zustand L am Befehlsein- gang-C-, d. h. bei einem Zustand "Sender aus", beide Transistoren in den Leistungstreibern - -116, 117-- gesperrt sind, so dass Verluste durch ein Abfliessen von Strömen verhindert werden.
In der vorliegenden Endstufe, die als Gegentaktendstufe arbeitet, kommt man mit nur einem analogen Verstärkerteil aus.
PATENTANSPRÜCHE :
1. Vorrichtung zum Erzeugen und induktiven Übertragen von FM-Signalen in einem elektronischen Zielführungssystem, mit einer Oszillatorschaltung, einem Wandler und einer Endstufe, dadurch gekennzeichnet, dass mit Hilfe der Oszillatorschaltung (51) gewonnene Digitalsignale mit mindestens zwei Frequenzen, die in einer Frequenzteilerschaltung (53) durch eine Frequenzumtastung erzeugt werden, dem Wandler (55) zugeführt sind, der aus einer Gleichspannung eine treppenförmige periodische Spannung erzeugt, bei der die Einhüllende einer einzelnen Spannungstreppe eine 1/4-Periode einer Sinuskurve darstellt und deren Frequenz von der Frequenz der zugeführten Digitalsignale abhängt, dass die treppenförmige, periodische Ausgangsspannung des Wandlers (55) über eine Ankoppelverstärker-Schaltung (110,
111) einem Ausgangsübertrager der Endstufe (56) zugeführt wird, dass die Primärseite des Ausgangsübertragers aus zwei Wicklungshälften (112,113) besteht, denen ein Widerstand (114) und ein Kondensator (115) parallelgeschaltet sind, dass zwischen die Wicklungshälften (112,113) und Masse Treiberstufen (116,117) geschaltet sind, die derart angesteuert sind, dass für die Dauer einer ersten Halbperiode der treppenförmigen Spannung ein Strom durch die erste Wicklungshälfte (112) fliesst und für die Dauer der nachfolgenden Halbperiode ein Strom durch die zweite Wicklungshälfte (113) fliesst, dass den Treiberstufen (116,117) je ein NAND-Glied (118, 119) vorgeschaltet ist, dass ein zweiter Ausgang des Wandlers (55), der ein digitales Signal mit einer Periode gleich einer Halbperiode der treppenförmigen Spannung führt, mit einem Flip-Flop (120)
verbunden ist, dessen Ausgang an je einem Eingang der beiden NAND-Glieder (118,119) anliegt, während ein zweiter Eingang des zweiten NAND-Gliedes (119) mit einem Befehlseingang (C) verbunden ist und der Ausgang des NAND-Gliedes (119) an einem zweiten Eingang des ersten NAND-Gliedes (118) anliegt.
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The invention relates to a device for generating and inductively transmitting FM signals in an electronic route guidance system, with an oscillator holder, a converter and an output stage.
In the Federal Republic of Germany, the traffic broadcasting system ARI (= Car Driver Broadcasting Information) has been introduced for some time, with which traffic information is transmitted via the VHF transmitter. These traffic reports provide information about road conditions and traffic obstructions and often also information about possible detours and alternative routes.
The information for road users via the traffic radio station is generally intended for the entire group of users of federal motorways and trunk roads. Individual information is therefore not possible, with the exception of the so-called emergency call. Another informational difficulty is the language barrier, especially during the main travel season. Visitors from abroad who do not speak German have to be informed about the most important traffic information by announcements in
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Another difficulty for the road user, which is not mastered by the ARI system, lies in the fact that, depending on the weather conditions and the traffic density, observing the road signs to find the destination is considerably more difficult.
In order to avoid the mentioned disadvantages of the ARI system, a new traffic guidance system for motorways and expressways was developed. With this system, important information such as directions, road conditions, best speed, etc. is automatically displayed on a display panel to a vehicle driver after the destination has been named.
The invention is based on the object of developing a device for generating and inductively transmitting FM signals for such a traffic guidance system, digital modules being used to a high degree in order to enable an integrated circuit structure.
Based on a device of the type described at the beginning, this object is achieved according to the invention in that digital signals with at least two frequencies obtained with the aid of the oscillator circuit, which are generated in a frequency divider circuit by frequency shift keying, are fed to the converter, which converts a direct voltage into a stepped periodic voltage in which the envelope of a single voltage staircase represents a 1/4 period of a sine curve and the frequency of which depends on the frequency of the supplied digital signals, so that the stepped, periodic output voltage of the converter is fed to an output transmitter of the output stage via a coupling amplifier circuit that the primary side of the output transformer consists of two winding halves,
which a resistor and a capacitor are connected in parallel, that driver stages are connected between the winding halves and ground, which are controlled in such a way that a current flows through the first winding half for the duration of a first half cycle of the stepped voltage and a current for the duration of the subsequent half cycle The second half of the weight flows through the fact that the driver stages are preceded by a NAND element each, that a second output of the converter, which carries a digital signal with a period equal to half a period of the step-shaped voltage, is connected to a flip-flop whose output is connected to one input of each of the two NAND links is applied,
while a second input of the second NAND element is connected to an instruction input and the output of the NAND element is applied to a second input of the first NAND element.
In the following, an exemplary embodiment is described with reference to the drawings, in which the device according to the invention is used in a traffic route guidance system. The drawings show: FIG. 1 a block diagram of the road device, FIG. 2 a block diagram of the vehicle device and FIG. 3 a circuit diagram of a sine wave generator.
The traffic route guidance system shown consists essentially of vehicle devices installed in vehicles and street devices attached to the streets. An on-board unit contains the assemblies receiver-1, transmitter-2, cycle control-3, address switch-4, display unit-5 and ferrite antenna -6--. A road device that can be used at traffic decision points such as
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and transmission device --12-- to a central traffic computer --13--.
The data exchange between the road device and the vehicle device takes place via an induction loop --7-- placed in the roadway and a ferrite antenna --6-- attached to the vehicle.
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The input, output and storage of information is done purely digitally in the road device as well as in the vehicle device. For transmission via the loop --7-- or the ferrite antenna --6--, binary information is converted into pulse duration modulation and then into frequency modulation. Two frequencies are used, which are obtained by a switchable frequency divider --14 - from a crystal stabilized oscillator --15--. Its frequency of 4.433 MHz is divided by a total of 40 and by 30, so that the two frequencies fu = 111 kHz and fo = 148 kHz are obtained.
All binary information that occurs is coded using the frequencies fu and f as follows:
The "Low" (L) state is represented by a signal of 7 periods with a frequency of 148 kHz and 16 periods with a frequency of 111 kHz, the "High" (H) state is represented by a signal of 22 periods with the frequency of 148 kHz and 6 periods with the frequency of 111 kHz.
A so-called start step is represented by a signal consisting of 30 periods with a frequency of 148 kHz and 6 periods with a frequency of 111 kHz.
For the purpose of exchanging information between the road device and the vehicle device, the road device continuously sends call steps which are identical to the start step just described.
If a vehicle equipped with an on-board unit is above an induction loop --7--, the call steps are recorded and evaluated by the on-board unit. The call steps serve to switch off the vehicle receiver-1 - and at the same time switch on the vehicle transmitter --2--, which in turn transmits a destination address set in the address switch-4-- of the vehicle to the road device.
The address switch --4-- is set up as a four-digit coding switch working in hexa-decimal code. Accordingly, a target telegram is 16 bits long. With this telegram length there are 65,536 possible destinations.
The telegram begins with a start step that switches the transmitter --9-- of the road device off and the receiver --8-- on. Then the 16 bits of the target telegram are transmitted, u. between three times in a row, whereby two consecutive telegrams are checked for identity.
After that, the vehicle automatically switches to receive and the road device to send. The road device sends a start step and an instruction telegram containing direction, speed and special instructions and consisting of 8 bits, also three times in a row. The data transfer is now complete.
In the following, the block diagrams of the road device and the on-board device are roughly described. Since the electronics of the road device are largely the same as those of the vehicle device, the same reference numbers are used for identical components in both devices.
A signal received via the induction loop --7-- passes through a low-pass filter --16--, an amplifier --17-- and a limiter --18--, which converts it to a rectangular shape with TTL level and enters it
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--19-- gained.
If a start step sent by a vehicle is recognized by the start step detection circuit, the latter interrupts the call step act sent by the road device with the help of a call step act-25-- and a reversal-26-- contained in the cycle control -10- are. The receiver --8-- of the road device remains switched on until the target address of the vehicle has been received three times.
As already mentioned, the destination address consisting of 16 bits is sent three times by the vehicle. From the bit detection circuit --24-- the signal arrives on the one hand via a bit counter --27-- to an input of an AND element --28--, on the other hand it is sent to a 16-bit buffer -29- - Serving shift register and an input of an exclusive-OR element --30-- supplied. The outcome of the
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courses of the AND element --28--. If the bit counter has counted --27-- to sixteen and two consecutive telegrams contained in the signal were identical, the telegram content is passed on to memory --31-- and the target address contained in the telegram is sent via the AND element - -28-in a memory and programming unit -33-.
The memory and programming unit -33- is constructed in such a way that the incoming destination addresses are assigned to the associated directional instructions in it. After a destination address has been recorded, the road device is switched from "Receive" to "Send" via a connection from the output of the AND element --28-- to an input of the reversing circuit -26--.
A direction instruction belonging to a target address together with any additional information that may be present is passed on from the storage and programming unit -33- to a parallel-to-serial converter, so that space is created in the storage and programming unit -33-- for new instructions which are received by the central traffic computer --13-- via the transmission device --12--. Telephone lines that are already available on motorways can be used as the means of transmission between the transmission device --12 - and the central traffic computer 13.
The instruction telegram received by the parallel-serial converter --34-- has a size of 8 bits and is composed as follows: 2 bits for a direction instruction, one additional bit. The codes for direction instructions without additional instructions and direction instructions with the additional instructions "target outside", "target reached" and "wrong direction" are built from the eight possibilities of these three bits; 2 bits for a recommended speed, 2 bits for a road condition report, 1 bit not yet used.
As already mentioned, a road device sends in "idle mode", i. H. if there is no data exchange with a vehicle, continuous call steps with intervening pauses in reception during which a vehicle can answer after receiving a call step. The sending of the call steps as well as the sending of instruction telegrams is controlled by the cycle control --10--. It essentially consists of the call step clock circuit --25--, the reversing circuit --26--, the parallel to serial converter --34--, a coding counter --35--, a bit counter --36-- and a telegram counter - -37--.
The call step clock circuit-25-- ensures that the transmitter --9-- of the road device remains switched on while a call step is being coded and the receiver - -8-- is switched on briefly after sending. The telegram counter -37-has the effect that a telegram, which consists of a start step and the instruction attached to the parallel-serial converter --34--, is sent three times.
The 8 bits of the instruction are available in parallel at the parallel-serial converter --34-- and are queried there serially via the bit counter --36--, and they are sent to the in parallel as states "Low" or "High" Coding counter --35--. This converts the frequency f and fu into the number of periods corresponding to the states and is counted with the transmitted frequency. After reaching the for
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Frequency fu is forwarded.
The frequency-modulated telegram pulses mentioned at the beginning are generated at the output of the switchable frequency divider --14--. These square waves are at one input of an AND element --38--, the second input of which is connected to an output of the reversing circuit --26--. The second output of the reversing circuit -26- is connected to an input of the AND element -19-.
From the output of the AND element --38--, the square waves pass into a converter --39--, where they are converted into sinusoidal waves. The sinusoidal oscillations are amplified in a transmitter output stage and transmitted to the vehicle via road loop 7.
The block diagram of the vehicle device will now be explained insofar as it differs from that of the road device.
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If the vehicle device receives a call step from the road device, the signal picked up by the ferrite antenna --6-- passes through components of the vehicle receiver - 1 - already described in the road device - to the period counter --22--, then into a call step recognition circuit --41 -. From there a signal is sent to an input of an OR element --42--, the output of which is connected to the reversing circuit --26--. The reversing circuit --26-- causes the receiver-l - to be switched off and the transmitter --2-- to be switched on at the same time.
As already mentioned, a target address is set on the address switch --4--, the 16 bits of which are parallel to the parallel-serial converter --34--. As in the case of the road device, the instruction telegram, a target telegram is now sent by the vehicle device, whereby the cycle control --3-- of the vehicle device differs from that of the road device only in that a bit counter --43-- is designed for 16 bits and that the output of the telegram counter --37-- is directly connected to an input of the reversing circuit --26-- so that the call step clock circuit --25-- is not required. After this
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at least the time to transmit three telegrams so that an instruction telegram from the road device can be received.
The transmitter --2-- of the on-board device is identical to the transmitter --9-- of the road device.
If the vehicle device now receives an instruction telegram from the road device, which, as is well known, consists of 8 bits and is sent three times in a row, the telegram reaches the bit detection circuit --24--, where the information about the states "Low" and " High "is won.
The output signal of the bit detection circuit --24-- is evaluated up to the AND element --28-- in the same way as in the road device, with only an 8-bit bit counter and an 8-bit buffer -45-- and an 8-bit memory --46-- can be used.
If two consecutive instruction telegrams are recognized as identical, the telegram content is optically displayed via the output of the AND element --28-- on a display field --47--. Does the instruction telegram contain e.g. B. the direction instruction "turn left" and the additional instruction "fog", the left direction arrow and the text "fog" light up on the display field --47--. The arrival of an instruction telegram is acoustically indicated by a three-tone generator --48-- and a loudspeaker --49--.
Via a connection from the output of the AND element -28- to a second input of the OR element -42-, after the instruction telegram has been received, the on-board unit is switched off by means of the reversing circuit -26- or receiver -11- .
As a rule, the instructions on the display panel --47-- are retained until another data exchange takes place between the on-board device and another road device. The display field can also be deleted manually beforehand by deleting the instruction telegram in the memory --46-- using a switch --50--.
After the block diagrams of the road device and the vehicle device have been described, the following describes the circuit for generating and inductively transmitting FM signals, which are used both in the transmitter --2-- of the vehicle device and in the transmitter --9-- of the Street device is used.
The new transmitter essentially consists of the following components: oscillator circuit -51--, first frequency doubler circuit -52--, switchable frequency divider --53--, second frequency converter
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adjustable capacitor --57-- and a fixed capacitor --58-- and a parallel connection of a first resistor --59-- and a first inverter --60--, a third capacitor - and a parallel connection of a second Resistor --62-- and a second inverter --63-- are connected in series, a digital clock signal with the natural frequency of the quartz oscillator --15-- of 4.433 MHz is generated.
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an inverter --64-- to a clock output --Bl--, on the other hand to an input of a NAND gate --65-.
At a second input of the NAND gate --65-- there is a command signal brought in via an input --C.
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The output of the NAND gate --65-- leads to the first frequency doubler circuit --52-- and is there on the one hand with an input of an inverter --66--, on the other hand via a first capacitor - with an input of a NOR- Gatters --68-- connected. The first capacitor --67-- is followed by a grounded first resistor --69--. The output of the inverter -66-- is connected to a second input of the NOR gate --68-- via a second capacitor --70--. The second capacitor --70-- is followed by a grounded second resistor --71--. At the output of the NOR gate --68--, which at the same time forms the output of the first frequency doubler circuit --52--, there is a digital clock signal of 8.866 MHz.
The digital clock signal of 8.866 MHz is fed to a counter input --B-- of a 4-bit binary counter --72-- of the 7493 type (see Siemens Data Book 1974/75, Volume I, Digital Circuits MOS, page 178) , which forms the core of the frequency divider circuit --53--.
It should be noted that in the 4-bit binary counter --72-- the output --QA-- is not connected to the counter input - so that the 4-bit counter --72-- only counts from zero to seven , i.e. 8 periods of the counting frequency are registered.
Depending on whether a state L or state H of a signal is present at an input --D--, the frequency divider circuit --53-- divides the clock frequency of 8. 866 MHz by 8 or by 6. This is done in the following way: The Outputs --QB and QC-- of the 4-bit binary counter --72-- are at the inputs of a NAND gate --73--, the output QD * - at the input of an inverter --74- -. The outputs of the NAND gate --73-- and the inverter --74-- are connected to the inputs of a further NAND gate.
As a result of this logic operation, the state L appears at the output of the NAND gate --75-- for the decimal numbers zero to two, and the state H for the decimal numbers three to seven. As will be shown, the 4-bit binary counter is used --72-- reset when dividing by six by the state corresponding to the decimal number six. This means that the output of the NAND element -75- is L for the decimal numbers zero to two and the H status for the decimal numbers three to five. This means that the counting frequency of 8.866 MHz, divided by six, is present. It is fed to an input of a NAND gate --76--.
At the counter output --QD--, which is known to have the state L from zero to three and the state H from four to seven, the counting frequency of 8.866 MHz divided by eight can be tapped directly, and it is connected to an input of a NAND- Gatters --77--.
The counter outputs --QC and QD-- are still at the inputs of a NAND gate --78--, followed by an inverter --79--, the output of which is connected to the first reset input --Ro1-- of the 4-bit -Binary counter --72-- is connected.
The input --D-- of the circuit is connected to an input of a NAND gate --80-- and via an inverter --81-- to an input of a NAND gate --82--. The output of the NAND gate is connected to a second input of the NAND gates 80 and 82 via an inverter 83. The outputs of the NAND gates - 80 and 82 - are connected to the inputs of a bistable flip-flop made up of NAND gates 84 and 85. The output of the NAND gate --84-- is connected to one input of the NAND gate -76-- and to the second reset input -R - of the 4-bit binary counter --72--.
The output of the NAND gate --85-- is at an input of the NAND gate --77--.
After describing the circuit, the mode of operation of the frequency divider circuit will now be explained. It is assumed that the state L is present at the input --D-- and thus at an input of the NAND gate --80--. This causes a state H regardless of the state of the other input at the output of the NAND gate 80.
The L state at the input --D-- causes a state H at the first input of the NAND gate --82-- because of the inverter --81--. Since the state L prevails at the output of the NAND gate --75-- from zero to two and the state H from three to seven, there are --83-- at the second inputs of the NAND gates --80 and 82-- from zero to two the state --H-- and from three to seven the state L.
It is assumed that the output of the NAND gate --85-- has the state H, so that this state also occurs at one input of the NAND gate --77--. The outcome of the second
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The NAND gate --84-- of the flip-flop then has the state L, so that the NAND gate --76-- is blocked.
In this case, the status H is at its output.
Thus, the counting frequency at the first input of the NAND gate --77--, divided by eight, is passed through a NAND gate --86-- whose inputs are connected to the outputs of the NAND gates --76 and 77-- , into the second frequency doubler circuit --54--, and it is continuously divided by eight in the frequency divider circuit --53--.
The case is now considered in which the circuit input-D- and thus the one input of the NAND gate -80- assumes the state H. Since the second input of the NAND gate --80-- also has the state H for the decimal numbers zero to two, the state L appears at the output, which again toggles the bistable flip-flop, so that at the output of the NAND gate - -84-- the state H occurs, while the output of the NAND gate --85-- assumes the state L and the NAND gate --77-blocks.
The states H are now both at one input of the NAND gate --76-- and at the second reset input -Ro2--, so that the signal at the other input of the NAND gate -75 via the NAND gate --86-- gets into the second frequency doubler circuit --54--.
Due to the logical combination of the 4-bit counter --72-- with the NAND gate --78-- and the inverter - the first reset input <- adopts the state H exactly when both the counter output --QC- - as well as the counter output --QD-- has the status H; this is the case with the decimal number six. Since the reset inputs -R, --Ro1 and Ro2-- are linked internally by an AND element, in the present case the 4-bit binary counter --72-- is reset when the decimal number is six, and the one divided by six is received Counting frequency of 8.866 MHz into the second frequency divider circuit - 54 -.
A renewed appearance of the state L at input --D-- causes the division ratio to switch to eight.
The division ratio may only be changed in the frequency divider circuit --53-- if it is guaranteed that the period after keying is a given by the division ratio
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The two frequency doubler circuits --52, 54 - are used because four times the clock frequency of a color carrier crystal is required for the design of the present circuit.
Because with the 4-bit binary counter --87-- the output --QA-- is connected to the second counter input --B--
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--88-- connected, the outputs - QA, QB, QC and QD-- are connected via logic gates --90 to 108--, which consist of NAND and NOR gates, with parallel connected resistors-Ri to Rs- -connected.
The resistors-Ri to 55-- are on the other hand on a connecting line --109-- to the output stage --56--.
Another resistor --R6-- is located between a voltage source --UB-- of 5 V in this example and the connection line --109-. Due to the type of wiring, the logic elements --90 to 108-- act like a sequential switch that switches through one of the resistors up to Rg- at the frequency of the clock signal at the counter input --A--.
By wiring the 4-bit binary counter - 87 - with NOR and NAND gates, the outputs for the lowest count and for the highest count at the inputs of the dem
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upstream NOR or. NAND gates, etc., the circuit acts like an up / down counter that counts from zero to four, the counter position four being evaluated twice.
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B.U s / UB = Rs / R6 + Rs. In the sixth counting stage - Rg - is also switched through, in the seventh - and in the tenth --R1--.
The resistors --R1 to Rs and Re - are dimensioned in such a way that the voltages Ui (i = 1 .... 5) increase to Us and then decrease again to U1 that a rising and falling staircase is created, with the envelope curve of the two stairs represents half a period of a sinusoid. There is thus a step-shaped voltage at the output of the converter -55-, with the envelope curves representing the individual positive half-waves of a sinusoidal oscillation. An already sine-like signal with a frequency divided down by a factor of 10 is thus obtained from a purely digital signal at the output of the second frequency doubler.
Due to the use of purely ohmic resistances in the resistance network of the converter -55-, the circuit has an aperiodic behavior, so that no transient processes occur when switching from one frequency f to a second fu.
The output signal of the converter --55-- fed via the connecting line --109-- to the output stage --56-- is amplified in two transistors --110, 111-- connected as emitter followers and then applied to a center tap of the primary winding of an output transformer. The primary winding consists of two winding halves --112, 113--. In this exemplary embodiment, each of the winding halves - 112, 113 - has twenty turns.
A parallel circuit consisting of a resistor --114-- and a capacitor --115-- lies parallel to the two winding halves --112, 113--. The winding half --112-- is connected to ground via an output transistor of a power driver --116--, the winding half - 113 - via an output transistor of a second power driver --117--. The two power drivers --116, 117-- belong to a digital component of the type 49700 (see Siemens data book 1974/75, Volume I, Digitale Schaltungen MOS, p. 289), which consists of two AND power drivers --116, 117-- and two NAND elements - 118, 119-- each with two inputs.
At one input of each of the NAND gates --118, 119-- is the signal present at the command input --C-- which was fed to the NAND gate --65--. At the second input of the NAND element --119 - is the output signal of a flip-flop --120-- whose input is connected to the output of the NAND gate --88-- in the converter --55--. As already explained, the output of the NAND gate - a square-wave signal with a frequency that is divided by a factor of ten compared to that of the signal at the counter input --A-- of the 4-bit binary counter --87--.
In a period of the frequency at the output of the NAND gate --88-- and thus at the input of the flip-flop --120--, exactly one half-period of the output stage --56-- via the connecting line --109-- applied stair-shaped voltage. As a result, two half-periods of the stepped voltage fall in one period of the square-wave signal at the output of the flip-flop --120--.
In this exemplary embodiment, the signal at the command input --C-- has the meaning of state H = "transmitter on" and correspondingly state L = "transmitter off".
A state H is assumed, which is thus applied to one input each of the NAND elements - -118, 119-. If the square wave at the output of the flip-flop --120-- also has a state H, then this causes a state L at the output of the NAND element --119-- and thus at the second input of the NAND element -118--. This results in a state H at the output of the NAND element in the power driver --117 - and the output transistor becomes conductive. Likewise, a state H results at the output of the NAND element --118-- and thus a state L at the output of the NAND element in the power driver --116--, so that its output transistor is blocked.
A half-wave of the step-shaped voltage applied to the center tap between the two winding struts --112, 113 --- thus causes a current that flows through the winding half --113-- to ground.
During the subsequent half-cycle of the step-shaped voltage, the square wave at the output of the flip-flop --120-- has the state L, which in an analogous manner now opens the output transistor belonging to the power driver --116-- and the output transistor belonging to the power driver --117- corresponding output transistor blocks. During this half-cycle of the stepped voltage, a current flows through the winding half-112-- to ground.
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digital module of the type 49700, the step-shaped voltage with an envelope curve of positive half-waves is converted into a voltage with a sinusoidal envelope curve.
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The internal capacitance of the output transformer and the parallel connection of the resistor --114-- and the capacitor --115-- smooth the step-shaped voltage, so that a pure sine wave is transmitted.
The selected type of control of the output transformer with the flip-flop --120-- and the digital component of type 49700 also ensures that when there is a state L at the command input-C-, i.e. H. in a "transmitter off" state, both transistors in the power drivers - -116, 117 - are blocked, so that losses due to currents flowing away are prevented.
In the present output stage, which works as a push-pull output stage, you can manage with just one analog amplifier.
PATENT CLAIMS:
1. Device for generating and inductively transmitting FM signals in an electronic route guidance system, with an oscillator circuit, a converter and an output stage, characterized in that digital signals obtained with the aid of the oscillator circuit (51) with at least two frequencies, which are recorded in a frequency divider circuit ( 53) are generated by frequency shift keying, the converter (55) is fed, which generates a step-shaped periodic voltage from a direct voltage, in which the envelope of a single voltage step represents a 1/4 period of a sinusoid and its frequency depends on the frequency of the supplied Digital signals depends on the step-shaped, periodic output voltage of the converter (55) via a coupling amplifier circuit (110,
111) is fed to an output transformer of the output stage (56) that the primary side of the output transformer consists of two winding halves (112,113), to which a resistor (114) and a capacitor (115) are connected in parallel, that between the winding halves (112,113) and ground driver stages (116,117) are connected, which are controlled in such a way that a current flows through the first winding half (112) for the duration of a first half period of the stepped voltage and a current flows through the second winding half (113) for the duration of the subsequent half period that a NAND element (118, 119) is connected upstream of each of the driver stages (116, 117), so that a second output of the converter (55), which carries a digital signal with a period equal to half a period of the stepped voltage, is connected to a flip-flop (120 )
is connected, the output of which is applied to one input of each of the two NAND elements (118,119), while a second input of the second NAND element (119) is connected to a command input (C) and the output of the NAND element (119) a second input of the first NAND gate (118) is applied.
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