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Elektrische Gedächtnisschaltung mit mindestens einem tiefgeätzten Transistor
Die Erfindung bezieht sich auf eine elektrische Gedächtnisschaltung mit mindestens einem als Gedächtniselement geschalteten tiefgeätzten Transistor, an dessen Kollektorerschöpfungsschicht zeitweise ein solcher Spannungsunterschied auftritt bzw. aufrechterhalten wird, dass der Stromweg vom Emitter zum Basiskontakt wenigstens teilweise unterbrochen ist, wobei die Kollektorspeisespannung aus einem Steuerimpuls besteht, dessen Amplitude grösser ist als die Kollektor-Basis-Abklingspannung des Transistors, so dass die wirksame Basiszone während dieses Steuerimpulses schwebendes Potential aufweist, mit ändern Worten, dass die wirksame Basiszone ein beliebiges Potential anzunehmen vermag, nach Patent Nr.
210477, und bezweckt eine Verbesserung dieser Gedächtnisschaltung. Gemäss vorteilhaften Ausbildungen nach dem Stammpatent folgt auf den Steuerimpuls ein Löschimpuls mit einer Amplitude kleiner als die dieser Ab- klingspannung. dergegebenenfalls inderBasiszone vorhandene freie Ladungen verbraucht, wobei der Steuerimpuls mit dem Löschimpuls zu einem stufenförmigen oder sägezahnförmigen Impuls vereinigt sein kann.
Auf Grund der USA-Patentschrift Nr. 2, 787, 717 bzw. der brit. Patentschrift Nr. 780, 839 sind Verzöge- rungsschaltungen mit Transistoren an sich bereits bekannt.
Das in dem Stammpatent geschilderte Ausführungsbeispiel einer solchen Gedächtnisschaltung besitzt eine Kaskade"tiefgeätzter"Transistoren, die als elektrische Speicherelemente arbeiten, und verwendet
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pulse liefern. Bei dieser Gedächtnisschaltung wird die in Form eines gegebenenfalls vorhandenen Inhaltes freier Ladungen in der Basiszone eines ersten Transistors eingeschriebene Information bei jedem Zeitim- puls nach einem darauffolgenden Transistor verschoben, so dass zwei Transistoren nötig sind, um die Information während des Zeitraumes zwischen zwei aufeinanderfolgenden Zeitimpulsen von einer der Quellen zu speichern.
Die Gedächtnisschaltung nach der vorliegenden Erfindung benutzt die Tatsache, dass bei einer Spannung gleich dem sogenannten"Sperr"-Wert der Kollektor-Basisspannung oder höher nicht nur der Kollektorstrom, sondern auch der einer bestimmten vorwärts gerichteten Basis-Emitterspannung entsprechende Basisstrom stark verringert wird. Diese Gedächtnisschaltung besitzt eine Reihe von mindestens zwei"tiefgeätzten Schichttransistoren", wobei die Emitterelektrode eines jeden Transistors der Reihe über eine Belastungsimpedanz an einem Punkt konstanten Potentials liegt.
Sie hat das Merkmal, dass die Basis eines folgenden Transistors derReihe mit dem Emitter des vorangehenden Tral1sistors über ein Verzögerungsnetz- werk gekoppelt ist, und dass die Kollektorelektroden sämtlicher Transistoren gleichzeitig aus einer gleichen Quelle von Spannungsimpulsen gespeist werden, so dass infolge eines während eines Spannungsimpulses erzeugtenStromimpulsesdurch die Belastungsimpedanz eines vorangehenden Transistors der Reihe elektrische Energie im entsprechenden Verzögerungsnetzwerk gespeichert wird, welche Energie erst nach Ablauf dieses Spannungsimpulses eine bedeutende Anzahl freier Ladungsträger in der Basiszone des folgenden Transistors der Reihe erzeugt.
Die Erfindung wird nunmehr an Hand der Zeichnung beispielsweise näher erläutert, Fig. l ist ein schematischer Schnitt eines Ausführungsbeispiels eines "tiefgeätzten" Schichttransistors und zeigt ein vorge-
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schlagenes Symbol für einen Transistor dieser Art. Fig. 2 zeigt eine Gruppe von Basis- und Kollektorstrom- Kollektor-Emitter-Spannungscharakteristiken eines Transistors von der in Fig. 1 dargestellten Art, mit der Emitter-Basisspannung als Parameter. Fig. 3 zeigt das Schaltbild eines Ausführungsbeispiels der Gedächt - nischaltung nach der Erfindung, und Fig. 4 zeigt Strom-und Spannungs-Zeitdiagramme zur Erläuterung der Wirkungsweise dieses Ausfahrungsbeispiels.
Wie in Fig. l dargestellt, besteht ein"tiefgeätzter"Schichttransistor aus einer Platte 1 aus halbleitendem Material, wie z. B. Germanium oder Silizium, z. B. vom n-Typ, auf der eine in beiden Richtungen leitende Basis- Elektrode 2 angeordnet ist, wobei ein Emitter 3 und ein Kollektor 4 durch Legieren des Plattenmaterials gebildet sind. Sowohl der Emitter 3 als auch der Kollektor 4 stellen also Zonen eines Materials von entgegengesetztem Leitfähigkeitstyp dar, z. B. vom p-Typ. Mit jeder dieser Zonen ist eine Elektrode 5 bzw. 6 z. B. durch Löten verbunden. Ausgehend von der beim Emitter-Kontaktliegenden Grenzfläche der Platte, dringt ein nichtleitender Teil 7 in die Basis ein. Dieser nichtleitende Teil ist ein Einschnitt, der sich rings um den Emitter-Kontakt erstreckt und durch Ätzen gebildet ist.
Infolgedessen ist der Stromweg vom Emitter nach dem Basis-Kontakt örtlich verengt, weil der nichtleitende Teil 7 an den Kollektor bis auf einen Abstand heranrückt, der kleiner ist als der Minimalabstand zwischen dem Emitter und dem Kollektor. Der Basis-Kontakt 2 ist deshalb vom Emitter durch den nichtleitenden Teil 7 einerseits und durch den Kollektor 4 anderseits getrennt, was durch das Symbol nach Fig. 1 angedeutet wird.
Fig. 2 zeigt den Kollektorstrom Ic und den Basisstrom Ib eines Transistors nach Fig. l als Funktion der Kollektor-Emitterspannung Vce. Sowohl der Kollektor- als auch der Basisstrom nehmen von einem bestimmten Wert der Kollektor-Emitterspannung bei wachsender Spannung ab. Der Transistor hat mithin eine
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der Kollektor-Emitterspannung an sind sowohl der Basisstrom als auch der Kollektorstrom verhältnismässig klein. Dies ermöglicht es, ein Verzögerungsnetzwerk zwischen zwei aufeinander folgenden Transistoren einzuschalten und elektrische Energie in diesem Netzwerk während der Zeit zu speichern, während der eine Spannung zwischen die Kollektor- und Emitter-Elektroden der Transistoren gelegt wird.
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speist werden.
Der Emitter eines jeden Transistors liegt an Erde über je einen Belastungswiderstand 11,21, 31 und 41 und ist mit der Basis des folgenden Transistors über je ein aus einem Längswiderstand 12, 22,32 und einem Querkondensator 13,23, 33 bestehendes Verzögerungsnetzwerk gekoppelt. Der Emitter des letzten Transistors 40 ist mit den Ausgangsklemmen 17 der Schaltungsanordnung verbunden, und die BasisElektrode des ersten Transistors 10 liegt an einer Quelle 16 negativer Eingangsimpulse.
Nötigenfalls können, je nach der Wiederhol1mgsfrequenz der Zeitimpulse, kleine Widerstände 14,24, 34 in die Basisan- schlüsse der Transistoren 20,30 und 40 eingeschaltet werden, und es können je nach der Breite dieser Impulse kleinbemessene Querkondensatoren 15,25, 35,45 parallel zu den Belastungswiderständen 11,21, 31, 41 angeschlossen werden.
Fig. 4 veranschaulicht die Wirkungsweise der Gedächtnisschaltung nach Fig. 3. Die erste Zeile stellt die Zeitimpulse Vc dar, die gegebenenfalls stufenförmig oder sägezahnförmig sein können, wie gestrichelt bzw. strichpunktiert angedeutet. Die zweite Zeile von Fig. 4 zeigt einen Eingangsimpuls bio der aus der Quelle 16 an die Basis des Transistors 10 gelegt wird. Wenn dieser Impuls anlangt, ist der Emitter-Kollek- torkreis des Transistors 10 spannungslos, so dass kein Strom durch diesen Kreis fliessen kann und der Eingangsimpuls ausschliesslich freie Ladungsträger in der Basis-Zone des Transistors 10 zu erzeugen vermag.
Diese Ladung Vb 10 der Basis-Zone kann aber nicht abfliessen und bleibt bis zum Zeitpunkt der Ankunft des erstfolgenden Zeitimpulses V bestehen, wie in der dritten Zeile von Fig. 4 dargestellt ist. Dieser Zeitimpuls hat eine steile Vorderflanke und eine Amplitude gleich dem Sperrwert der Kollektor-Emitterspan-
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sistors 10 wird vom Zeitimpuls V c ein Stromimpuls Ie 10 durch seinen Emitter-Kollektorkreis erzeugt. Dabei wird dieser Stromimpuls nach einem anfänglich hohen Stromwert sehr schnell auf den sogenannten Sperrwert begrenzt, und die freien Ladungsträger in der Basis-Zone können vorläufig nur noch in geringem Masse wegfliessen.
Am Ende des Zeitimpulses nimmt die Kollektor-Emitterspannung plötzlich wieder ab, wodurch ein zweiter kurzer Emitter-Stromimpuls grösserer Amplitude, unter teilweiser Entladung der Basis-Zone des Transistors 10 entsteht. Danach entlädt sich diese Basis-Zone mehr oder weniger schnell, entsprechend der Form der Zeitimpuls. Ist z. B. die Rückflanke dieser Zeitimpulse etwas weniger steil als ihre Vorderflanke, so wird die Basis-Zone während des Endes der Zeitimpuls verhältnismässig schnell entladen, wonach sie sich langsam weiter entlädt.
Folgt auf den Zeitimpuls ein stufenförmiger Löschimpuls
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mit einer Amplitude kleiner als der Sperrwert der Kollektor- Emitterspannung, wie in der ersten Zeile von Fig. 4 gestrichelt angedeutet, so kann sich die Basis-Zone während dieses Löschimpulses völlig entladen, wie in der dritten und vierten Zeile von Fig. 4 gestrichelt angedeutet ist.
Der Kondensator 13 wird über den Widerstand 12 durch den, den Widerstand 11 durchsetzenden Stromimpuls bis zu einer Spannung V C13 aufgeladen, wie in der fünften Zeile von Fig. 4 dargestellt. Nach dem Zeitimpuls entlädt sich dieser Kondensator langsam über die Widerstände 11 und 12 und, gegebenenfalls über den Widerstand 14, in die Basis-Zone des Transistors 20, wobei die Basis-Zone dieses Transistors infolgedessen eine Ladung Vb freier Ladungsträger erhält, wie in der sechsten Zeile von Fig. 4 dargestellt ist. Infolge der Zeitkonstante des Verzögerungsnetzwerkes 12, 13 ist die Ladung der Basis-Zone des Transistors 20 während des ersten Zeitimpulses noch ungenügend, um einen merklichen Stromimpuls durch seinen Emitter-Kollektorkreis zu bewirken.
Infolge der Entladung des Kondensators 13 in die Basis-Zone des Transistors 20 ist der Inhalt dieser Zone an freien Ladungsträgern während des darauffolgenden Zeitimpulses aber so gross geworden, dass der zweite Zeitimpuls einen verhältnismässig starken Stromimpuls into durch den Emitter-Kollektorkreis des Transistors 20 verursacht, wie in der letzten Zeile von Fig. 4 dargestellt.
Wie in den dritten und vierten Zeilen der Fig. 4 ist auch in den drei letzten Zeilen dieser Figur der Verlauf der verschiedenen Ströme und Spannungen bei Verwendung stufenförmiger Zeitimpulse gestrichelt angedeutet. Der Emitterstrom eines jeden Transistors bleibt während des zweiten Teiles des entsprechendenZeitimpulses noch bestehen, wobei er infolge der Entladung der Basis-Zone dieses Transistors allmählich abnimmt.
Das Entladen der Basis-Zonen der unterschiedlichen Transistoren zwischen den Zeitimpulsen Vc durch einen Vorwärtsleckstrom der entsprechendenBasis-Kollektor-Dioden wird vom Gleichrichter 19 verhindert.
Die scharfen Spitzen der Ermitter-Stromimpulse werden durch die Emitter-Kapazität des entsprechenden Transistors stark abgedämpft, so dass die in der vierten und letzten Zeile von Fig. 4 dargestellte Form nicht der Wirklichkeit entspricht. Trotzdem kann es vorkommen, z. B. bei verhältnismässig langen Zeitimpulsen, dass die Emitter-Stromimpalse tatsächlich zwei verhältnismässig scharfe Spitzen erhalten. Dies kann unerwünscht sein und mittels eines kleinbemessenen Kondensators 15, 25 usw. vermieden werden, der die Eigen-Emitterkapazität der entsprechenden Transistoren 10, 20 usw. erhöht.
Die Zeitkonstanten der Belastungskreise, bestehend aus den Widerständen 11, 12 usw. und den Parallelkondensatoren 15, 25 usw., welche wenigstens teilweise durch die Eigen-Emitterkapazitäten der Transistoren 10, 20 usw. gebildet werden, sollen von der Grössenordnung der Dauer der Zeitimpulse sein.
Die Kondensatoren 13, 23 usw. sollen sich über die Widerstände 12, 22 usw. schnell aufladen können, und müssen sich überdieWiderständell und 12, 21 und22 usw. verhältnismässig langsam entladen. Die Widerstände 12, 22 usw. sollen deshalb viel kleiner sein als die Belastungswiderstände 11, 21 usw. Anderseits soll die Verzögerung, mit der die Basis-Zone des folgenden Transistors 20, 30 usw. aufgeladen wird, grösser sein als die Breite der Zeitimpulse, da sonst der der Basis des Transistors 10 zugeführte Eingangsimpuls beim ersten Zeitimpuls bis nach der Basis des letzten Transistors 40 und selbst weiter ilbertragen. wird.
Die Zeitkonstanten der aus den Eigenkapazitäten der Basis-Elektroden der Transistoren 20,30 usw. und aus den Reihenwiderständen 14, 24 usw. bestehenden Kreise, zwischen jede dieser Basis-Elektroden und dem gemeinsamen Punkt des entsprechenden Widerstandes 12, 22 oder 32 und des entsprechenden Kondensators 13, 23 oder 33, soll deshalb auch grösser als die Breite der Zeitimpuls sein. Normalerweise werden die. Widerstände 14, 24 usw. durch die Eigenwiderstände der Basis-Elektroden der Transistoren 20,30 usw. gebildet. Sind diese Eigenwiderstände aber zu klein, so können sie, wie in Fig. 3 gezeigt, durch besondere Widerstände erhöht werden. Schliesslich soll die Entladezeitkonstante des Verzögerungsnetzwerkes den Zeitraum zwischen zwei aufeinanderfolgenden Zeitimpulsen übersteigen.
Bei der Schaltungsanordnung nach Fig. 3 bedeutet, dies, dass die Zeitkonstanten aus dem Produkt der Kapazitäten der Kondensatoren 13, 23 usw. und der Summe der Widerstände 11 und 12, 21 und 22 usw. den Zeitraum zwischen den Zeitimpulsen übersteigen sollen.
Die Gedächtnisschaltung nach Fig. 3 stellt ein Verschiebungsregister dar, wodurch Eingangsimpulse bei jedem Impuls einer Reihe von Zeitimpulsen eine Stufe weiter übertragen oder verschoben werden. Dabei bildet die Kombination eines jeden Verzögerungsnetzwerkes mit dem nächsten Transistor einen Speicher, in dem ein Impuls oder ein Ladungszustand der Basis-Zone des vorangehenden Transistors während des Zeitintervalls zwischen zwei aufeinanderfolgenden Zeitimpulsen gespeichert wird. Die geschilderte Schaltung hat also den Vorteil, dass nur ein Transistor verwendet wird, um eine gegebene Information während eines Zeitimpulsintervalles zu speichern, und dass deshalb nur eine Reihe von Zeitimpulsen der Schaltung zugeführt zu werden braucht.
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Electrical memory circuit with at least one deeply etched transistor
The invention relates to an electrical memory circuit with at least one deeply etched transistor connected as a memory element, at the collector depletion layer of which such a voltage difference occurs or is temporarily maintained that the current path from the emitter to the base contact is at least partially interrupted, the collector supply voltage consisting of a control pulse, the amplitude of which is greater than the collector-base decay voltage of the transistor, so that the effective base zone has a floating potential during this control pulse, in other words, that the effective base zone can assume any potential, according to patent no.
210477, and aims to improve this memory circuit. According to advantageous embodiments according to the parent patent, the control pulse is followed by an extinguishing pulse with an amplitude smaller than that of this decay voltage. which consumes any free charges present in the base zone, it being possible for the control pulse to be combined with the erasing pulse to form a step-shaped or sawtooth-shaped pulse.
On the basis of the USA patent specification No. 2, 787, 717 and the British patent specification No. 780, 839, delay circuits with transistors are already known per se.
The embodiment of such a memory circuit described in the parent patent has and uses a cascade of "deeply etched" transistors that work as electrical storage elements
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deliver pulse. In this memory circuit, the information written in the form of a possibly existing content of free charges in the base zone of a first transistor is shifted at each time pulse to a subsequent transistor, so that two transistors are required to store the information during the period between two successive time pulses of save one of the sources.
The memory circuit according to the present invention makes use of the fact that when the voltage is equal to the so-called "blocking" value of the collector base voltage or higher, not only the collector current but also the base current corresponding to a certain forward base-emitter voltage is greatly reduced. This memory circuit has a series of at least two "deep-etched layer transistors", the emitter electrode of each transistor in the series being connected to a point of constant potential via a load impedance.
It has the feature that the base of a following transistor in the series is coupled to the emitter of the preceding Tral1sistor via a delay network, and that the collector electrodes of all transistors are fed simultaneously from the same source of voltage pulses, so that as a result of a current pulse generated during a voltage pulse through the load impedance of a preceding transistor in the series electrical energy is stored in the corresponding delay network, which energy generates a significant number of free charge carriers in the base zone of the following transistor in the series only after this voltage pulse has elapsed.
The invention will now be explained in more detail with reference to the drawing, for example, FIG. 1 is a schematic section of an exemplary embodiment of a "deep-etched" layer transistor and shows a
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FIG. 2 shows a set of base and collector current-collector-emitter voltage characteristics of a transistor of the type shown in FIG. 1 with the emitter base voltage as a parameter. FIG. 3 shows the circuit diagram of an exemplary embodiment of the memory circuit according to the invention, and FIG. 4 shows current and voltage-time diagrams for explaining the mode of operation of this exemplary embodiment.
As shown in Fig. 1, a "deep-etched" layer transistor consists of a plate 1 made of semiconducting material, such as. B. germanium or silicon, e.g. B. of the n-type, on which a bi-directionally conductive base electrode 2 is arranged, wherein an emitter 3 and a collector 4 are formed by alloying the plate material. Both the emitter 3 and the collector 4 thus represent zones of a material of opposite conductivity type, e.g. B. p-type. With each of these zones an electrode 5 or 6 z. B. connected by soldering. Starting from the interface of the plate at the emitter contact, a non-conductive part 7 penetrates the base. This non-conductive part is a cut that extends around the emitter contact and is formed by etching.
As a result, the current path from the emitter to the base contact is locally narrowed because the non-conductive part 7 moves up to the collector up to a distance which is smaller than the minimum distance between the emitter and the collector. The base contact 2 is therefore separated from the emitter by the non-conductive part 7 on the one hand and by the collector 4 on the other hand, which is indicated by the symbol according to FIG.
FIG. 2 shows the collector current Ic and the base current Ib of a transistor according to FIG. 1 as a function of the collector-emitter voltage Vce. Both the collector and the base current decrease from a certain value of the collector-emitter voltage with increasing voltage. So the transistor has one
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the collector-emitter voltage, both the base current and the collector current are relatively small. This makes it possible to switch on a delay network between two successive transistors and to store electrical energy in this network during the time during which a voltage is applied between the collector and emitter electrodes of the transistors.
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be fed.
The emitter of each transistor is connected to earth via a load resistor 11, 21, 31 and 41 and is coupled to the base of the following transistor via a delay network consisting of a series resistor 12, 22, 32 and a shunt capacitor 13, 23, 33. The emitter of the last transistor 40 is connected to the output terminals 17 of the circuit arrangement, and the base electrode of the first transistor 10 is connected to a source 16 of negative input pulses.
If necessary, depending on the repetition frequency of the time pulses, small resistors 14, 24, 34 can be switched into the base connections of transistors 20, 30 and 40 and, depending on the width of these pulses, small-sized shunt capacitors 15, 25, 35, 45 can be connected in parallel with the load resistors 11, 21, 31, 41.
FIG. 4 illustrates the mode of operation of the memory circuit according to FIG. 3. The first line shows the time pulses Vc, which can optionally be step-shaped or sawtooth-shaped, as indicated by dashed or dash-dotted lines. The second line of FIG. 4 shows an input pulse bio which is applied from the source 16 to the base of the transistor 10. When this pulse arrives, the emitter-collector circuit of transistor 10 is de-energized, so that no current can flow through this circuit and the input pulse can only generate free charge carriers in the base zone of transistor 10.
However, this charge Vb 10 of the base zone cannot flow away and remains in place until the time of the arrival of the first following time pulse V, as shown in the third line of FIG. This time pulse has a steep leading edge and an amplitude equal to the blocking value of the collector-emitter voltage
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sistor 10, a current pulse Ie 10 is generated by the time pulse V c through its emitter-collector circuit. In this case, after an initially high current value, this current pulse is very quickly limited to the so-called blocking value, and the free charge carriers in the base zone can temporarily only flow away to a small extent.
At the end of the time pulse, the collector-emitter voltage suddenly decreases again, as a result of which a second short emitter current pulse of greater amplitude, with partial discharge of the base zone of transistor 10, is produced. Then this base zone discharges more or less quickly, according to the shape of the time pulse. Is z. If, for example, the trailing edge of this time pulse is somewhat less steep than its leading edge, then the base zone is discharged relatively quickly during the end of the time pulse, after which it continues to discharge slowly.
The time pulse is followed by a stepped erase pulse
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with an amplitude smaller than the blocking value of the collector-emitter voltage, as indicated by dashed lines in the first line of FIG. 4, the base zone can discharge completely during this erase pulse, as indicated by dashed lines in the third and fourth lines of FIG is.
The capacitor 13 is charged via the resistor 12 by the current pulse passing through the resistor 11 up to a voltage V C13, as shown in the fifth line of FIG. After the time pulse, this capacitor slowly discharges through resistors 11 and 12 and, if necessary through resistor 14, into the base zone of transistor 20, the base zone of this transistor consequently receiving a charge Vb of free charge carriers, as in the sixth Line of Fig. 4 is shown. As a result of the time constant of the delay network 12, 13, the charge of the base zone of the transistor 20 during the first time pulse is still insufficient to cause a noticeable current pulse through its emitter-collector circuit.
As a result of the discharge of the capacitor 13 into the base zone of the transistor 20, the content of this zone of free charge carriers has become so large during the subsequent time pulse that the second time pulse causes a relatively strong current pulse into through the emitter-collector circuit of the transistor 20, as shown in the last line of FIG.
As in the third and fourth lines of FIG. 4, the course of the various currents and voltages when using stepped time pulses is also indicated by dashed lines in the last three lines of this figure. The emitter current of each transistor remains during the second part of the corresponding time pulse, gradually decreasing as a result of the discharge of the base region of this transistor.
The rectifier 19 prevents the discharge of the base regions of the different transistors between the time pulses Vc by a forward leakage current of the corresponding base-collector diodes.
The sharp peaks of the emitter current pulses are strongly attenuated by the emitter capacitance of the corresponding transistor, so that the shape shown in the fourth and last line of FIG. 4 does not correspond to reality. Nevertheless, it can happen B. with relatively long time pulses that the emitter current pulses actually receive two relatively sharp peaks. This can be undesirable and can be avoided by means of a small-sized capacitor 15, 25 etc. which increases the self-emitter capacitance of the corresponding transistors 10, 20 etc.
The time constants of the load circuits, consisting of the resistors 11, 12 etc. and the parallel capacitors 15, 25 etc., which are at least partially formed by the self-emitter capacitances of the transistors 10, 20 etc., should be of the order of magnitude of the duration of the time pulses .
The capacitors 13, 23 etc. should be able to charge quickly via the resistors 12, 22 etc., and must discharge themselves relatively slowly via the resistors 12, 21 and 22 etc. The resistors 12, 22 etc. should therefore be much smaller than the load resistors 11, 21 etc. On the other hand, the delay with which the base zone of the following transistor 20, 30 etc. is charged, should be greater than the width of the time pulses, otherwise the input pulse fed to the base of transistor 10 at the first time pulse will be transmitted to the base of the last transistor 40 and even further. becomes.
The time constants of the circuits consisting of the internal capacitances of the base electrodes of the transistors 20, 30, etc. and of the series resistors 14, 24, etc., between each of these base electrodes and the common point of the corresponding resistor 12, 22 or 32 and the corresponding one Capacitor 13, 23 or 33 should therefore also be larger than the width of the time pulse. Usually the. Resistors 14, 24, etc. formed by the intrinsic resistances of the base electrodes of the transistors 20, 30, etc. However, if these intrinsic resistances are too small, they can, as shown in FIG. 3, be increased by means of special resistances. Finally, the discharge time constant of the delay network should exceed the period between two successive time pulses.
In the circuit arrangement according to FIG. 3, this means that the time constants from the product of the capacitances of the capacitors 13, 23 etc. and the sum of the resistors 11 and 12, 21 and 22 etc. should exceed the period between the time pulses.
The memory circuit according to FIG. 3 represents a shift register, whereby input pulses are transmitted or shifted one step further for each pulse of a series of time pulses. The combination of each delay network with the next transistor forms a memory in which a pulse or a charge state of the base zone of the preceding transistor is stored during the time interval between two successive time pulses. The circuit described thus has the advantage that only one transistor is used to store a given item of information during a time pulse interval, and that therefore only a series of time pulses needs to be fed to the circuit.