JPH06105781B2 - Method of manufacturing integrated circuit - Google Patents
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- JPH06105781B2 JPH06105781B2 JP1104993A JP10499389A JPH06105781B2 JP H06105781 B2 JPH06105781 B2 JP H06105781B2 JP 1104993 A JP1104993 A JP 1104993A JP 10499389 A JP10499389 A JP 10499389A JP H06105781 B2 JPH06105781 B2 JP H06105781B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、光素子と電子素子が集積され、光ファイバ通
信等に用いられる光電子集積回路の製造方法に関するも
のである。Description: TECHNICAL FIELD The present invention relates to a method for manufacturing an optoelectronic integrated circuit in which an optical element and an electronic element are integrated and used for optical fiber communication and the like.
光ファイバ通信用の受信フロントエンドとして、受光素
子であるpinホトダイオード（PIN−PD）と電子素子であ
る電界効果トランジスタ（FET）やバイポーラトランジ
スタとをハイブリッド基板に集積した構造のものが知ら
れている。As a reception front end for optical fiber communication, there is known a structure in which a pin photodiode (PIN-PD) which is a light receiving element and a field effect transistor (FET) or a bipolar transistor which are electronic elements are integrated on a hybrid substrate. .
また、PIN−PDとFETとがInP基板上にモノリシックに集
積された構造のものを既に作製されている。Also, a structure in which PIN-PD and FET are monolithically integrated on an InP substrate has already been manufactured.
ハイブリッド基板上に受光素子および電子素子を集積し
たものは、半田付けにより各素子が実装されているもの
で、モノリシックのものに比べて信頼性が低く、また、
大量生産に不向きである。An integrated light receiving element and electronic element on a hybrid substrate has each element mounted by soldering, which is less reliable than a monolithic type.
Not suitable for mass production.
一方、上述した従来のモノリシックのものは、バイポー
ラトランジスタを備えていない。光ファイバ通信の受信
フロントエンドは、その初段においては入力インピーダ
ンスが高くショットノイズの小さいFETが望ましく、次
段以降は相互コンダクタンスの大きいバイポーラトラン
ジスタが望ましい。したがって、PIN−PDとFETとバイポ
ーラトランジスタの３種類の素子が全ての同一半導体基
板上にモノリシックに集積化されたものが求められてい
るが、未だそのような集積回路は開発されていない。On the other hand, the conventional monolithic device described above does not include a bipolar transistor. The receiving front end of optical fiber communication is preferably a FET with high input impedance and low shot noise in the first stage, and a bipolar transistor with high mutual conductance in the subsequent stages. Therefore, there is a demand for a PIN-PD, an FET, and a bipolar transistor in which all three types of elements are monolithically integrated on the same semiconductor substrate, but such an integrated circuit has not been developed yet.
特に、InP半導体基板上にPIN−PDとFETの一種である高
電子移動度トランジスタ（HEMT）とヘテロ接合バイポー
ラトランジスタ（HBT）とを集積する際には、これらが
すべて異なるエピタキシャル層構造を持つため、各素子
を形成するための従来技術を単に寄せ集めて集積回路を
作製しようとすると、その工程が非常に複雑になること
が予想される。Especially when integrating a PIN-PD and a high electron mobility transistor (HEMT), which is a type of FET, and a heterojunction bipolar transistor (HBT) on an InP semiconductor substrate, they all have different epitaxial layer structures. However, if it is attempted to fabricate an integrated circuit by simply gathering together conventional techniques for forming each element, it is expected that the process will become very complicated.
上記課題を解決するために、本発明の集積回路の製造方
法は、InP半導体基板上にｎ型層およびｉ型層がそれぞ
れGaInAs、ｐ型層がInPまたはGaInAsであるPIN−PD用エ
ピタキシャル結晶と、電子供給層がAlInAs、能動層がGa
InAsであるHEMT用エピタキシャル結晶と、サブコレクタ
層、コレクタ層およびベース層がそれぞれGaInAs、エミ
ッタ層がInPであるHBT用エピタキシャル結晶とが次の条
件を満足するように、 すなわち、PIN−PD用エピタキシャル結晶のｐ型層がInP
のときには、 0.9d1＜d2＋d3＜1.1d1 … d4＋d5＜d1 … ただし、d1はｉ型層の層厚、 d2はベース層の層厚、 d3はコレクタ層の層厚、 d4は電子供給層の層厚、 d5は能動層の層厚、 を満足するように また、PIN−PD用のエピタキシャル結晶のｐ型層がGaInA
sのときには、 0.9d6＜d2＋d3＜1.1d6 … d4＋d5＜d6 … ただし、d2はベース層の層厚、 d3はコレクタ層の層厚、 d4は電子供給層の層厚、 d5は能動層の層厚、 d6はｐ型層およびｉ型層の層厚の和、を満足す
るように形成され、その後のエッチング工程の中で、PI
N−PD用結晶のｎ型層の一部露出、HBT用結晶のサブコレ
クタ層の一部露出およびHEMT用結晶の不要領域の除去が
同時に行われることを特徴とするものである。In order to solve the above problems, the method for manufacturing an integrated circuit according to the present invention includes an epitaxial crystal for PIN-PD in which an n-type layer and an i-type layer are GaInAs and a p-type layer is InP or GaInAs, respectively, on an InP semiconductor substrate. , Electron supply layer is AlInAs, active layer is Ga
The HEMT epitaxial crystal that is InAs and the HBT epitaxial crystal that has GaInAs for the subcollector layer, the collector layer, and the base layer and InP for the emitter layer satisfy the following conditions: InP is a crystalline p-type layer
, 0.9d 1 <d 2 + d 3 <1.1d 1 ... d 4 + d 5 <d 1 ... where d 1 is the i-type layer thickness, d 2 is the base layer thickness, and d 3 is the collector layer. , D 4 is the thickness of the electron supply layer, d 5 is the thickness of the active layer, and the p-type layer of the PIN-PD epitaxial crystal is GaInA
when s is, 0.9d 6 <d 2 + d 3 <1.1d 6 ... d 4 + d 5 <d 6 ... However, the layer thickness of d 2 is the base layer, d 3 is the collector layer thickness, d 4 is the electron supply The thickness of the layer, d 5 is the thickness of the active layer, and d 6 is the sum of the thicknesses of the p-type layer and the i-type layer.
This is characterized in that the n-type layer of the N-PD crystal is partially exposed, the HBT crystal is partially exposed, and the HEMT crystal is unnecessarily removed.
各素子用結晶を構成しているエピタキシャル層は、その
層厚が上述したまたはを満足するように形成さ
れているので、PIN−PD用結晶のｉ型層（ｐ型層がGaInA
sのときはｐ型層およびｉ型層）、HBT用結晶のベース層
およびコレクタ層、ならびに不要領域のHEMT用結晶を同
時にエッチングすると、PIN−PD用結晶のｎ型層とHBT用
結晶のサブコレクタ層がほぼ同時に露出し、しかも、こ
れらが露出した時点では不要領域のHEMT用結晶が完全に
除去されている。Since the epitaxial layer forming the crystal for each device is formed so that the layer thickness satisfies the above or, the i-type layer of the PIN-PD crystal (the p-type layer is GaInA
When s is the p-type layer and i-type layer), the base layer and collector layer of the HBT crystal, and the HEMT crystal in the unnecessary region are simultaneously etched, the n-type layer of the PIN-PD crystal and the sub-layer of the HBT crystal are etched. The collector layer is exposed almost at the same time, and the HEMT crystal in the unnecessary region is completely removed when these are exposed.
第１図は、本発明の一実施例を示す工程断面図である。
用意されたインジウム・リン（InP）半導体基板１上
に、通常のエピタキシャル成長技術および選択成長マス
クを用いたエピタキシャル選択成長技術が用いられて、
HEMT領域２にHEMT用のエピタキシャル結晶３が、PIN−P
D領域４にPIN−PD用のエピタキシャル結晶５が、また、
HBT領域６にHBT用のエピタキシャル結晶７がそれぞれ形
成される（第１図（Ａ）参照）。FIG. 1 is a process sectional view showing an embodiment of the present invention.
On the prepared indium phosphide (InP) semiconductor substrate 1, the normal epitaxial growth technique and the epitaxial selective growth technique using the selective growth mask are used,
The HEMT epitaxial crystal 3 for the HEMT in the HEMT region 2 is PIN-P
Epitaxial crystal 5 for PIN-PD in D region 4,
Epitaxial crystals 7 for HBT are respectively formed in the HBT regions 6 (see FIG. 1 (A)).
HEMT用結晶３は、能動層となるGaInAs層８および電子供
給層となるｎ型AlInAs層９で構成されている。PIN−PD
用結晶５は、ｎ型層となるｎ型InP層10、ｉ型層となる
ｉ型GaInAs層11およびｐ型層となるｐ型InP層12で構成
されている。HBT用結晶７は、サブコレクタ層となるｎ
型InP層13、コレクタ層となるｎ型GaInAs層14、ベース
層となるｐ型GaInAs層15およびエミッタ層となるｎ型In
P層16で構成されている。そして、PIN−PD用結晶５のｉ
型層11の層厚をd1、HBT用結晶７のベース層15の層厚をd
2、コレクタ層14の層厚をd3、HEMT用結晶を３の電子供
給層９の層圧をd4、能動層８の層厚をd5としたとき、各
層は、 0.9d1＜d2＋d3＜1.1d1 … d4＋d5＜d1 … を満足するように形成される。すなわち、式はベース
層15とコレクタ14の和がｉ型層とほぼ等しくなるように
エピタキシャル成長を行うことを意味している。また、
式は、電子供給層９と能動層８の層厚の和がｉ型層11
よりも小さくなるおうにエピタキシャル成長することを
意味している。The HEMT crystal 3 is composed of a GaInAs layer 8 serving as an active layer and an n-type AlInAs layer 9 serving as an electron supply layer. PIN-PD
The crystal for use 5 is composed of an n-type InP layer 10 serving as an n-type layer, an i-type GaInAs layer 11 serving as an i-type layer, and a p-type InP layer 12 serving as a p-type layer. The HBT crystal 7 serves as a sub-collector layer n
-Type InP layer 13, n-type GaInAs layer 14 serving as a collector layer, p-type GaInAs layer 15 serving as a base layer, and n-type In serving as an emitter layer
It is composed of the P layer 16. And i of the PIN-PD crystal 5
The layer thickness of the mold layer 11 is d 1 and the layer thickness of the base layer 15 of the HBT crystal 7 is d 1 .
2 , when the layer thickness of the collector layer 14 is d 3 , the layer pressure of the electron supply layer 9 of HEMT crystal 3 is d 4 , and the layer thickness of the active layer 8 is d 5 , each layer is 0.9d 1 <d 2 + d 3 <is formed so as to satisfy 1.1d 1 ... d 4 + d 5 <d 1 .... That is, the formula means that the epitaxial growth is performed so that the sum of the base layer 15 and the collector 14 becomes substantially equal to that of the i-type layer. Also,
The formula is that the sum of the thicknesses of the electron supply layer 9 and the active layer 8 is the i-type layer 11
It means that it grows epitaxially so that it becomes smaller than that.
なお、HEMT用結晶３の形成の際には、HEMT不要領域17に
もHEMT用結晶であるGaInAs層とｎ型AlInAs層が形成され
る。When the HEMT crystal 3 is formed, a GaInAs layer and an n-type AlInAs layer, which are HEMT crystals, are also formed in the HEMT unnecessary region 17.
本実施例ではエピタキシャル成長方法として、優れた選
択成長性を示す100Torr以下の減圧での有機金属気相成
長法（OMVPE）が用いられている。基板温度は600℃ない
し700℃程度とし、形成したい半導体層毎に反応ガスが
適宜選択される。InP層のエピタキシャル成長には、反
応ガスとしてトリメチルインジウム（TMI）およびホス
フィン（PH3）が用いられる。GaInAsのエピタキシャル
成長には、反応ガスとしてトリメチルガリウム（TM
G）、トリメチルインジウム（TMI）およびアルシン（As
H3）が用いられる。AlInAs層のエピタキシャル成長に
は、反応ガスとしてトリメチルアルミニウム（TMA）、
トリメチルインジウム（TMI）およびアルシン（AsH3）
が用いられる。In this example, as the epitaxial growth method, a metal organic chemical vapor deposition method (OMVPE) at a reduced pressure of 100 Torr or less, which exhibits excellent selective growth properties, is used. The substrate temperature is about 600 ° C. to 700 ° C., and the reaction gas is appropriately selected for each semiconductor layer to be formed. Trimethylindium (TMI) and phosphine (PH 3 ) are used as reaction gases for the epitaxial growth of the InP layer. For the epitaxial growth of GaInAs, trimethylgallium (TM
G), trimethylindium (TMI) and arsine (As
H 3 ) is used. For the epitaxial growth of the AlInAs layer, trimethyl aluminum (TMA) as a reaction gas,
Trimethyl indium (TMI) and arsine (AsH 3)
Is used.
また、選択成長マスクとしては、窒化シリコン（SiNx）
膜、または酸化シリコン（SiO2）膜が用いられる。Also, as a selective growth mask, silicon nitride (SiN x ) is used.
A film or a silicon oxide (SiO 2 ) film is used.
つぎに、表面全体に窒化シリコン膜を堆積した後レジス
トを塗布し、ホトリソグラフィ技術を用いてそのレジス
トをパターンニングし、このパターンニングされたレジ
ストをマスクとして窒化シリコン膜をさらにパターンニ
ングして、窒化シリコン膜およびレジスト膜からなるパ
ターン化されたエッチング用のマスク18、19を形成す
る。なお、マスク18、19には、窒化シリコン膜に代えて
酸化シリコン膜を用いてもよい。そして、PIN−PD用結
晶５のｐ型層12およびHBT用結晶７のエミッタ層16を、
マスク18、19で所定領域を遮蔽しながらエッチングする
（第１図（Ｂ）参照）。Next, after depositing a silicon nitride film on the entire surface, a resist is applied, the resist is patterned by using a photolithography technique, and the silicon nitride film is further patterned using the patterned resist as a mask, Patterned etching masks 18 and 19 made of a silicon nitride film and a resist film are formed. A silicon oxide film may be used for the masks 18 and 19 instead of the silicon nitride film. Then, the p-type layer 12 of the PIN-PD crystal 5 and the emitter layer 16 of the HBT crystal 7 are
Etching is performed while masking a predetermined area with the masks 18 and 19 (see FIG. 1B).
このとき、エッチャントとして、GaInAsおよびAlInAsを
エッチングせず、InPをエッチングするとエッチャン
ト、たとえば、HCl:H3PO4が用いられているので、いわ
ゆる選択性エッチングが行われ、ｐ型層12およびエミッ
タ層16のエッチングは自動的に停止する。At this time, as an etchant, GaInAs and AlInAs are not etched, but when InP is etched, an etchant, for example, HCl: H 3 PO 4 is used. Therefore, so-called selective etching is performed, and the p-type layer 12 and the emitter layer are etched. 16 etching stops automatically.
つぎに、HEMT領域２およびHBT領域６の所定の領域に、
上述した窒化シリコン膜（または酸化シリコン膜）およ
びレジスト膜からなるパターン化されたマスク20、21を
形成する。そして、マスク18、20および21で所定領域を
遮蔽しながらエッチングを行い、PIN−PD用結晶５のｉ
型層11、HBT用結晶７のベース層15およびコレクタ層1
4、HEMT用結晶３の電子供給層９および能動層８（HEMT
不要領域17のエピタキシャル結晶層を含む）を除去する
（第１図（Ｃ）参照）。Next, in a predetermined area of the HEMT area 2 and the HBT area 6,
Patterned masks 20 and 21 made of the above-mentioned silicon nitride film (or silicon oxide film) and resist film are formed. Then, etching is performed while masking a predetermined area with the masks 18, 20 and 21, and i of the PIN-PD crystal 5 is
Mold layer 11, base layer 15 of HBT crystal 7, and collector layer 1
4, electron supply layer 9 and active layer 8 of HEMT crystal 3 (HEMT
The epitaxial crystal layer in the unnecessary region 17 is removed (see FIG. 1 (C)).
このとき、エッチャントとして、GaInAsおよびAlInAsと
共にエッチングするエッチャント、たとえば、H2SO4：H
2O2が用いられる。また、エッチング時間はエピタキシ
ャル層の層厚とエッチングレートに応じて制御する必要
があるが、ここでエッチングすべきエピタキシャル層の
層厚は、上記を満足するように形成されているの
で、PIN−PD用結晶５のｎ型層10とHBT用結晶７のサブコ
レクタ層13がほぼ同時に露出し、しかも、これらが露出
した時点では不要領域17のHEMT用結晶が完全に除去され
ている。At this time, as an etchant, an etchant that is etched together with GaInAs and AlInAs, for example, H 2 SO 4 : H
2 O 2 is used. Further, the etching time needs to be controlled according to the layer thickness of the epitaxial layer and the etching rate, but the layer thickness of the epitaxial layer to be etched here is formed so as to satisfy the above, so the PIN-PD The n-type layer 10 of the crystal for use 5 and the subcollector layer 13 of the crystal for HBT 7 are exposed almost at the same time, and when these are exposed, the HEMT crystal in the unnecessary region 17 is completely removed.
以上のエッチング工程の後は、PIN−PDのｐ電極22、ｎ
電極23、HEMTのソース電極24、ドレイン電極25、ゲート
電極26、HBTのエミッタ電極27、ベース電極28、コレク
タ電極29が形成され（第１図（Ｄ）参照）、さらに、必
要な配線が施されて所望の集積回路が完成する。After the above etching process, the PIN electrodes of the PIN-PD 22 and n
The electrode 23, the source electrode 24 of the HEMT, the drain electrode 25, the gate electrode 26, the emitter electrode 27 of the HBT, the base electrode 28, and the collector electrode 29 are formed (see FIG. 1D), and the necessary wiring is provided. Then, a desired integrated circuit is completed.
第２図は、本発明の他の実施例を示す工程断面図であ
る。本実施例は、PIN−PD用結晶のｐ型層がInPではな
く、GaInAsである点が、第１図の実施例と相違する。な
お、第１図と同一または相当部分には同一の符号を付し
てその詳しい説明は省略する。FIG. 2 is a process sectional view showing another embodiment of the present invention. This example is different from the example of FIG. 1 in that the p-type layer of the PIN-PD crystal is not InP but GaInAs. The same or corresponding parts as those in FIG. 1 are designated by the same reference numerals, and detailed description thereof will be omitted.
まず、InP基板１上にPIN−PD用結晶105、HEMT用結晶３
およびHBT用結晶７が形成される（第２図（Ａ）参
照）。このとき、PIN−PD用結晶105のｉ型層11およびｐ
型層112の層厚の和をd6、HBT用結晶７のベース層15の層
厚をd2、コレクタ層14の層厚をd3、HEMT用結晶３の電子
供給層９の層厚をd4、能動層８の層厚d5としたとき、各
層は、 0.9d6＜d2＋d3＜1.1d6 … d4＋d5＜d6 … を満足するように形成される。なお、これらの式の意義
は前述の実施例における式と同様である。First, on the InP substrate 1, the PIN-PD crystal 105 and the HEMT crystal 3
And the HBT crystal 7 is formed (see FIG. 2 (A)). At this time, the i-type layer 11 and p of the PIN-PD crystal 105 are formed.
The sum of the layer thicknesses of the mold layer 112 is d 6 , the layer thickness of the base layer 15 of the HBT crystal 7 is d 2 , the layer thickness of the collector layer 14 is d 3 , and the layer thickness of the electron supply layer 9 of the HEMT crystal 3 is When d 4 and the layer thickness d 5 of the active layer 8 are set, each layer is formed so as to satisfy 0.9d 6 <d 2 + d 3 <1.1d 6 ... D 4 + d 5 <d 6 ... The meanings of these expressions are the same as the expressions in the above-mentioned embodiment.
つぎに、HBT用結晶７のエミッタ層16上にレジスト膜お
よび窒化シリコン膜などからなるマスク19が形成され、
さらに、マスク19で所定領域が遮蔽されつつ選択性エッ
チングが行われ、HBT用結晶７のベース層15が露出され
る（第２図（Ｂ）参照）。Next, a mask 19 made of a resist film and a silicon nitride film is formed on the emitter layer 16 of the HBT crystal 7,
Further, selective etching is performed while a predetermined region is shielded by the mask 19 to expose the base layer 15 of the HBT crystal 7 (see FIG. 2 (B)).
さらに、レジスト膜および窒化シリコン膜などからなる
マスク18、20、21が形成され、これらで所望領域が遮蔽
されつつエッチングが行われ、PIN−PD用結晶105のｐ型
層112およびｉ型層11、HBT用結晶７のベース層15および
コレクタ層14並びに不要領域17のHEMT用結晶が同時にエ
ッチング除去される（第２図（Ｃ）参照）。各エピタキ
シャル層の層厚は、上記式を満足するように設定さ
れているので、こでのエッチングも前述の実施例と同様
に、エッチング時間を制御するこにより、PIN−PD用結
晶105のｎ型層10とHBT用結晶７のサブコレクタ層13をほ
ぼ同時に露出させ、しかも、これらが露出した時点で不
要領域17のHEMT用結晶を完全に除去することができる。
その後、必要な電極22〜28が形成され（第２図（Ｄ）参
照）、最後に配線が施されて所望の集積回路が完成す
る。Further, masks 18, 20, and 21 made of a resist film, a silicon nitride film, and the like are formed, and etching is performed while shielding a desired region with these, and the p-type layer 112 and the i-type layer 11 of the PIN-PD crystal 105 are formed. , The base layer 15 and the collector layer 14 of the HBT crystal 7 and the HEMT crystal of the unnecessary region 17 are simultaneously removed by etching (see FIG. 2C). Since the layer thickness of each epitaxial layer is set so as to satisfy the above formula, the etching here is performed by controlling the etching time in the same manner as in the above-mentioned embodiment, so that the n-th crystal of the PIN-PD crystal 105 can be controlled. The mold layer 10 and the sub-collector layer 13 of the HBT crystal 7 can be exposed almost at the same time, and when they are exposed, the HEMT crystal in the unnecessary region 17 can be completely removed.
After that, the necessary electrodes 22 to 28 are formed (see FIG. 2D), and finally wiring is performed to complete the desired integrated circuit.
以上説明したように、本発明の集積回路の製造方法によ
れば、PIN−PD用結晶のｉ型層（ｐ型層がGaInAsのとき
はｐ型層およびｉ型層）、HBT用結晶のベース層および
コレクタ層、ならびにHEMT用結晶の電子供給層および能
動層のそれぞれの層厚が所定の関係を満たすように設定
されているので、これらの層を同時にエッチングしたと
きに、PIN−PD用結晶のｎ型層の露出とHBT用結晶のサブ
コレクタ層の露出がほぼ同時に達成され、しかも、その
ときには、不要領域のHEMT用結晶が完全に除去されてい
る。すなわちPIN−PD用結晶のｎ型層の露出とHBT用結晶
のサブコレクタ層の露出と不要領域のHEMT用結晶の除去
が一回のエッチング工程で達成される。したがって、PI
N−PD、HEMTおよびHBTを含む集積回路を短時間で得るこ
とができる。As described above, according to the integrated circuit manufacturing method of the present invention, the i-type layer of the PIN-PD crystal (the p-type layer and the i-type layer when the p-type layer is GaInAs) and the base of the HBT crystal are used. Since the layer thicknesses of the layer and the collector layer, and the electron supply layer and the active layer of the HEMT crystal are set so as to satisfy a predetermined relationship, the PIN-PD crystal is simultaneously etched when these layers are simultaneously etched. The exposure of the n-type layer and the exposure of the subcollector layer of the HBT crystal were achieved almost at the same time, and at that time, the HEMT crystal in the unnecessary region was completely removed. That is, the n-type layer of the PIN-PD crystal is exposed, the sub-collector layer of the HBT crystal is exposed, and the HEMT crystal in the unnecessary region is removed by a single etching step. Therefore, PI
An integrated circuit including N-PD, HEMT and HBT can be obtained in a short time.
第１図は本発明の一実施例である集積回路の製造方法を
示す工程断面図、第２図は本発明の他の実施例を示す工
程断面図である。 １…InP基板、３…HEMT用結晶、5,105…PIN−PD用結
晶、７…HBT用結晶、８…能動層、９…電子供給層、10
…ｎ型層、11…ｉ型層、12,112…ｐ型層、13…サブコレ
クタ層、14…コレクタ層、15…べース層、16…エミッタ
層、18〜21…マスク。FIG. 1 is a process sectional view showing a method of manufacturing an integrated circuit according to an embodiment of the present invention, and FIG. 2 is a process sectional view showing another embodiment of the present invention. 1 ... InP substrate, 3 ... HEMT crystal, 5,105 ... PIN-PD crystal, 7 ... HBT crystal, 8 ... Active layer, 9 ... Electron supply layer, 10
... n-type layer, 11 ... i-type layer, 12,112 ... p-type layer, 13 ... subcollector layer, 14 ... collector layer, 15 ... base layer, 16 ... emitter layer, 18-21 ... mask.
Claims (2)
がそれぞれGaInAs、ｐ型層がInPであるpinホトダイオー
ド用エピタキシャル結晶と、電子供給層がAlInAs、能動
層がGaInAsである高電子移動度トランジスタ用エピタキ
シャル結晶と、サブコレクタ層、コレクタ層およびベー
ス層がそれぞれGaInAs、エミッタ層がInPであるヘテロ
接合バイポーラトランジスタ用エピタキシャル結晶と
を、 0.9d1＜d2＋d3＜1.1d1 d4＋d5＜d1 ただし、d1はｉ型層の層厚、 d2はベース層の層厚、 d3はコレクタ層の層厚、 d4は電子供給層の層厚、 d5は能動層の層厚、 を満足するようにかつ互いに異なる領域に形成する工程
と、 pinホトダイオード用エピタキシャル結晶のｐ型層およ
びヘテロ接合バイポーラトランジスタ用エピタキシャル
結晶のエミッタ層をそれぞれ部分的に同時にエッチング
除去してｉ型層およびベース層をそれぞれ一部露出する
工程と、 pinホトダイオード用エピタキシャル結晶のｉ型層とヘ
テロ接合バイポーラトランジスタ用エピタキシャル結晶
のベース層およびコレクタ層と高電子移動度トランジス
タ用エピタキシャル結晶の電子供給層および能動層をそ
れぞれ部分的に同時にエッチング除去してｎ型層および
サブコレクタ層を一部露出すると共に高電子移動度トラ
ンジスタ用エピタキシャル結晶の必要領域のみを残す工
程と、 pinホトダイオード用エピタキシャル結晶のｐ型層およ
びｎ型層上、ヘテロ接合バイポーラトランジタ用エピタ
キシャル結晶のエミッタ層、ベース層およびサブコレク
タ層上、ならびに高電子移動度トランジスタ用エピタキ
シャル結晶の電子供給層上にそれぞれ必要な電極を形成
する工程と を備えた集積回路の製造方法。1. An epitaxial crystal for a pin photodiode, in which an n-type layer and an i-type layer are GaInAs and a p-type layer is InP, and an electron supply layer is AlInAs and an active layer is GaInAs are high-electron layers on an InP semiconductor substrate. An epitaxial crystal for a mobility transistor and an epitaxial crystal for a heterojunction bipolar transistor in which the subcollector layer, the collector layer, and the base layer are GaInAs and the emitter layer are InP are used. 0.9d 1 <d 2 + d 3 <1.1d 1 d 4 + d 5 <d 1 where d 1 is the thickness of the i-type layer, d 2 is the thickness of the base layer, d 3 is the thickness of the collector layer, d 4 is the thickness of the electron supply layer, and d 5 is the active layer. And the p-type layer of the epitaxial crystal for the pin photodiode and the emitter layer of the epitaxial crystal for the heterojunction bipolar transistor are partially formed. And the i-type layer and the base layer are partially exposed by etching at the same time, and the i-type layer of the pin photodiode epitaxial crystal, the base layer and collector layer of the heterojunction bipolar transistor epitaxial crystal, and the high electron mobility transistor For partially removing the electron supply layer and the active layer of the epitaxial crystal for use at the same time to partially expose the n-type layer and the subcollector layer and to leave only the necessary region of the epitaxial crystal for the high electron mobility transistor, On the p-type and n-type layers of the pin photodiode epitaxial crystal, on the emitter layer, base layer and subcollector layer of the heterojunction bipolar transistor epitaxial crystal, and on the electron supply layer of the high electron mobility transistor epitaxial crystal. Each must Method of manufacturing an integrated circuit and forming a an electrode.
びｐ型層がそれぞれGaInAsであるpinホトダイオード用
エピタキシャル結晶と、電子供給層がAlInAs、能動層が
GaInAsである高電子移動度トランジスタ用エピタキシャ
ル結晶と、サブコレクタ層、コレクタ層およびベース層
がそれぞれGaInAs、エミッタ層がInPであるヘテロ接合
バイポーラトランジスタ用エピタキシャル結晶とを 0.9d6＜d2＋d3＜1.1d6 d4＋d5＜d6 ただし、d2はベース層の層厚、 d3はコレクタ層の層厚、 d4は電子供給層の層厚、 d5は能動層の層厚、 d6はｐ型層およびｉ型層の層厚の和、を満足す
るようにかつ互いに異なる領域に形成する工程と、 ヘテロ接合バイポーラトランジスタ用エピタキシャル結
晶のエミッタ層を部分的にエッチング除去してベース層
の一部を露出する工程と、 pinホトダイオード用エピタキシャル結晶のｐ型層およ
びｉ型層とヘテロ接合バイポーラトランジスタ用エピタ
キシャル結晶のベース層およびコレクタ層と高電子移動
度トランジスタ用エピタキシャル結晶の電子供給層およ
び能動層をそれぞれ部分的に同時にエッチング除去して
ｎ型層およびサブコレクタ層を一部露出すると共に高電
子移動度トランジスタ用エピタキシャル結晶の必要領域
のみを残す工程と、 pinホトダイオード用エピタキシャル結晶のｐ型層およ
びｎ型層上、ヘテロ接合バイポーラトランジスタ用エピ
タキシャル結晶のエミッタ層、ベース層およびサブコレ
クタ層上、ならびに高電子移動度トランジスタ用エピタ
キシャル結晶の電子供給層上にそれぞれ必要な電極を形
成する工程と を備えた集積回路の製造方法。2. An epitaxial crystal for a pin photodiode in which an n-type layer, an i-type layer and a p-type layer are GaInAs, an electron supply layer is AlInAs, and an active layer is on an InP semiconductor substrate.
An epitaxial crystal for a high electron mobility transistor, which is GaInAs, and an epitaxial crystal for a heterojunction bipolar transistor, which has GaInAs for the subcollector layer, the collector layer and the base layer and InP for the emitter layer, are used for 0.9d 6 <d 2 + d 3 <. 1.1d 6 d 4 + d 5 <d 6 where d 2 is the thickness of the base layer, d 3 is the thickness of the collector layer, d 4 is the thickness of the electron supply layer, d 5 is the thickness of the active layer, d 6 is a step of forming so as to satisfy the sum of layer thicknesses of the p-type layer and the i-type layer and in different regions, and partially removing the emitter layer of the epitaxial crystal for the heterojunction bipolar transistor by etching to remove the base layer. Exposing a part of the substrate, a p-type layer and an i-type layer of the epitaxial crystal for the pin photodiode, and a base layer and a collector layer of the epitaxial crystal for the heterojunction bipolar transistor. The electron supply layer and the active layer of the high electron mobility transistor epitaxial crystal are partially and simultaneously etched away to partially expose the n-type layer and the subcollector layer, and only the necessary region of the high electron mobility transistor epitaxial crystal is formed. On the p-type and n-type layers of the epitaxial crystal for the pin photodiode, the emitter layer, the base layer and the subcollector layer of the epitaxial crystal for the heterojunction bipolar transistor, and the electrons of the epitaxial crystal for the high electron mobility transistor. And a step of forming necessary electrodes on the supply layer, respectively.
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