WO2016197768A1 - 芯片验证方法、装置及系统 - Google Patents

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WO2016197768A1
WO2016197768A1 PCT/CN2016/081331 CN2016081331W WO2016197768A1 WO 2016197768 A1 WO2016197768 A1 WO 2016197768A1 CN 2016081331 W CN2016081331 W CN 2016081331W WO 2016197768 A1 WO2016197768 A1 WO 2016197768A1
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verification
platform
chip
model
test
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朱仁霖
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中兴通讯股份有限公司
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31718—Logistic aspects, e.g. binning, selection, sorting of devices under test, tester/handler interaction networks, Test management software, e.g. software for test statistics or test evaluation, yield analysis
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3177—Testing of logic operation, e.g. by logic analysers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]

Definitions

  • This document relates to, but is not limited to, the field of communications, and relates to a chip verification method, apparatus and system.
  • Logic verification is a key step in the design process of the digital chip front end. It verifies the actual operating environment of the platform analog chip and verifies the correctness of the chip function through test cases. With the rapid growth of digital integrated circuits in terms of size and complexity, and the rapid release requirements of a large number of functionally similar chips, higher requirements are placed on time and cost for verification platforms and test methods.
  • the traditional verification platform is the verification of the signal level, and the test chip is verified by directly writing the test stimulus.
  • the traditional verification platform lacks an abstract division of platform functions, and there is no unified writing standard and application interface, resulting in poor reusability of the verification platform and low test efficiency.
  • UVM Universal Verification Methodology
  • the UVM system architecture diagram is shown in Figure 1.
  • the most important multiplexing unit in the UVM architecture is the bus agent.
  • the verifier generates a transaction-level transaction by writing a sequence in the sequencer and converts it into an interface stimulus through a driver.
  • the signal acts on the bus interface, while the monitor collects the bus signal, converts it back to the transaction level package, and sends it to the scoreboard for automated comparison.
  • UVM provides a basic validation framework that enables basic reuse and automated verification.
  • the definition of Agent in UVM is relatively broad and lacks the concept of hierarchy.
  • the development of high-speed bus makes the bus structure itself more complicated, and it has multiple levels.
  • the verification platform and the writing and testing of test cases it is not enough to use only the UVM architecture.
  • the embodiment of the invention provides a chip verification method, device and system, which solves the problem that the lack of hierarchy of the verification architecture leads to low reusability of the platform.
  • Embodiments of the present invention provide a chip verification method, including:
  • the verification platform comprises: a model layer and an interface layer, the model layer includes a traffic model and a register model, and the interface layer includes a data bus interface proxy and a central processing unit CPU bus interface proxy;
  • the chip to be tested is verified.
  • the generating the verification platform includes:
  • the platform configuration file carries model parameters of the model layer, interface parameters of the interface layer, and platform structure parameters of the verification platform;
  • verifying the chip to be tested includes:
  • test configuration for verifying a chip to be tested, wherein the test configuration carries a platform test configuration, an interface test configuration, a traffic test configuration, and a register test configuration;
  • the verifying the chip to be tested includes:
  • the embodiment of the invention further provides a chip verification device, comprising:
  • a generating module configured to generate a verification platform, wherein the verification platform comprises: a model layer and an interface layer, the model layer includes a traffic model and a register model, and the interface layer includes a data bus interface proxy and a central processing unit CPU bus interface proxy;
  • the verification module is configured to verify the chip to be tested through the verification platform.
  • the generating module includes:
  • a first receiving unit configured to receive a platform configuration file, where the platform configuration file carries model parameters of the model layer, interface parameters of the interface layer, and platform structure parameters of the verification platform;
  • a first selecting unit configured to select a component corresponding to the platform structure parameter from the platform component library, to generate a basic framework of the verification platform
  • a first generating unit configured to generate the traffic model and the register model according to the model parameter
  • a second generating unit configured to generate the data bus interface proxy and the CPU bus interface proxy according to the interface parameter.
  • the verification module includes:
  • a second receiving unit configured to receive a test configuration for verifying a chip to be tested, where the test configuration carries a platform test configuration, an interface test configuration, a traffic test configuration, and a register test configuration;
  • a second selecting unit configured to select a test case corresponding to the interface test configuration, the traffic test configuration, and the register test configuration from the test suite library
  • the adjusting unit is configured to adjust the test case according to the platform test configuration
  • the verification unit is set to run the adjusted test case and generate a verification report.
  • the verification module includes:
  • a third generating unit configured to generate, by using the traffic model, a transaction level message of a forwarding plane traffic required by the chip to be tested;
  • a fourth generating unit configured to generate, by using the register model, a transaction level message of a control plane register required by the chip to be tested;
  • a first interface unit configured to, by the data bus interface proxy, convert a transaction level message received from the traffic model into a bus signal level excitation sent to the chip to be tested, and receive from the chip to be tested The bus signal level excitation is converted to a transaction level message sent to the reference model or the scoreboard;
  • a second interface unit configured to, by the CPU bus interface proxy, convert a transaction level message received from the register model into a bus signal level excitation sent to the chip to be tested, and receive from the chip to be tested The bus signal level excitation is converted to a transaction level message sent to the reference model or scoreboard.
  • An embodiment of the present invention provides a chip verification system, including: the foregoing chip verification device, a platform component library, a test suite library, and a script library, where
  • the platform component library is configured to provide a component that builds a basic framework of the verification platform
  • the test suite library is configured to provide a test case
  • the script library is configured to provide a script required for automated operation of the chip verification device.
  • the embodiment of the present invention further provides a computer readable storage medium, where the computer readable storage medium stores computer executable instructions, and when the computer executable instructions are executed, the chip verification method is implemented.
  • the above technical solution adopts a generation verification platform, wherein the verification platform comprises: a model layer and an interface layer, the model layer includes a traffic model and a register model, and the interface layer includes a data bus interface proxy and a CPU bus interface proxy; and the verification chip performs the test chip
  • the verification method solves the problem that the platform reusability is low due to the lack of hierarchy of the verification architecture, improves the reusability of the verification architecture, and improves the verification efficiency.
  • FIG. 1 is a schematic structural diagram of a chip verification system according to the related art
  • FIG. 2 is a flow chart of a chip verification method according to an embodiment of the present invention.
  • FIG. 3 is a block diagram showing the structure of a chip verification apparatus according to an embodiment of the present invention.
  • FIG. 4 is a block diagram 1 of an optional structure of a chip verification apparatus according to an embodiment of the present invention.
  • FIG. 5 is a block diagram 2 of an optional structure of a chip verification apparatus according to an embodiment of the present invention.
  • FIG. 6 is a block diagram 3 of an optional structure of a chip verification apparatus according to an embodiment of the present invention.
  • FIG. 7 is a block diagram showing the structure of a chip verification system according to an embodiment of the present invention.
  • FIG. 8 is a block diagram of a chip verification system in accordance with an alternative embodiment of the present invention.
  • FIG. 9 is a schematic structural diagram of a test case according to an alternative embodiment of the present invention.
  • FIG. 10 is a flow chart of a chip verification method in accordance with an alternative embodiment of the present invention.
  • FIG. 11 is a block diagram showing the structure of a chip verification system in accordance with an alternative embodiment of the present invention.
  • FIG. 2 is a flowchart of a chip verification method according to an embodiment of the present invention. As shown in FIG. 2, the process includes the following steps:
  • Step S202 generating a verification platform, where the verification platform includes: a model layer and an interface layer, the model layer includes a traffic model and a register model, and the interface layer includes a data bus interface proxy and a CPU (Central Processing Unit) bus interface proxy;
  • the verification platform includes: a model layer and an interface layer, the model layer includes a traffic model and a register model, and the interface layer includes a data bus interface proxy and a CPU (Central Processing Unit) bus interface proxy;
  • CPU Central Processing Unit
  • step S204 the chip to be tested is verified by the verification platform.
  • a hierarchical verification platform is generated, and the layered verification platform is used to verify the test chip, which solves the problem of low platform reusability caused by lack of hierarchy of the verification architecture, and improves the reusability of the verification architecture. , improve the efficiency of verification.
  • the embodiment of the present invention is an abstraction for any type of chip application in the underlying verification architecture.
  • the applicable verification architecture is not limited to the UVM, and is applicable to other verification architectures. Verify the validation architecture used by the methodology or the verification architecture without the validation methodology.
  • the generating the verification platform comprises: receiving the platform configuration file, where the platform configuration file carries the model parameter of the model layer, the interface parameter of the interface layer, and the platform structure parameter of the verification platform; and the platform structure parameter is selected from the platform component library.
  • the corresponding component generates a basic framework of the verification platform; generates a traffic model and a register model according to the model parameters; and generates a data bus interface proxy and a CPU bus interface proxy according to the interface parameters.
  • the components of the basic framework for generating the verification platform can be preset in the platform component library, and the verification platform is quickly constructed.
  • the test configuration may be written and sent to the verification platform, and the verification platform receives the test configuration for verifying the chip to be tested, where the test configuration carries the platform test configuration, the interface test configuration, and the traffic.
  • Test configuration and register test configuration The test suite library selects test cases corresponding to the interface test configuration, the flow test configuration, and the register test configuration respectively; the verification platform adjusts the test cases according to the platform test configuration; verifies the test case after the platform runs the adjustment, and generates a verification report.
  • the traffic model when the chip to be tested is verified, in the verification platform, the traffic model generates a transaction-level message of the forwarding plane traffic required by the chip to be tested; and the register model generates a transaction-level report of the control plane register required by the chip to be tested.
  • the method according to the above embodiments can be implemented by means of software plus a necessary general hardware platform, and of course, by hardware.
  • the technical solution of the present application which is essential or contributes to the related art, may be embodied in the form of a software product stored in a storage medium (such as ROM/RAM, disk, CD-ROM).
  • the instructions include a number of instructions for causing a terminal device (which may be a cell phone, computer, server, or network device, etc.) to perform the methods described in various embodiments of the present invention.
  • a chip verification device is further provided, which is used to implement the above-mentioned embodiments and optional embodiments, and has not been described again.
  • the term “module” may implement a combination of software and/or hardware of a predetermined function.
  • FIG. 3 is a structural block diagram of a chip verification apparatus according to an embodiment of the present invention. As shown in FIG. 3, the apparatus includes: a generation module 32 and a verification module 34, where
  • the generating module 32 is configured to generate a verification platform, wherein the verification platform comprises: a model layer and an interface layer, the model layer includes a traffic model and a register model, and the interface layer comprises a data bus interface proxy and a CPU bus interface proxy;
  • the verification module 34 is coupled to the generation module 32 and configured to pass the verification platform and the chip to be tested Line verification.
  • the generation module 32 includes:
  • the first receiving unit 322 is configured to receive a platform configuration file, where the platform configuration file carries model parameters of the model layer, interface parameters of the interface layer, and platform structure parameters of the verification platform;
  • the first selecting unit 324 is coupled to the first receiving unit 322, and configured to select a component corresponding to the platform structural parameter from the platform component library to generate a basic framework of the verification platform;
  • the first generating unit 326 is coupled to the first receiving unit 322, and configured to generate a traffic model and a register model according to the model parameters;
  • the second generating unit 328 is coupled to the first receiving unit 322 and configured to generate a data bus interface proxy and a CPU bus interface proxy according to the interface parameters.
  • FIG. 5 is a block diagram of an optional structure of a chip verification apparatus according to an embodiment of the present invention.
  • the verification module 34 includes:
  • the second receiving unit 340 is configured to receive a test configuration for verifying the chip to be tested, where the test configuration carries a platform test configuration, an interface test configuration, a traffic test configuration, and a register test configuration;
  • the second selecting unit 341 is coupled to the second receiving unit 340, and is configured to select test cases corresponding to the interface test configuration, the traffic test configuration, and the register test configuration from the test suite library;
  • the adjusting unit 342 is coupled to the second selecting unit 341 and configured to adjust the test case according to the platform test configuration;
  • the verification unit 343 is coupled to the adjustment unit 342 and configured to run the adjusted test case to generate a verification report.
  • FIG. 6 is a block diagram 3 of an optional structure of a chip verification apparatus according to an embodiment of the present invention.
  • the verification module 34 includes:
  • the third generating unit 344 is configured to generate a transaction level message of the forwarding plane traffic required by the chip to be tested by using the traffic model;
  • the fourth generating unit 345 is configured to generate a control required for the chip to be tested through the register model Transaction-level message of the face register;
  • a first interface unit 346 coupled to the third generating unit 344, configured to convert, by the data bus interface proxy, a transaction level message received from the traffic model into a bus signal level stimulus sent to the chip to be tested Transmitting a bus signal level excitation received from the chip to be tested into a transaction level message sent to a reference model or a scoreboard;
  • a second interface unit 347 coupled to the fourth generating unit 345, configured to convert, by the CPU bus interface proxy, a transaction level message received from the register model into a bus signal level stimulus sent to the chip to be tested Transmitting the bus signal level excitation received from the chip to be tested into a transaction level message sent to a reference model or a scoreboard.
  • each of the above modules may be implemented by software or hardware.
  • the foregoing may be implemented by, but not limited to, the above modules may all be located in the same processor; or, the above modules may be respectively Located in multiple processors.
  • FIG. 7 is a structural block diagram of a chip verification system according to an embodiment of the present invention.
  • the system includes: the chip verification device 72 and the platform component library 74 described above.
  • script library 78 coupled to chip verification device 72, is arranged to provide scripts needed for automated operation of the chip verification device.
  • the embodiment of the present invention further provides a software for executing the technical solutions described in the foregoing embodiments and optional implementation manners.
  • the embodiment of the invention further provides a storage medium.
  • the above storage medium may be configured to store program code for performing the following steps:
  • Step 1 Generate a verification platform, wherein the verification platform comprises: a model layer and an interface layer, the model layer includes a traffic model and a register model, and the interface layer includes a data bus interface proxy and a CPU bus interface proxy;
  • Step 2 Verify the test chip by verifying the platform.
  • the foregoing storage medium may include, but is not limited to, a USB flash drive, a read-only memory (ROM), and a random access memory (Random Access).
  • Memory referred to as RAM
  • mobile hard disk disk or optical disk, and other media that can store program code.
  • the traditional verification methods have many shortcomings.
  • verification methods such as UVM
  • An alternative embodiment of the present invention provides a chip verification architecture, test method and system for front end RTL logic verification of a digital chip.
  • the chip verification architecture provided by the alternative embodiment of the invention adopts the following scheme:
  • the verification platform is divided into two levels: the model layer and the interface layer:
  • the model layer contains a packet model and a register model, where:
  • the traffic model models the forwarding surface traffic required for the entire chip to be tested (dut) to generate a transaction-level message of data traffic, which is independent of the specific data bus interface.
  • the register model models the control plane registers required for the chip to be tested, producing a register-level transaction-level message that is independent of the specific CPU bus interface.
  • the interface layer contains the data bus interface agent (intf_agent) and the CPU bus interface agent (host_agent):
  • the above interface agent implements a specific data bus protocol (including different data bus and CPU bus), converts the transaction level message into a bus signal level excitation, and monitors the bus, converts the bus interface signal back to the transaction level message, and sends it to Reference model or scoreboard.
  • the interface proxy is only relevant to the specific bus protocol type, regardless of the type of packet carried on the bus.
  • test case structure scheme as shown in FIG. 9 , the structure of the test case includes:
  • Interface configuration (intf config), which is set to describe the configuration of the interface test case corresponding to the interface proxy in the platform;
  • Packet configuration (packet config), set to describe the working configuration of the traffic model
  • Register configuration (register config), set to describe the read and write configuration of the register model.
  • An optional embodiment of the present invention further provides a method for testing the front end RTL logic of the chip, as shown in FIG. 10, including the following steps:
  • Step S1001 Writing a platform configuration file
  • the platform configuration file includes a platform structure configuration, a traffic model configuration, and a register model configuration, and the platform configuration file may be stored in an extensible markup language (hereinafter referred to as xml) format;
  • Step S1002 Generate a verification platform according to the platform configuration file
  • the traffic model generation script (spec2packet) is called, the traffic model configuration in the platform configuration file is read, and the traffic model code is generated.
  • Step S1003 Writing a reference model and a scoreboard in the verification platform
  • Step S1004 Writing a test configuration
  • Test configurations include platform test configuration, interface test configuration, traffic test configuration, and register test configuration.
  • Step S1005 Generate a test case according to the platform test configuration.
  • testGen Call the use case generation script (testGen) and choose to generate a use case from the test suite:
  • test cases are modified to enable them to operate normally in the verification platform.
  • Step S1006 Writing a new test case
  • testGen choose to write a new use case, and generate a new test case framework, as shown in Figure 9.
  • testGen choose to write a new use case, and generate a new test case framework, as shown in Figure 9.
  • platform configuration, interface configuration, message configuration, and register configuration are written separately.
  • Step S1007 running the test case for verification, calling the run and regression script (run&regression), selecting the required test case to run, collecting the coverage related information, and generating the verification report;
  • the embodiment of the present invention optionally provides a verification platform software system, as shown in FIG. 11, including: a platform component library (lib), a test suite library (testsuit) ) and script libraries (scripts).
  • lib platform component library
  • testsuit test suite library
  • script libraries script libraries
  • Platform component library including:
  • the base component is set to store the basic modules built by the verification platform, such as the configuration module, the scoreboard, and the like;
  • Data agent components are set to store data bus proxy modules required for the verification platform to be built
  • the CPU interface component (host agents) is configured to store the CPU bus proxy module required for the verification platform to be built;
  • a packet component is configured to store a module required for building a traffic model in the verification platform
  • a register component (register) is set to store the modules required for building a register model in the verification platform;
  • the reference model component (ref_models) is set to store the modules required for building the reference model in the verification platform;
  • Macro component set to store the macro code required for verification platform construction and test case writing
  • the virtual interface component (interface) is set to store the virtual interface required for the verification platform.
  • Test suite library including:
  • a packet use case is set to store a typical packet traffic model and model configuration information.
  • Register use case (register), set to store typical register model and model configuration information
  • An interface protocol use case (protocol) is set to store the use cases tested against the interface protocol itself.
  • register model generation script (spec2reg) that generates a register model based on the register configuration file
  • the traffic model generation script (spec2packet) generates a traffic model according to the traffic profile
  • testGen extracts use cases from the test suite library according to the use case configuration file to generate test cases required for verification
  • Run & regression used to test the control of the use case, while collecting coverage related information, generate a verification report.
  • the above solution provided by the optional embodiment of the present invention divides the verification platform into a model layer and an interface layer, and separates high-level traffic modeling and register modeling from the underlying physical interface, so that the verification platform is enabled. Reusability is greatly improved.
  • a test method and a software system are provided, which standardizes the function definition of the test flow and the verification module, saves the repetitive development time of the verification platform, and realizes the automation of the chip verification process, thereby greatly improving the chip verification. effectiveness.
  • each module or each step of the above application can be implemented by a general computing device, which can be concentrated on a single computing device or distributed among multiple computing devices. On the network, optionally, they may be implemented by program code executable by the computing device such that they may be stored in the storage device by the computing device and, in some cases, may be different from the order herein.
  • the steps shown or described are performed, or they are separately fabricated into individual integrated circuit modules, or a plurality of modules or steps thereof are fabricated as a single integrated circuit module.
  • the application is not limited to any particular combination of hardware and software.
  • the above technical solution solves the problem that the platform reusability is low due to the lack of hierarchy of the verification architecture, improves the reusability of the verification architecture, and improves the verification efficiency.

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Abstract

一种芯片验证方法，包括：生成验证平台，其中，验证平台包括：模型层和接口层，模型层包括流量模型和寄存器模型，接口层包括数据总线接口代理和CPU总线接口代理；通过验证平台，对待测芯片进行验证。上述技术方案解决了验证架构缺乏层次性导致平台的复用性低的问题，提高了验证架构的复用性，提升了验证效率。

Description

芯片验证方法、装置及系统 技术领域
本文涉及但不限于通信领域，涉及一种芯片验证方法、装置及系统。
背景技术
逻辑验证是数字芯片前端设计过程中的一个关键步骤，验证平台模拟芯片实际运行环境，并通过测试用例检验芯片功能的正确性。随着数字集成电路在规模和复杂性上的快速增长，以及大量功能类似芯片的快速发布需求，对验证平台和测试方法在时间和成本上提出了更高的要求。
传统的验证平台是信号级的验证，通过直接编写测试激励，对待测芯片进行验证。传统的验证平台，缺乏对平台功能的抽象分工，没有统一的编写标准和应用接口，造成验证平台复用性差，测试效率低下。
目前，采用验证方法学是芯片验证的趋势之一，统一验证方法学(Universal Verification Methodology，简称为UVM)是其中的典型代表。UVM系统架构图如图1所示。UVM架构中最主要的复用单元是总线代理(Agent)，验证人员通过编写序列器(sequencer)中的序列(Sequence)生成事务级的包(transaction)，并通过驱动器(Driver)转换为接口激励信号作用于总线接口，同时监视器(Monitor)收集总线信号，转换回事务级的包，并发送至计分板(scoreboard)进行自动化比对。
UVM提供了一套基础的验证架构，实现了基本的复用和自动化验证。但对于目前大量数据转发类型芯片的快速验证需求，UVM架构上也有不足的地方。首先UVM中Agent的定义比较宽泛，缺乏层次的概念。目前高速总线的发展，使得总线结构本身就比较复杂，自身就有多个层次，同时对于总线流量的建模也存在多个层次。越来越多的接口类型与复杂的流量模型会产生众多的组合，如果将这些功能都放在Agent中实现，需要多层次序列器配合实现，Agent会变得非常复杂，也不利于平台的复用，同时也会影响仿真工具软件的工作效率。寄存器验证也存在同样的问题。其次，针对验证平台、测试用例的编写及测试，仅仅使用UVM架构也是不足的。
针对UVM等验证架构缺乏层次性导致平台的复用性低的问题，目前尚未提出有效的解决方案。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本发明实施例提供了一种芯片验证方法、装置及系统，解决了验证架构缺乏层次性导致平台的复用性低的问题。
本发明实施例提供了一种芯片验证方法，包括：
生成验证平台，其中，所述验证平台包括：模型层和接口层，所述模型层包括流量模型和寄存器模型，所述接口层包括数据总线接口代理和中央处理器CPU总线接口代理；
通过所述验证平台，对待测芯片进行验证。
可选地，所述生成所述验证平台包括：
接收平台配置文件，其中，所述平台配置文件携带有所述模型层的模型参数、所述接口层的接口参数和所述验证平台的平台结构参数；
从平台组件库中选取与所述平台结构参数对应的组件，生成所述验证平台的基本框架；
根据所述模型参数，生成所述流量模型和所述寄存器模型；
根据所述接口参数，生成所述数据总线接口代理和所述CPU总线接口代理。
可选地，所述对待测芯片进行验证包括：
接收用于验证待测芯片的测试配置，其中，所述测试配置中携带有平台测试配置、接口测试配置、流量测试配置和寄存器测试配置；
从测试套件库中选取分别与所述接口测试配置、所述流量测试配置和所述寄存器测试配置对应的测试用例；
根据所述平台测试配置，对所述测试用例进行调整；
运行调整后的测试用例，生成验证报告。
可选地，所述对所述待测芯片进行验证包括：
通过所述流量模型，生成所述待测芯片所需的转发面流量的事务级报文；
通过所述寄存器模型，生成所述待测芯片所需的控制面寄存器的事务级报文；
通过所述数据总线接口代理，将从所述流量模型接收的事务级报文转换为发送给所述待测芯片的总线信号级激励，将从所述待测芯片接收的总线信号级激励转换为发送给参考模型或计分板的事务级报文；
通过所述CPU总线接口代理，将从所述寄存器模型接收的事务级报文转换为发送给所述待测芯片的总线信号级激励，将从所述待测芯片接收的总线信号级激励转换为发送给参考模型或计分板的事务级报文。
本发明实施例还提供了一种芯片验证装置，包括：
生成模块，设置为生成验证平台，其中，所述验证平台包括：模型层和接口层，所述模型层包括流量模型和寄存器模型，所述接口层包括数据总线接口代理和中央处理器CPU总线接口代理；
验证模块，设置为通过所述验证平台，对待测芯片进行验证。
可选地，所述生成模块包括：
第一接收单元，设置为接收平台配置文件，其中，所述平台配置文件携带有所述模型层的模型参数、所述接口层的接口参数和所述验证平台的平台结构参数；
第一选取单元，设置为从平台组件库中选取与所述平台结构参数对应的组件，生成所述验证平台的基本框架；
第一生成单元，设置为根据所述模型参数，生成所述流量模型和所述寄存器模型；
第二生成单元，设置为根据所述接口参数，生成所述数据总线接口代理和所述CPU总线接口代理。
可选地，所述验证模块包括：
第二接收单元，设置为接收用于验证待测芯片的测试配置，其中，所述测试配置中携带有平台测试配置、接口测试配置、流量测试配置和寄存器测试配置；
第二选取单元，设置为从测试套件库中选取分别与所述接口测试配置、所述流量测试配置和所述寄存器测试配置对应的测试用例；
调整单元，设置为根据所述平台测试配置，对所述测试用例进行调整；
验证单元，设置为运行调整后的测试用例，生成验证报告。
可选地，所述验证模块包括：
第三生成单元，设置为通过所述流量模型，生成待测芯片所需的转发面流量的事务级报文；
第四生成单元，设置为通过所述寄存器模型，生成所述待测芯片所需的控制面寄存器的事务级报文；
第一接口单元，设置为通过所述数据总线接口代理，将从所述流量模型接收的事务级报文转换为发送给所述待测芯片的总线信号级激励，将从所述待测芯片接收的总线信号级激励转换为发送给参考模型或计分板的事务级报文；
第二接口单元，设置为通过所述CPU总线接口代理，将从所述寄存器模型接收的事务级报文转换为发送给所述待测芯片的总线信号级激励，将从所述待测芯片接收的总线信号级激励转换为发送给参考模型或计分板的事务级报文。
本发明实施例提供了一种芯片验证系统，包括：上述的芯片验证装置、平台组件库、测试套件库以及脚本库，其中，
所述平台组件库，设置为提供构建验证平台基本框架的组件；
所述测试套件库，设置为提供测试用例；
所述脚本库，设置为提供所述芯片验证装置的自动化运行需要的脚本。
本发明实施例还提供一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机可执行指令，所述计算机可执行指令被执行时实现芯片验证方法。
上述技术方案采用生成验证平台，其中，验证平台包括：模型层和接口层，模型层包括流量模型和寄存器模型，接口层包括数据总线接口代理和CPU总线接口代理；通过验证平台，对待测芯片进行验证的方式，解决了验证架构缺乏层次性导致的平台复用性低的问题，提高了验证架构的复用性，提升了验证效率。
在阅读并理解了附图和详细描述后，可以明白其它方面。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1是根据相关技术的芯片验证系统的构架示意图；
图2是根据本发明实施例的芯片验证方法的流程图；
图3是根据本发明实施例的芯片验证装置的结构框图；
图4是根据本发明实施例的芯片验证装置的可选结构框图一；
图5是根据本发明实施例的芯片验证装置的可选结构框图二；
图6是根据本发明实施例的芯片验证装置的可选结构框图三；
图7是根据本发明实施例的芯片验证系统的结构框图；
图8是根据本发明可选实施例的芯片验证系统的构架示意图；
图9是根据本发明可选实施例的测试用例的结构示意图；
图10是根据本发明可选实施例的芯片验证方法的流程图；
图11是根据本发明可选实施例的芯片验证系统的结构示意图。
具体实施方式
下文中将参考附图并结合实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
在本实施例中提供了一种芯片验证方法，图2是根据本发明实施例的芯片验证方法的流程图，如图2所示，该流程包括如下步骤：
步骤S202，生成验证平台，其中，验证平台包括：模型层和接口层，模型层包括流量模型和寄存器模型，接口层包括数据总线接口代理和CPU(Central Processing Unit，中央处理器)总线接口代理；
步骤S204，通过验证平台，对待测芯片进行验证。
通过上述步骤，生成了层次化的验证平台，并采用层次化的验证平台对待测芯片进行验证，解决了验证架构缺乏层次性导致的平台复用性低的问题，提高了验证架构的复用性，提升了验证效率。需要说明的是，本发明实施例是在底层验证架构上针对任一类芯片应用的抽象，适用的验证架构架构不限于UVM，还适用于其它验证架构，本发明实施例可以适用于业界多种验证方法学所使用的验证架构或者不使用验证方法学的验证架构。可选地，生成验证平台包括：接收平台配置文件，其中，平台配置文件携带有模型层的模型参数、接口层的接口参数和验证平台的平台结构参数；从平台组件库中选取与平台结构参数对应的组件，生成验证平台的基本框架；根据模型参数，生成流量模型和寄存器模型；根据接口参数，生成数据总线接口代理和CPU总线接口代理。
通过上述方式，在平台组件库中可以预置用于生成验证平台的基本框架的组件，实现了验证平台的快速搭建。
可选地，对待测芯片进行验证时，可以编写测试配置后发送给验证平台，验证平台接收用于验证待测芯片的测试配置，其中，测试配置中携带有平台测试配置、接口测试配置、流量测试配置和寄存器测试配置；验证平台从测 试套件库中选取分别与接口测试配置、流量测试配置和寄存器测试配置对应的测试用例；验证平台根据平台测试配置，对测试用例进行调整；验证平台运行调整后的测试用例，生成验证报告。
可选地，对待测芯片进行验证时，在验证平台中，流量模型生成待测芯片所需的转发面流量的事务级报文；寄存器模型生成待测芯片所需的控制面寄存器的事务级报文；通过所述数据总线接口代理，将从所述流量模型接收的事务级报文转换为发送给所述待测芯片的总线信号级激励，将从所述待测芯片接收的总线信号级激励转换为发送给参考模型或计分板的事务级报文；通过所述CPU总线接口代理，将从所述寄存器模型接收的事务级报文转换为发送给所述待测芯片的总线信号级激励，将从所述待测芯片接收的总线信号级激励转换为发送给参考模型或计分板的事务级报文。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到根据上述实施例的方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，本申请的技术方案本质上或者说对相关技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端设备(可以是手机，计算机，服务器，或者网络设备等)执行本发明各个实施例所述的方法。
在本实施例中还提供了一种芯片验证装置，该装置用于实现上述实施例及可选实施方式，已经进行过说明的不再赘述。如以下所使用的，术语“模块”可以实现预定功能的软件和/或硬件的组合。尽管以下实施例所描述的装置可选地以软件来实现，但是硬件，或者软件和硬件的组合的实现也是可能并被构想的。
图3是根据本发明实施例的芯片验证装置的结构框图，如图3所示，该装置包括：生成模块32和验证模块34，其中，
生成模块32，设置为生成验证平台，其中，验证平台包括：模型层和接口层，模型层包括流量模型和寄存器模型，接口层包括数据总线接口代理和CPU总线接口代理；
验证模块34，耦合至生成模块32，设置为通过验证平台，对待测芯片进 行验证。
图4是根据本发明实施例的芯片验证装置的可选结构框图一，如图4所示，可选地，生成模块32包括：
第一接收单元322，设置为接收平台配置文件，其中，平台配置文件携带有模型层的模型参数、接口层的接口参数和验证平台的平台结构参数；
第一选取单元324，耦合至第一接收单元322，设置为从平台组件库中选取与平台结构参数对应的组件，生成验证平台的基本框架；
第一生成单元326，耦合至第一接收单元322，设置为根据模型参数，生成流量模型和寄存器模型；
第二生成单元328，耦合至第一接收单元322，设置为根据接口参数，生成数据总线接口代理和CPU总线接口代理。
图5是根据本发明实施例的芯片验证装置的可选结构框图二，如图5所示，可选地，验证模块34包括：
第二接收单元340，设置为接收用于验证待测芯片的测试配置，其中，测试配置中携带有平台测试配置、接口测试配置、流量测试配置和寄存器测试配置；
第二选取单元341，耦合至第二接收单元340，设置为从测试套件库中选取分别与接口测试配置、流量测试配置和寄存器测试配置对应的测试用例；
调整单元342，耦合至第二选取单元341，设置为根据平台测试配置，对测试用例进行调整；
验证单元343，耦合至调整单元342，设置为运行调整后的测试用例，生成验证报告。
图6是根据本发明实施例的芯片验证装置的可选结构框图三，如图6所示，可选地，验证模块34包括：
第三生成单元344，设置为通过流量模型，生成待测芯片所需的转发面流量的事务级报文；
第四生成单元345，设置为通过寄存器模型，生成待测芯片所需的控制 面寄存器的事务级报文；
第一接口单元346，耦合至第三生成单元344，设置为通过所述数据总线接口代理，将从所述流量模型接收的事务级报文转换为发送给所述待测芯片的总线信号级激励，将从所述待测芯片接收的总线信号级激励转换为发送给参考模型或计分板的事务级报文；
第二接口单元347，耦合至第四生成单元345，设置为通过所述CPU总线接口代理，将从所述寄存器模型接收的事务级报文转换为发送给所述待测芯片的总线信号级激励，将从所述待测芯片接收的总线信号级激励转换为发送给参考模型或计分板的事务级报文。
需要说明的是，上述每个模块是可以通过软件或硬件来实现的，对于后者，可以通过以下方式实现，但不限于此：上述模块可以均位于同一处理器中；或者，上述模块可以分别位于多个处理器中。
本发明实施例还提供了一种芯片验证系统，图7是根据本发明实施例的芯片验证系统的结构框图，如图7所示，该系统包括：上述的芯片验证装置72、平台组件库74、测试套件库76、脚本库78，其中，平台组件库74，耦合至芯片验证装置72，设置为提供构建验证平台基本框架的组件；测试套件库76，耦合至芯片验证装置72，设置为提供测试用例；脚本库78，耦合至芯片验证装置72，设置为提供芯片验证装置的自动化运行需要的脚本。
本发明实施例还提供了一种软件，该软件用于执行上述实施例及可选实施方式中描述的技术方案。
本发明实施例还提供了一种存储介质。在本实施例中，上述存储介质可以被设置为存储用于执行以下步骤的程序代码：
步骤一，生成验证平台，其中，验证平台包括：模型层和接口层，模型层包括流量模型和寄存器模型，接口层包括数据总线接口代理和CPU总线接口代理；
步骤二，通过验证平台，对待测芯片进行验证。
可选地，在本实施例中，上述存储介质可以包括但不限于：U盘、只读存储器(Read-Only Memory，简称为ROM)、随机存取存储器(Random Access  Memory，简称为RAM)、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。
可选地，本实施例中的具体示例可以参考上述实施例及可选实施方式中所描述的示例，本实施例在此不再赘述。
下面结合可选实施例进行描述和说明。
在数字芯片的RTL(Register Transfer Level，寄存器传输级)前端验证中，传统的验证方法存在很多不足，使用UVM等验证方法学，在层次化、复用性以及自动化方面也存在不足。因此，本发明实施例提出一种新的验证平台架构和测试方法，来解决相关验证架构中存在的这些问题。
本发明可选实施例提供了一种芯片验证架构、测试方法和系统，用于数字芯片的前端RTL逻辑验证。
为了提供一种层次化的、复用性更强的验证平台结构和标准化的测试用例结构，同时在该验证架构的基础上结合脚本语言，构建完整的自动化验证流程，从而提升整体验证效率，本发明可选实施例提供的芯片验证架构采用下列方案：
如图8所示，将验证平台划分成模型层和接口层两个层次：
模型层包含流量模型(packet model)、寄存器模型(register model)，其中：
流量模型对整个待测芯片(dut)所需转发面流量进行建模，产生数据流量的事物级报文，该报文与具体数据总线接口无关。
寄存器模型对待测芯片所需控制面寄存器进行建模，产生寄存器的事物级报文，该报文与具体CPU总线接口无关。
接口层包含数据总线接口代理(intf_agent)和CPU总线接口代理(host_agent)：
上述的接口代理实现具体的数据总线协议(包含不同的数据总线和CPU总线)，将事物级报文转换为总线信号级激励，并监控总线，将总线接口信号转换回事物级报文，发送给参考模型或计分板。接口代理只与具体的总线协议类型相关，而与总线上承载的报文类型无关。
结合上述层次化验证架构，本发明实施例提供了一种测试用例(testcase结构方案，如图9所示，该测试用例的结构包括：
接口配置(intf config)，设置为描述平台中接口代理所对应的接口测试用例的配置；
平台配置(env config)，设置为描述平台内每个组件的工作配置参数；
报文配置(packet config)，设置为描述流量模型的工作配置；
寄存器配置(register config)，设置为描述寄存器模型的读写配置。
本发明可选实施例还提供了一种芯片前端RTL逻辑的测试方法，如图10所示，包括下列步骤：
步骤S1001：编写平台配置文件；
平台配置文件包括平台结构配置、流量模型配置、寄存器模型配置，平台配置文件可以使用可扩展标记语言(extensible Markup Language，简称为xml)格式存储；
步骤S1002：根据平台配置文件生成验证平台；
首先，调用环境搭建脚本(envBuilder)，读取平台配置文件中的平台结构配置，从软件系统的组件库中选取相应的接口组件和其它组件，生成验证平台基本框架；
其次，调用寄存器模型生成脚本(spec2reg)，读取平台配置文件中的寄存器模型配置，生成寄存器模型代码；
最后，调用流量模型生成脚本(spec2packet)，读取平台配置文件中的流量模型配置，生成流量模型代码。
步骤S1003：编写验证平台中的参考模型和计分板；
根据待测芯片，在已生成的验证平台框架中补充参考模型和计分板模块代码；
步骤S1004：编写测试配置；
测试配置包括平台测试配置、接口测试配置、流量测试配置、寄存器测试配置。
步骤S1005：根据平台测试配置生成测试用例；
调用用例生成脚本(testGen)，选择从测试套件中生成用例：
首先，根据接口测试配置，从测试套件库中选取相应接口测试用例；
其次，依据流量测试配置，从测试套件库中选取相应流量测试用例；
再次，依据寄存器测试配置，从测试套件库中选取相应寄存器测试用例；
最后，根据平台测试配置，对上述测试用例进行修改，使其能在验证平台中正常运行。
步骤S1006：编写新测试用例；
调用用例生成脚本(testGen)，选择编写新用例，生成新测试用例框架，如图9所示。在该用例框架内，对平台配置，接口配置，报文配置，寄存器配置，分别进行编写。
步骤S1007：运行测试用例进行验证，调用运行与回归脚本(run&regression)，选择需要的测试用例进行运行，同时收集覆盖率相关信息，生成验证报告；
结合上述的验证平台架构、测试用例结构及测试方法，本发明实施例可选还提供了一套验证平台软件系统，如图11所示，包括：平台组件库(lib)、测试套件库(testsuit)和脚本库(scripts)。
平台组件库，包括：
基础组件(base)，设置为存放验证平台搭建的基本模块，如配置模块，计分板等；
数据接口组件(protocol agents)，设置为存放验证平台搭建所需要的数据总线代理模块；
CPU接口组件(host agents)，设置为存放验证平台搭建所需要的CPU总线代理模块；
报文组件(packet)，设置为存放验证平台中流量模型搭建所需要的模块；
寄存器组件(register)，设置为存放验证平台中寄存器模型搭建所需要的模块；
参考模型组件(ref_models)，设置为存放验证平台中参考模型搭建所需要的模块；
宏组件(macro)，设置为存放验证平台搭建和测试用例编写中需要的宏代码；
虚接口组件(interface)，设置为存放验证平台搭建中需要的虚接口。
测试套件库，包括：
报文用例(packet)，设置为存放典型的报文流量模型和模型配置信息；
寄存器用例(register)，设置为存放典型的寄存器模型和模型配置信息；
接口协议用例(protocol)，设置为存放针对接口协议本身测试的用例。
脚本库，包括：
环境搭建脚本(envBuilder)，根据平台配置文件，生成验证平台的基础框架和验证平台运行的软件环境；
寄存器模型生成脚本(spec2reg)，根据寄存器配置文件，生成寄存器模型；
流量模型生成脚本(spec2packet)，根据流量配置文件，生成流量模型；
测试用例生成脚本(testGen)，根据用例配置文件，从测试套件库中提取用例，生成验证所需测试用例；
运行与回归脚本(run&regression)，用于测试用例运行的控制，同时收集覆盖率相关信息，生成验证报告。
综上所述，通过本发明可选实施例提供的上述方案，将验证平台划分成模型层和接口层，将高层次的流量建模和寄存器建模与底层物理接口独立开来，使得验证平台复用性大大提高。并且，基于该架构提供了一种测试方法和软件系统，规范了测试流程和验证模块的功能定义，节省了验证平台的重复开发时间，并实现了芯片验证流程的自动化，大大提升了芯片验证的效率。
显然，本领域的技术人员应该明白，上述的本申请的每模块或每个步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在一些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本申请不限制于任何特定的硬件和软件结合。
以上所述仅为本申请的可选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有多种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
工业实用性
上述技术方案解决了验证架构缺乏层次性导致的平台复用性低的问题，提高了验证架构的复用性，提升了验证效率。

Claims (9)

  1. 一种芯片验证方法，包括：
    生成验证平台，其中，所述验证平台包括：模型层和接口层，所述模型层包括流量模型和寄存器模型，所述接口层包括数据总线接口代理和中央处理器CPU总线接口代理；
    通过所述验证平台，对待测芯片进行验证。
  2. 根据权利要求1所述的方法，其中，所述生成所述验证平台包括：
    接收平台配置文件，其中，所述平台配置文件携带有所述模型层的模型参数、所述接口层的接口参数和所述验证平台的平台结构参数；
    从平台组件库中选取与所述平台结构参数对应的组件，生成所述验证平台的基本框架；
    根据所述模型参数，生成所述流量模型和所述寄存器模型；
    根据所述接口参数，生成所述数据总线接口代理和所述CPU总线接口代理。
  3. 根据权利要求1所述的方法，其中，所述对待测芯片进行验证包括：
    接收用于验证待测芯片的测试配置，其中，所述测试配置中携带有平台测试配置、接口测试配置、流量测试配置和寄存器测试配置；
    从测试套件库中选取分别与所述接口测试配置、所述流量测试配置和所述寄存器测试配置对应的测试用例；
    根据所述平台测试配置，对所述测试用例进行调整；
    运行调整后的测试用例，生成验证报告。
  4. 根据权利要求1所述的方法，其中，所述对所述待测芯片进行验证包括：
    通过所述流量模型，生成所述待测芯片所需的转发面流量的事务级报文；
    通过所述寄存器模型，生成所述待测芯片所需的控制面寄存器的事务级报文；
    通过所述数据总线接口代理，将从所述流量模型接收的事务级报文转换为发送给所述待测芯片的总线信号级激励，将从所述待测芯片接收的总线信号级激励转换为发送给参考模型或计分板的事务级报文；
    通过所述CPU总线接口代理，将从所述寄存器模型接收的事务级报文转换为发送给所述待测芯片的总线信号级激励，将从所述待测芯片接收的总线信号级激励转换为发送给参考模型或计分板的事务级报文。
  5. 一种芯片验证装置，包括：
    生成模块，设置为生成验证平台，其中，所述验证平台包括：模型层和接口层，所述模型层包括流量模型和寄存器模型，所述接口层包括数据总线接口代理和中央处理器CPU总线接口代理；
    验证模块，设置为通过所述验证平台，对待测芯片进行验证。
  6. 根据权利要求5所述的装置，其中，所述生成模块包括：
    第一接收单元，设置为接收平台配置文件，其中，所述平台配置文件携带有所述模型层的模型参数、所述接口层的接口参数和所述验证平台的平台结构参数；
    第一选取单元，设置为从平台组件库中选取与所述平台结构参数对应的组件，生成所述验证平台的基本框架；
    第一生成单元，设置为根据所述模型参数，生成所述流量模型和所述寄存器模型；
    第二生成单元，设置为根据所述接口参数，生成所述数据总线接口代理和所述CPU总线接口代理。
  7. 根据权利要求5所述的装置，其中，所述验证模块包括：
    第二接收单元，设置为接收用于验证待测芯片的测试配置，其中，所述测试配置中携带有平台测试配置、接口测试配置、流量测试配置和寄存器测试配置；
    第二选取单元，设置为从测试套件库中选取分别与所述接口测试配置、所述流量测试配置和所述寄存器测试配置对应的测试用例；
    调整单元，设置为根据所述平台测试配置，对所述测试用例进行调整；
    验证单元，设置为运行调整后的测试用例，生成验证报告。
  8. 根据权利要求5所述的装置，其中，所述验证模块包括：
    第三生成单元，设置为通过所述流量模型，生成待测芯片所需的转发面流量的事务级报文；
    第四生成单元，设置为通过所述寄存器模型，生成所述待测芯片所需的控制面寄存器的事务级报文；
    第一接口单元，设置为通过所述数据总线接口代理，将从所述流量模型接收的事务级报文转换为发送给所述待测芯片的总线信号级激励，将从所述待测芯片接收的总线信号级激励转换为发送给参考模型或计分板的事务级报文；
    第二接口单元，设置为通过所述CPU总线接口代理，将从所述寄存器模型接收的事务级报文转换为发送给所述待测芯片的总线信号级激励，将从所述待测芯片接收的总线信号级激励转换为发送给参考模型或计分板的事务级报文。
  9. 一种芯片验证系统，包括：如权利要求5至8中任一项所述的芯片验证装置、平台组件库、测试套件库以及脚本库，其中，
    所述平台组件库，设置为提供构建验证平台基本框架的组件；
    所述测试套件库，设置为提供测试用例；
    所述脚本库，设置为提供所述芯片验证装置的自动化运行需要的脚本。
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