WO2008050398A1 - Resistance change memory - Google Patents

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WO2008050398A1
WO2008050398A1 PCT/JP2006/321140 JP2006321140W WO2008050398A1 WO 2008050398 A1 WO2008050398 A1 WO 2008050398A1 JP 2006321140 W JP2006321140 W JP 2006321140W WO 2008050398 A1 WO2008050398 A1 WO 2008050398A1
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change memory
resistance change
transistor
potential
resistance
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PCT/JP2006/321140
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Hiroshi Iwasa
Masaki Aoki
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Fujitsu Limited
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Definitions

  • the present invention relates to a resistance change memory that stores information using a plurality of resistance states having different resistance values.
  • ReRAM resistance random access memory
  • This resistance change memory is expected because it can be read at high speed and can operate at high temperatures, and can be manufactured at a low price for mixed applications.
  • a resistance change memory element (unipolar resistance change memory element) whose resistance value is changed by electrical stimulation of a single sign is composed of a single-layer film of an inexpensive material having a good affinity with a silicon process. It is suitable as an embedded nonvolatile memory.
  • Such a resistance change memory element has different resistance states, for example, a high resistance state and a low resistance state, for example, the high resistance state and the low resistance state correspond to information “0” and “1”. Information can be stored.
  • a resistance change memory element changes its resistance value by applying a voltage higher than a set voltage (eg, 1.6V), and is in a high resistance state (eg, this resistance value is 1.6V when applied). 80k Q) to a low resistance state (this resistance is 4k ⁇ when 1.6V is applied, for example) (this is called a set).
  • the resistance change memory element is lower than the set voltage and higher than the reset voltage (for example, 0.75 V), and the resistance value is changed by applying the voltage, and the resistance change state is changed from the low resistance state to the high resistance state. (This is called reset). Therefore, information can be written by setting or resetting the resistance change memory element.
  • Patent Document 1 As for the resistance change memory, there are Patent Document 1 and Non-Patent Documents 1 and 2 as follows.
  • Patent Document 1 Japanese Patent Laid-Open No. 2005-025914
  • Non-Patent Literature 1 1.G. Baek et al., Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses, Tech.Dige st IEDM 2004, p.587
  • Non-Patent Document 2 S. Seo et al., "Conductivity switching characteristics and reset curren ts in NiO films", APPLIED PHYSICS LETTERS 86, 093509, 2005
  • control when writing to and reading from the resistance change memory element is simple and short. I was able to go on time.
  • the present invention was devised in view of such a problem, so that writing to and reading from the resistance change memory element can be performed normally, and writing to the resistance change memory element and It is an object of the present invention to provide a resistance change memory that can perform control in reading easily and in a short time.
  • the resistance change memory includes a plurality of memory blocks and a word line connecting the plurality of selected transistors.
  • the plurality of memory blocks are provided in each of the plurality of bit lines, the transistor having one current limiting function provided between the plurality of bit lines and the power source, and the plurality of bit lines.
  • a plurality of column switches including a clamp transistor having a function of clamping a potential to a predetermined value or less, and a plurality of resistors connected to each of a plurality of bit lines and capable of storing information according to a change in resistance value due to electrical stimulation.
  • the memory device includes a change memory device and a plurality of select transistors connected to each of the plurality of resistance change memory devices.
  • the word line is configured to connect select transistors included in each of the plurality of memory blocks.
  • the resistance change memory of the present invention writing to and reading from the resistance change memory element are normally performed, and the control at the time of writing to and reading from the resistance change memory element is simple, In addition, there is an advantage that it can be performed in a short time.
  • FIG. 1 is a diagram showing a circuit configuration of a memory block of a resistance change memory according to a first embodiment of the present invention.
  • FIG. 2 is a diagram showing an overall circuit configuration of a resistance change memory according to the first embodiment of the present invention.
  • FIG. 3 is a diagram showing current-voltage characteristics of a resistance change memory element constituting the resistance change memory according to the first embodiment of the present invention.
  • FIG. 4 (A) is a circuit diagram of the resistance change memory according to the first embodiment of the present invention.
  • FIG. 4B is a diagram showing the range of the set voltage and the reset voltage obtained from this simulation result.
  • FIG. 5 is a schematic plan view showing the structure of the resistance change memory according to the first embodiment of the present invention.
  • FIG. 6 is a schematic cross-sectional view showing the structure of the resistance change memory according to the first embodiment of the present invention.
  • FIG. 7 is a diagram showing a circuit configuration of a memory block of a resistance change memory according to a second embodiment of the present invention.
  • FIG. 8 is a diagram showing an entire circuit configuration of a resistance change memory according to the second embodiment of the present invention.
  • FIG. 9 (A) is a diagram showing the result of simulation in the circuit configuration of the resistance change memory according to the second embodiment of the present invention
  • FIG. 9 (B) is the result of this simulation. It is a figure which shows the range of the set voltage and reset voltage which were obtained from (2).
  • FIG. 10 is a diagram showing a circuit configuration of a memory block of the resistance change memory according to the third embodiment of the present invention.
  • FIG. 11 is a diagram showing an overall circuit configuration of a resistance change memory according to a third embodiment of the present invention.
  • FIG. 12 is a diagram showing a configuration of a column switch control circuit of the resistance change memory according to the third embodiment of the present invention.
  • FIG. 13 is a diagram showing a DC-DC converter used in the resistance change memory according to the third embodiment of the present invention.
  • FIG. 14 is a diagram showing a configuration of a control circuit for a multi-function pMOS transistor of a resistance change memory according to a third embodiment of the present invention.
  • FIG. 15 (A) is a diagram showing the result of simulation in the circuit configuration of the resistance change memory according to the third embodiment of the present invention
  • FIG. 15 (B) is the result of this simulation.
  • FIG. 6 is a diagram showing ranges of a set voltage and a reset voltage obtained from the above.
  • FIG. 16 (A) is a diagram showing the dependency of the gate width conversion coefficient on the reset switching current in the resistance change memory according to the embodiment of the present invention
  • FIG. FIG. 10 is a diagram showing the reset switching current dependence of the gate width of the multi-function pMOS transistor.
  • FIG. 17 is a diagram showing a configuration including a drive circuit as a modified example of the resistance change memory according to the embodiment of the present invention.
  • FIG. 18 is a diagram showing a configuration including an output sofa as a modification of the resistance change memory according to the embodiment of the present invention.
  • FIG. 1 the resistance change memory according to the first embodiment of the present invention will be described with reference to FIG. 1, FIG. 2, FIG. 3, FIG. 4 (A), FIG. 4 (B), FIG.
  • the resistance change memory (ReRAM: Resistance Random Access Memory) according to the present embodiment has, for example, a plurality (eight in this case) of memory blocks (memory memory blocks) 1701 to 1701 as shown in the overall circuit configuration diagram of FIG. 1708.
  • a configuration example of a resistance change memory including eight memory blocks 1701 to 1708 is shown.
  • the figure shows an example of the configuration of an 8-bit input / output interface resistance change memory (low-priced product) that has 8 input / output external interfaces and can write or read in 8-bit units.
  • the configuration of the resistance change memory is not limited to this.
  • the resistance change memory may be configured as a resistance change memory (high performance product) of a 32-bit input / output interface.
  • Each memory block 1701 to 1708 has the same circuit configuration.
  • a plurality of (here, two) column switches 1301, 1311 are provided on one master bit line 1205 (2205). (2301, 2311) to multiple (here two) bit lines 1 302, 1312 (2302, 2312) and multiple bit lines 1302, 1312 (2302, 2312) respectively
  • a plurality of (six in this case) memory memories 1403, 1406, 1409, 1413, 1 416, 1419 (2403, 2406, 2409, 2413, 2416, 2419) are provided.
  • reference numerals 1101 and 2101 indicate write pMOS transistors
  • reference numerals 1 204 and 2204 indicate read circuits. Details of these will be described later.
  • FIG. 2 for convenience of explanation, only three memory cells connected to one bit line are shown. However, in reality, a large number of memory cells, for example, 512 or 1024 memory cells are provided. ing.
  • a plurality (three in this case) of common word lines WL0 to WL2 are connected to each of the memory blocks 1701 to 1708, for example, as shown in FIG. That is, word line WL0 ⁇ WL2 is provided to pass through all the memory blocks 1701 to 1708.
  • the word line WLO constitutes memory cells 1403 and 1413 of the memory block 1701, memory cells 2403 and 2413 of the memory block 1702, and memory cells (not shown) of the other memory blocks 1703 to 1708.
  • the word line WL1 is a selection transistor that forms memory cells 1406 and 1416 of the memory block 1701, memory cells 2406 and 2416 of the memory block 1702, and memory cells (not shown) of the other memory blocks 1703 to 1708.
  • the gate is connected.
  • Sarakuko word line WL2 is selected to configure memory cells 1409 and 1419 of memory block 1701, memory cells 2409 and 2419 of memory block 1702, and memory cells (not shown) of other memory blocks 1703 to 1708 Connect the gate of the transistor.
  • the memory block 1701 will be described as a representative of the plurality of memory blocks 1701 to 1708 having the same circuit configuration.
  • the memory block 1701 includes one master bit line 1205, a plurality (two in this case) of bit lines 1302, 1312, and one pMOS transistor (write transistor) used for writing. ) 1101 and a plurality of (two here) column switches 1301 and 1311 provided on each of a plurality of bit lines 1302 and 1312 and a plurality of bit lines 1302 and 1312 connected here (here Then, two memory cells 1403 and 1413, a readout circuit 1204, and a ⁇ 1 ”control circuit 1351, 1352, 1353, and 1356 are omitted.
  • FIG. 1 for convenience of explanation, only one memory cell connected to one bit line is shown.
  • the memory cell 1403 includes a resistance change memory element (here, a single memory cell) that can store information (data) by a change in resistance value due to an electrical stimulus (here, a single sign electrical stimulus).
  • a resistance change memory element here, a single memory cell
  • Polarity resistance change memory element 1401
  • this resistance change memory element 1401 1401
  • a selection transistor 1402 142
  • the resistance change memory element 1401 is an element in which a resistance value is changed by voltage application to be in a high resistance state or a low resistance state. The specific configuration will be described later.
  • FIG. 3 shows voltage-current characteristics of the resistance variable memory element.
  • the resistance change memory element 1401 (1411) is in a low resistance state in addition to a high resistance state when a voltage exceeding the set voltage is applied, and a voltage exceeding the reset voltage is applied.
  • the low resistance state force also becomes a high resistance state.
  • information (data) can be written by setting or resetting the resistance change memory element 1401 (1411).
  • reading of information from the resistance change memory element 1401 (1411) is performed by applying a voltage (a voltage that is not reset) that is even smaller than the reset voltage.
  • a high voltage (a voltage necessary for this forming is called a forming voltage) is first applied to the resistance change memory element in the initial state to cause a phenomenon such as dielectric breakdown.
  • Use force (this is called forming).
  • the forming may be performed once for one resistance variable memory element. Forming may or may not be necessary depending on the material and film thickness of the resistance change memory element.
  • one of these resistance change memory elements 1401 is connected to the bit line 1302 (1312), and the other is connected to the drain of the selection transistor 1402 (1412). It is connected to the.
  • the source of the selection transistor 1402 (1412) is connected to the ground line (GND), and the gate is connected to the word line WLO.
  • the word line WLO constitutes the gate of the select transistor 1402 (1412).
  • the substrate potential of the selection transistors (nMOS transistors) 1402 and 1412 is set to 0.0. v (vss potential).
  • the pMOS transistor 1101 is a transistor having a current limiting function. This pMOS transistor 1101 constitutes a writing circuit.
  • the pMOS transistor 1101 is provided on a line connecting a plurality of (here, two) bit lines 1302, 1312 and a power source (here, 3.3V-VDD power source). .
  • the source of the pMOS transistor 1101 is connected to the 3.3V—VDD power supply, and the drain is connected to a plurality of (here, two) bit lines 1302 and 1312 via the master bit line 1205.
  • the gate is connected to the node XWE0 of the control circuit (pMOS transistor control circuit) 1351.
  • the substrate potential of the pMOS transistor 1101 is 3.3 V (VDD potential).
  • the column switches 1301 and 1311 are used to select one specific bit line from a plurality of bit lines.
  • column switch 1301 is controlled when selected (set, reset, and read), and bit line 1302 is selected, while column switch 1311 is controlled when it is not selected.
  • bit line 1312 is selected.
  • the column switches 1301 and 1311 are nMOS transistors as shown in FIG. 1, for example.
  • the nMOS transistor 1301 (1311) has a function of clamping the potential of the bit line 1302 (1312) to which the nMOS transistor 1301 (1311) is connected to a predetermined value (a predetermined value for writing) or less. Therefore, the nMOS transistors 1301 and 1311 as column switches are also called clamp transistors.
  • the source of the nMOS transistor 1301 (1311) is connected to the bit line 1302 (1312) to which the memory cell 1403 (1413) is connected, and the drain is the master.
  • the bit line 1205 is connected to the drain of the pMOS transistor 1101, and the gate is connected to a node CL0 0 (CL01) of the control circuit (column switch control circuit) 1352.
  • the writing transistor 1101, the clamp transistors 1301, and 1311 are higher in breakdown voltage than other transistors (such as a selection transistor).
  • the write transistor 1101 and the clamp transistors 1301 and 1311 have a gate oxide film thicker than other transistors (such as a selection transistor) to have a high breakdown voltage.
  • the gate oxide film thickness of the write transistor 1101, the clamp transistors 1301, 1311 is set to 8. Onm, and the gate oxide film thickness of the other transistors (select transistor, etc.) is set to 4. Onm.
  • the breakdown voltage of the write transistor 1101, clamp transistor 1301, 1311 is 3.3V or higher, and the breakdown voltage of other transistors (such as selected transistors) is 1.8V or higher.
  • the writing transistor 1101, the clamp transistors 1301, and 1311 are referred to as thick film transistors, and the other transistors (such as selection transistors) are referred to as thin film transistors.
  • the clamp transistors 1301 and 1311 are configured to have a gate oxide film that is a predetermined thickness or more (for example, twice or more) thicker than the gate oxide films of the selection transistors 1402 and 1412. ing.
  • the predetermined value is set as a value that exceeds the range of variation due to the process.
  • the gate length of the writing transistor 1101, the clamp transistors 1301, 1311 is 0.34 / zm, and the other transistors (selection transistors, etc .; thin film transistors) Is 0.18 m.
  • the gate width of the write transistor 1101, clamp transistor 1301, 1311 is 12. O / zm, and the gate width of other transistors (selection transistors, etc.) is 1. O / zm! .
  • the gate width required for the write transistor 1101 and the clamp transistors 1301 and 1311 is determined by the current flowing through these transistors when the resistance change memory element 1401 is reset.
  • the thick film transistor and the thin film transistor are arranged.
  • a high voltage can be applied to the resistance change memory elements 1401 and 1411 while achieving high integration of the memory cells 1403 and 1413. Note that the above numerical values are given as examples only, and are not limited to these numerical values.
  • the read circuit 1204 includes a pMOS transistor (read transistor) 1202 and an nMOS transistor 1203, for example, as shown in FIG. Note that the configuration of the reading circuit 1204 is not limited to this, and any circuit configuration capable of reading information (data) stored in the resistance change memory elements 1401 and 1411 may be used.
  • the read circuit 1204 is connected to the memory cells 1403 and 1413 via the master bit line 1205, the plurality of clamp transistors 1301, 1311 and the plurality of bit lines 1302, 1312.
  • the read pMOS transistor 1202 is a transistor having a current limiting function. Therefore, the read pMOS transistor 1202 can also be regarded as a read current source.
  • the nMOS transistor 1203 has a function of clamping the potential of the bit lines 1302 and 1312 to which the nMOS transistor 1203 is connected to a predetermined value for reading. Therefore, the nMOS transistor 12 03 is also referred to as a read clamp transistor.
  • the read clamp transistor 1203 is important for preventing writing to the resistance change memory elements 1401 and 1411 during reading.
  • the source of the pMOS transistor 1202 is connected to the power supply (here, 1.8 V—VDD power supply), and the drain is connected to the drain of the nMOS transistor 1203.
  • the gate is connected to the node VRCS of the control circuit 1353.
  • a node 1 206 connecting the pMOS transistor 1202 and the nMOS transistor 1203 is a primary output node of the readout circuit 1204.
  • the substrate potential of the pMOS transistor 1202 (thin film transistor) is assumed to be 1.8 V (VDD potential).
  • the source of the nMOS transistor 1203 is connected to the drains of the plurality of clamp transistors 1301 and 1311 via the master bit line 1205, and the gate is connected to the control circuit 1353.
  • the read circuit 1204 includes the drains of the plurality of clamp transistors 1301 and 1311 and the write transistor 11. It is connected to the contact that connects the 01 drain, and this contact is the input node of the readout circuit 1204.
  • the reading transistor 1202 and the reading clamp transistor 1203 are thin film transistors. That is, the read transistor 1202 and the read clamp transistor 1203 have a gate oxide film thickness of 4. Onm and a breakdown voltage of 1.8 V or more.
  • the gate length of the reading transistor 1202 and the reading clamp transistor 1203 is set to 0.18 / zm.
  • the gate width of the read transistor 1202 is 2. O / zm
  • the gate width of the read clamp transistor 1203 is 1. O / zm.
  • these read transistor 1202 and read clamp transistor 1203 may be configured as thick film transistors.
  • the source of the reading transistor 1202 must be connected to the 3.3V—VDD power supply, and the potentials (voltages) of the nodes VRCS and VRC of the control circuit 1353 must be adjusted.
  • Control circuit 1351, 1352 writes the selected resistance change memory element (here, resistance change memory element 1401) out of a plurality of resistance change memory elements 1401, 1411 in a high resistance state or a low resistance state. Therefore, for example, as shown in FIG. 1, the gate potential of the selected clamp transistor (here, clamp transistor 13 01) and the gate potential of the write transistor 1101 are controlled among the plurality of clamp transistors 1301 and 1311. It is configured to
  • the control circuits 1351 and 1352 set the gate potential of the clamp transistor 1301 and the gate potential of the write transistor 1101, respectively, at the time of setting (the resistance change memory element 1401 is in a high resistance state state and a low resistance state state). In the case where the resistance change memory element 1401 is changed from the low resistance state to the high resistance state). Therefore, the clamp transistor 1301 and the write transistor 1101 have a set function and a reset function.
  • the control circuit 1352 includes a gate of the clamp transistor 1301 connected to the selected bit line (here, the bit line 1302) so that the potential at the time of setting is higher than that at the time of reset. Control the potential.
  • the control circuit 1352 controls the potential of the node CLOO to 3.3V at the time of setting and to 2.4V at the time of reset (control at the time of selection).
  • the column switch 1301 functions as a clamp transistor at reset. Note that, since the column switch 1301 is in a switch-on state when set, the column switch 1301 does not substantially function as a clamp transistor that clamps the potential of the bit line 1302 below a predetermined value.
  • control circuit 1352 uses the gate potential of the clamp transistor (here, the clamp transistor 1311) connected to the unselected bit line (here, the bit line 1312) as the ground potential (GND potential; 0. OV; VSS ) To control.
  • control circuit 1352 controls the potential of the node CL01 connected to the gate of the unselected clamp transistor 1311 to 0.OV (control when not selected).
  • control circuit 1351 controls the gate potential of the writing transistor 1101 so that the potential at the time of setting is higher than that at the time of resetting.
  • control circuit 1351 controls the potential of the node XWEO to 2.5 V at the time of setting and to 0.OV at the time of reset (control at the time of selection).
  • the current supplied from the power source (3.3V-VD D power source) to the selected resistance change memory element 1401 is limited. That is, the write transistor 1101 provided between the bit line 1302 connected to the selected resistance change memory element 1401 and the power supply (3.3V—VDD power supply) has a current limiting function when set. Note that the writing transistor 1101 is in a switch-on state at the time of resetting, and thus has substantially no current limiting function.
  • a write mode (set mode and reset mode), a read mode, and a power saving mode are provided as control modes. There is no power saving mode.
  • the control circuit 1351 includes the write transistor 11 Control 01 to switch off (fully closed). That is, the control circuit 1351 controls the gate potential of the writing transistor 1101 to 3.3 V (VDD), for example, as shown in FIG.
  • the control circuit 1351 controls the potential of the node XWEO to 3.3 V (VDD) in the read mode and the power saving mode (OFF).
  • the control circuit 1352 controls a selected clamp transistor (here, the clamp transistor 1 301) among the plurality of clamp transistors 1301 and 1311 to be in a switch-on state. (Control during selection). That is, the control circuit 1352 controls the gate potential of the selected clamp transistor 1301 to 3.3 V (V DD), for example, as shown in FIG. Here, at the time of reading, the control circuit 1352 controls the potential of the node CLOO to 3.3 V (VDD).
  • the potential of the node CLOO is controlled to 3.3V / 2.4V / 3.3V at the time of set Z reset, Z reset, respectively. In either case, however, the potential at node CL01 is controlled to 0.OV.
  • the resistance change memory can select the necessary voltage and current at the time of setting, resetting and reading.
  • Device 1401 can be supplied.
  • the control circuit (read circuit control circuit) 1353 reads out the resistance state of the selected resistance change memory element (here, the resistance change memory element 1401) among the plurality of resistance change memory elements 1401 and 14 11.
  • the gate potential of the reading transistor 1202 and the gate potential of the reading clamp transistor 1203 are controlled.
  • control circuit 1353 controls the potential of the node VRCS to 1.2 V (—constant voltage) and the potential of the node VRC to 0.9 V (—constant) as shown in FIG. Voltage).
  • the bit line connected to the selected resistance change memory element 1401 is read. 1302 is clamped below a predetermined value for reading. At the time of reading, the current supplied from the power supply (1.8V—VDD power supply) to the selected resistance change memory element 1401 is limited.
  • the control circuit (word line control circuit) 1356 has a selection transistor (in this case, the memory cell 1403) of the selected memory cell even when there is a deviation at the time of reset, set and read.
  • the gate potential of the selection transistor 1402) is controlled to the same potential (constant potential; here, 1.8 V).
  • the control circuit 1356 sets the potential of the word line WL0 connected to the gate of the selected selection transistor 1402 to 1.8 V (—constant potential). Control.
  • the control circuit 1356 controls the selection transistors 1402 and 1412 to be in a switch-off state (fully closed state). (Control when not selected) That is, the control circuit 1356 sets the gate potential of the unselected selection transistors 1402 and 1412 (that is, the potential of the word line WL0 connected to the gates of the unselected selection transistors 1402 and 1412) to 0. OV (VSS). To control.
  • the selected word line WL0 is always controlled to 1.8V (when selected), and the unselected word line WL1.
  • WL2 is always controlled at 0.0V (when not selected).
  • the control is performed to set the selected word line to 1.0 V at the time of setting and the selected word line to 1.8 V at the time of resetting, it is connected to the selected word line, and This means that some of the 8 memory cells connected to the selected bit line are set and some are reset (i.e., write ⁇ 0 '' in part and ⁇ 1 '' in part). I can't do it at the same time.
  • a common word line WL0 to WL2 is used by a plurality (eight in this case) of memory cells 1701 to 1708, and the selected word line is set and reset. Therefore, the selected word line is always set to the same potential. To set a part and reset a part at the same time.
  • the reset time is very long compared to the set time at present, so the effect is small. However, if the reset time is short and a resistance change memory element is found, the write time is shortened.
  • FF 135 control circuit 1351, 1352, 1356 If the power is not connected, as shown in Fig. 1, the potential of NO ⁇ WEO is controlled to 2.5V (write current limit control potential) CLOO potential is controlled to 3.3V, node CL01 potential is controlled to 0.OV, word line WLO potential is controlled to 1.8V, and word line WL1, WL2 potential is controlled to 0.OV. .
  • 2.5V write current limit control potential
  • CLOO potential is controlled to 3.3V
  • node CL01 potential is controlled to 0.OV
  • word line WLO potential is controlled to 1.8V
  • word line WL1, WL2 potential is controlled to 0.OV.
  • the gate potential of the write pMOS transistor 1101 is controlled to 2.5 V via the node XWEO of the control circuit 1351.
  • the source-gate voltage of the write pMOS transistor 1101 becomes 0.8V. This voltage value is slightly higher than the threshold voltage.
  • the writing pMOS transistor 1101 behaves like a current source. That is, the write pMOS transistor 1101 allows a constant current to flow relatively independently of the resistance value of the resistance serving as a load (mainly the resistance value of the resistance change memory element).
  • the resistance value of the load that is not the ideal current source is large, a voltage exceeding a certain level cannot be applied to the load resistance.
  • the write pMOS transistor 1101 functions as a voltage source with a voltage limiting function or a voltage source with a current limiting function.
  • a write pMOS transistor 1101 is provided, and the potential of the node X WE0 connected to the gate thereof is controlled to a desired set value (2.5 V in this case), thereby limiting the current limit, that is, the resistance
  • the upper limit of the current flowing through the memory element 1401 is determined. As the potential of the node XW E0 is lowered, a larger current flows through the resistance change memory element 1401.
  • the gate potential of the column switch 1301 is controlled to 3.3 V via the node CL00 of the control circuit 1352, and the column switch 1301 is switched on ( Fully open). As a result, the bit line 1302 is selected.
  • the gate potential of the column switch 1311 is controlled to 0.OV via the node CL01 of the control circuit 1352, the column switch 1311 is turned off (fully closed), and the bit line 1312 is not selected.
  • the selection transistor of the memory cell 1403 The gate potential of 1402 is controlled at 1.8V.
  • the path through which the current flows is 3.3V—VDD power supply ⁇ pMOS transistor 1101 for writing ⁇ column switch 1301 ⁇ resistance memory element 1401 ⁇ selection transistor 1402 ⁇ GND.
  • the resistance change memory element 1401 is set in a low resistance state while being in a high resistance state force.
  • the load becomes low resistance, and there is a possibility that an excessive current may flow through the resistance change memory element 1401.
  • the current flowing through the resistance change memory element 1401 does not increase so much.
  • the current flowing through the resistance change memory element 1401 is about 28 A before setting (high resistance state) and about 100 A after setting (low resistance state). In this case, the voltage applied to the resistance change memory element 1401 is greatly reduced.
  • the current limiting function of the write pMOS transistor 1101 can prevent an excessive current from flowing through the resistance change memory element 1401 and being destroyed.
  • the current flowing to the resistance change memory element 1401 is limited by the write pMOS transistor 1101 provided between the 3.3V-VDD power supply and the master bit line 1205. ing.
  • control circuit 1351, 1352, 1356 controls the potential of the node XWE0 to 0.0V and the potential of the node CL00 to 2.4V (write clamp control potential) as shown in Figure 1, for example. Then, the potential of the node CL01 is controlled to 0.0 V, and the potential of the word line WL0 is set to 1. Control to 8V and control the potential of word lines WL1 and WL2 to 0.OV.
  • the gate potential of the write pMOS transistor 1101 is controlled to 0.0 V via the node XWEO of the control circuit 1351.
  • the write pMOS transistor 1101 is switched on (fully opened).
  • the gate potential of the column switch 1301 is controlled to 2.4 V via the node CL00 of the control circuit 1352, and the bit line 1302 is selected.
  • the column switch 1301 functions as a clamp transistor, and the potential of the selected bit line 1302 is clamped to a predetermined value or less.
  • the threshold voltage of the clamp transistor 1301 is about 0.7V
  • the source potential of the clamp transistor 1301 is the gate potential (here 2.4V)
  • the potential (predetermined value) at which the source potential of the clamp transistor 1301 is clamped depends on the threshold voltage of the clamp transistor 1301 and the current flowing through the clamp transistor 1301.
  • the limit potential that is, the voltage applied to the resistance change memory element 1401 is reduced.
  • the upper limit is decided. Note that the higher the potential at the node CL00, the higher the voltage applied to the resistance change memory element 1401.
  • the gate potential of the column switch 1311 is controlled to 0.0 V via the node CL01 of the control circuit 1352, and the column switch 1311 is in the switch-off state (fully closed state). And bit line 1312 is not selected.
  • the potential of the word line WL0 is controlled by the control circuit 1356.
  • select transistor 1402 of memory cell 1403 is controlled to 1.8V.
  • the path through which current flows (current path at the time of writing) is the same as in the above-described setting.
  • the resistance change memory element 1401 is reset to a low resistance state force and a high resistance state.
  • the function of the column switch 1301 as a clamp transistor limits the potential of the bit line 1302 to which the resistance change memory element 1401 is connected to a predetermined value or less, and the voltage applied to the resistance change memory element 1401. Does not increase so much.
  • the voltage applied to the resistance change memory element 1401 is about 1.OV before reset (low resistance state) and about 1.5 V after reset (high resistance state).
  • the column switch 1301 by causing the column switch 1301 to function as a clamp transistor, a voltage exceeding the set voltage is applied to the resistance change memory element 1401 immediately after reset, and the column switch 1301 is set again. (That is, a low resistance state) is prevented.
  • the reading operation of the resistance change memory element 1401 will be described.
  • control circuits 1351, 1352, 1353, and 1356 control the potential of the node XWEO to 3.3V and the potential of the node CLOO to 3.3V, for example, as shown in FIG. CL01 potential is controlled to 0.OV, word line WLO potential is controlled to 1.8V, wordline WL1, WL2 potential is controlled to 0.OV, node VRCS potential is 1.2V (for reading) Current limit control potential), and control the potential of node VRC to 0.9V (reading clamp control potential).
  • the gate potential of the write pMOS transistor 1101 is controlled to 3.3 V via the node XWEO of the control circuit 1351. As a result, the write pMOS transistor 1101 is switched off (fully closed).
  • the gate potential of the column switch 1301 is controlled to 3.3 V via the node CL00 of the control circuit 1352, and the column switch 1301 is switched on (fully opened). As a result, the bit line 1302 is selected.
  • the gate potential of the column switch 1311 is controlled to 0.0 V via the node CL01 of the control circuit 1352, and the column switch 1311 is in the switch-off state (fully closed state). And bit line 1312 is not selected.
  • the potential of the word line WLO is controlled to 1.8 V by the control circuit 1356 (that is, when the word line WLO is selected)
  • the gate potential of the selection transistor 1402 of the memory cell 1403 is 1.8 V. Controlled.
  • the current flow path (current path at the time of reading) is: 1. 8V—VDD power supply ⁇ Reading pMOS transistor 1202 ⁇ Reading clamp transistor 1203 ⁇ Column switch 130 1 ⁇ Resistance-change memory element 1401 ⁇ Selection Transistor 1402 ⁇ GND.
  • the resistance state of the resistance change memory element 1401 is read by passing a current through the resistance change memory element 1401 through such a path.
  • the resistance value difference between the high resistance state and the low resistance state of the resistance change memory element 1401 is output from the primary output node 1206 of the readout circuit 1204 as a large potential difference.
  • the gate potential of the read p MOS transistor (read current source) 1202 is controlled to about 1.2 V via the node VRCS of the control circuit 1353.
  • the source-gate voltage of the read pMOS transistor 1202 becomes 0.6 V, and the read pMOS transistor 1202 functions as a current source for supplying a constant current to the current path during reading.
  • the current limiting function of the read pMOS transistor 1202 prevents a current exceeding a certain level from flowing in the current path during reading.
  • the potential of the node VRCS connected to the gate of the reading pMOS transistor 1202 is controlled to a desired setting value (1.2 V in this case), thereby limiting the current, that is, the current flowing in the current path during reading.
  • the upper limit is decided.
  • the gate potential of the read clamp transistor 1203 is controlled to 0.9 V via the node VRC of the control circuit 1353.
  • the potential of the master bit line 1205 is clamped to 0.4 V or less, for example.
  • the potential of the bit line 1302 is clamped below a predetermined value for reading.
  • the limit potential that is, the potential of the master bit line 1205, and thus Determines the upper limit of the potential of the bit line 1302 [0080]
  • the resistance between the source and the drain of the read clamp transistor 1203 is the voltage between the source and the gate. It is very different by slight difference. That is, the resistance between the source and the drain of the read clamp transistor 1203 varies greatly depending on the potential difference of the master bit line 1205 to which the source of the read clamp transistor 1203 is connected.
  • the resistance change memory element 1401 Since the pMOS transistor 1202 for reading tries to flow a constant current through the current path during reading, the resistance change memory element 1401 has a resistance change depending on whether it is in a low resistance state or in a high resistance state.
  • the difference in the resistance value of the memory element 1401 becomes the potential difference of the master bit line 1205 (that is, the potential difference between the source and the gate of the read clamp transistor 1203).
  • the potential difference (voltage) between the drains is very different.
  • the potential of the master bit line 1205 is, for example, about 50 mV when the resistance change memory element 1401 is in the low resistance state (eg, 4 k ⁇ ).
  • a high resistance state for example, 80 k ⁇
  • the potential difference between the source and the drain of the read clamp transistor 1203 is, for example, about 200 mV when the resistance change memory element 1401 is in the low resistance state (for example, 4 kQ), for example, in the high resistance state (for example, For example, 80k ⁇ is about 1.7V.
  • the difference in resistance value between the high resistance state and the low resistance state of the resistance change memory element 1401 is output from the primary output node 1206 of the read circuit 1204 as a large potential difference.
  • the resistance change memory According to the resistance change memory according to the present embodiment, there is an advantage that writing (set and reset) and reading to the resistance change memory element 1401 can be performed normally. That is, according to the present resistance change memory, there is an advantage that it is possible to provide a circuit configuration for generating a voltage / current signal that can be normally set, reset and read.
  • FIGS. 4 (A) and 4 (B) show simulation results in the circuit configuration of the resistance change memory as described above.
  • the resistance change memory element 1401 uses a pure resistance having a resistance value of 80 k ⁇ in the high resistance state and a resistance value of 4 k ⁇ in the low resistance state.
  • Fig. 4 (A) shows a resistance change memory element when off (during power saving), before setting (resistance change memory element 1401 is in a high resistance state), after setting (resistance change memory element 1401 is in a low resistance state).
  • resistance change When reading when 401 is in low resistance state (when reading low resistance), before resetting (resistance change memory element 1401 is in low resistance state), after reset (resistance change memory element 1401 is in high resistance state), resistance change
  • the current flowing through the resistance change memory element 1401 after setting is suppressed to about 100 A, and the voltage applied to both ends of the resistance change memory element 1401 after reset is 1. It is suppressed to 5V or less.
  • a voltage of about 2.2 V can be applied to the resistance change memory element 1401 before setting.
  • FIG. 4B shows the range of the set voltage and the reset voltage of the resistance change memory element 1401 for which the simulation capability is also obtained!
  • the set voltage of the resistance change memory element 1401 is 1.498 V or more and 2.249 V or less, and the reset voltage is 0. 408V or more 1. 039V or less is required.
  • writing can be performed with the circuit configuration of the resistance change memory as described above. For example, when the reset voltage of the resistance change memory element 1401 is 0.75 V and the set voltage is 1.6 V, writing can be performed with the above-described circuit configuration.
  • forming voltage of the resistance change memory element 1401 is 1.498V or more and 2.249V or less, forming is performed by the setting operation in the above circuit configuration.
  • the resistance change memory element 1401 is required to have a set voltage of 1.600V or more and 2. OOOV or less, and a reset voltage of 0.5 to 500V or more and 0.90V or less.
  • FIGS. 5 and 6 cross-sectional views taken along arrows A—A ′ in FIG. 5). To do.
  • an element isolation film 32 that defines an element region is formed on a silicon substrate 30.
  • each element region has a rectangular shape that is long in the X direction.
  • the plurality of element regions (active regions) are arranged in a staggered pattern.
  • a plurality of word lines WL extending in the Y direction are formed on the silicon substrate 30 on which the element isolation film 32 is formed.
  • two word lines WL are extended in each element region.
  • source Z drain regions 36 and 38 are formed in the active regions on both sides of the word line WL.
  • two selection transistors ST each having the gate electrode 34 also serving as the word line WL and the source Z drain regions 36 and 38 are formed.
  • Two selection transistors ST formed in one element region share a source Z drain region 36.
  • An interlayer insulating film 40 is formed on the silicon substrate 30 on which the selection transistor ST is formed.
  • a contact plug 46 connected to the source / drain region 36 and a contact plug 48 connected to the source Z drain region 38 are embedded.
  • ground line 50 electrically connected to the source / drain region 36 (source terminal) via the contact plug 46 and a source Z drain region 38 ( A relay wiring 52 electrically connected to the drain terminal) is formed.
  • the ground line 50 extends in the Y direction.
  • an interlayer insulating film 54 is formed on the interlayer insulating film 40 on which the ground line 50 and the relay wiring 52 are formed.
  • a contact plug 58 connected to the relay wiring 52 is embedded in the interlayer insulating film 54.
  • a resistance change memory element RMD is formed on the interlayer insulating film 54 in which the contact plug 58 is embedded.
  • the resistance change memory element RMD is formed on the lower electrode 60 and the lower electrode 60 electrically connected to the source Z drain region 38 via the contact plug 58, the relay wiring 52, and the contact plug 48.
  • the resistance change memory material constituting the resistance change memory layer 62 in addition to TiO, for example, NiO, YO, CeO, MgO, ZnO, ZrO, HfO, WO, NbO, TaO, Cr O, MnO, AIO, VO, SiO, etc. can be applied.
  • An acidic material can also be applied. It is to be noted that such a resistance change memory material can be used alone, and a resistance change memory layer having a single layer structure can be formed, or any combination thereof can be used to form a resistance change memory layer having a stacked structure. Also good.
  • an electrode material constituting the lower electrode 60 and the upper electrode 64 in addition to platinum, for example, Ir, W, Ni, Au, Cu, Ag, Pd, Zn, Cr, Al, Mn, Ta, and the like.
  • the electrode material constituting the lower electrode 60 and the electrode material constituting the upper electrode 64 may be the same or different.
  • An interlayer insulating film 68 is formed on the interlayer insulating film 54 on which such a resistance change memory element RMD is formed, for example, as shown in FIG.
  • a contact plug 72 connected to the upper electrode 64 of the resistance change memory element RMD is embedded in the interlayer insulating film 68.
  • a bit line BL electrically connected to the upper electrode 64 of the resistance change memory element RMD through the contact plug 72 is formed. As shown in FIG. 5, the bit line BL extends in the X direction.
  • the resistance change memory according to the present embodiment is different from the first embodiment in the configuration of the column switch.
  • the column switch 1304 (1314) is connected to the nMOS ⁇ transistor 1301 (1311) and the nMOS ⁇ transistor 1301 (1311) in parallel with IJ. Powered by 1303 (1313), nMOS transistor 1301 (131 1) and pMOS transistor 1303 (1313) share the source and drain! /
  • the pMOS transistor 1303 (1313) is used when the resistance change memory element 1401 is set (that is, when the resistance change memory element 1401 is in a high resistance state state and a low resistance state).
  • the line 1302 is set to a high potential so as to apply a larger voltage to the resistance change memory element 1401 before setting (high resistance state).
  • a pMOS transistor 1303 is provided so that a larger voltage can be applied to the resistance variable memory element 1401 before setting.
  • the gate oxide film thickness of the pMOS transistors 1303 and 1313 is set to 8. Onm. From this point, the pMOS transistors 1303 and 1313 have a pressure of 3. 3 V or more.
  • the ⁇ MOS transistors 1303 and 1313 are called thick film transistors.
  • the pMOS transistors 1303 and 1313 are configured to have a gate oxide film that is a predetermined thickness or more (for example, twice or more) thicker than the gate oxide films of the selection transistors 1402 and 1412. ing.
  • the predetermined value is set as a value that exceeds the range of variation due to the process.
  • the pMOS transistors 1303 and 1313 have a gate length of 0.34 ⁇ m and a gate width of 6.! Note that the pMOS transistors 1303 and 1313 only need to allow current to flow when the resistance change memory element 1401 at the time of setting is in a high resistance state (before setting), so the gate width is the pMOS transistor for writing 1101 or the nMOS transistor 1301. It may be smaller.
  • the nMOS transistor 1301 (1311) has the potential of the bit line 1302 (1312) to which the nMOS transistor 1301 (1311) is connected not more than a predetermined value (predetermined value for writing), as in the first embodiment. It has a function to clamp to. Therefore, the nMOS transistors 1301 and 1311 constituting the column switches 1304 and 1314 are also referred to as clamp transistors.
  • the source of the nMOS transistor 1301 (1311) and the drain of the pMOS transistor 1303 (1313) are connected to the bit line 1302 (to which the memory cell 1401 (1411) is connected)
  • the drain of the nMOS transistor 1301 (1311) and the source of the pMOS transistor 1303 (1313) are connected to the drain of the pMOS transistor 1101 via the master bit line 1205, and the nMOS transistor , Connected to node CLOO (CLOl) and node CPLOO (CPLOl) of control circuit 1355.
  • the control circuit (column switch control circuit) 1355 has a pMOS transistor (here, pMOS transistor 1303) selected out of the pMOS transistors 1303 and 1313, and the resistance change memory element 1401 has a high resistance state power. It is configured to control the switch state when the resistance change state is set and to control the switch-off state when resetting the resistance change memory element 1401 from the low resistance state to the high resistance state.
  • pMOS transistor 1303 selected out of the pMOS transistors 1303 and 1313
  • the resistance change memory element 1401 has a high resistance state power. It is configured to control the switch state when the resistance change state is set and to control the switch-off state when resetting the resistance change memory element 1401 from the low resistance state to the high resistance state.
  • the pMOS transistor 1303 is switched on, and a large voltage is applied to the resistance change memory element 1401 before setting (high resistance state).
  • the pMOS transistor 1303 is switched off, and potential / current is transmitted by the nMOS transistor 1301.
  • control circuit 1355 controls the potential of the node CPL00 to 0.0 V (VSS potential) at the time of setting and 3.3 V (VDD potential) at the time of resetting.
  • Control read 3.
  • Control to 3V (VDD potential) control when selected).
  • control circuit 1355 controls the gate potential of the unselected pMOS transistor (here, the pMOS transistor 1313) of the pMOS transistors 1303 and 1313 to 3.3 V (VDD potential).
  • control circuit 1355 controls the potential of the node CPL01 connected to the gate of the unselected pMOS transistor 1313 to 3.3 V (VDD potential) (when not selected). Control).
  • the resistance change memory according to this embodiment has a plurality of identical circuit configurations (here, 8) as shown in the overall circuit configuration diagram of FIG. 8, for example.
  • a configuration example of a resistance change memory having eight memory blocks 1701 to 1708 is shown. is doing.
  • the figure shows an example of the configuration of an 8-bit input / output interface resistance change memory (low-priced product) that has 8 input / output external interfaces and can write or read in 8-bit units.
  • the configuration of the resistance change memory is not limited to this.
  • the resistance change memory may be configured as a resistance change memory (high performance product) of a 32-bit input / output interface.
  • a plurality (three in this case) of common word lines WL0 to WL2 are connected to the memory blocks 1701 to 1708. That is, the word lines WL0 to WL2 are provided so as to pass through all the memory blocks 1701 to 1708.
  • bit lines connected to one master bit line are shown, and the force of connecting 16 memory cells to one word line is actually 1 Eight bit lines are connected to one master bit line via a column switch, and one word line is connected to 64 memory cells. In many cases, 4 to 16 bit lines are provided.
  • the resistance change memory according to the present embodiment has the same effect as that of the first embodiment described above.
  • FIGS. 9A and 9B show simulation results in the circuit configuration of the resistance change memory as described above.
  • the resistance change memory element 1401 uses a pure resistance having a resistance value of 80 k ⁇ in the high resistance state and a resistance value of 4 k ⁇ in the low resistance state.
  • Fig. 9 (A) shows a resistance change memory element when off (during power saving), before setting (resistance change memory element 1401 is in a high resistance state), after setting (resistance change memory element 1401 is in a low resistance state).
  • the current flowing through the resistance change memory element 1401 after setting is suppressed to about 100 A, and the voltage applied to both ends of the resistance change memory element 1401 after reset is 1. It is suppressed to 5V or less.
  • a voltage of about 3. IV can be applied to the resistance change memory element 1401 before setting.
  • the column switch 1304 to include the pMOS transistor 1303, a larger voltage than that in the first embodiment is applied to the resistance change memory element 1401, and the resistance change memory element It can be seen that the applied voltage to 1401 can be improved.
  • the potential of the primary output node 1206 when reading when the resistance change memory element 1401 is in the low resistance state (during low resistance reading), the potential of the primary output node 1206 is 0.105V, and the resistance change memory element 1401 has a high resistance. At the time of reading in the state (high resistance reading), the potential of the primary output node 1206 is 1.763 V, and the resistance change memory element 1401 is in the low resistance state and in the high resistance state, It can be seen that the potential of the primary output node 1206 has a difference of 1.6 V or more.
  • FIG. 9 (B) shows the range of the set voltage and the reset voltage of the resistance change memory element 1401 for which the simulation capability is also obtained!
  • the set voltage of the resistance change memory element 1401 is 1.498V or more and 3.135V or less, and the reset voltage is 0. 408V or more 1. 039V or less is required.
  • the set voltage and reset voltage of the resistance change memory element 1401 are within these ranges. If it exists, writing can be performed with the circuit configuration of the resistance change memory as described above. For example, when the reset voltage of the resistance change memory element 1401 is 0.75 V and the set voltage is 1.6 V, writing can be performed with the above-described circuit configuration.
  • the forming voltage of the resistance change memory element 1401 is 1.498V or more and 3.135V or less, the forming can be performed by the setting operation in the above circuit configuration. If the column switch 1304 is configured to include the pMOS transistor 1303 as in the present embodiment, there is an effect that forming is easier than in the first embodiment.
  • the resistance change memory according to this embodiment is different from that of the above-described second embodiment in that the pMOS transistor 1101 and the column switch 1304 used for writing without providing a separate reading circuit are used as a reading circuit. The point is different.
  • the read circuit is configured by the read pMOS transistor 1202 and the read clamp transistor (nMOS transistor) 12 03 that serve as a current source.
  • the configuration and connection relationship (combination) of the pMOS transistor 1202 and the nMOS transistor 1203 constituting the read circuit are the same as the configuration and connection relationship (combination) of the pMOS transistor 1101 and the nMOS transistor 1301 used for writing.
  • the reading circuit is composed of a pMOS transistor 1101 and a column switch 1304 used for writing.
  • the drain of the multi-function pMOS transistor 1101, the drain of the nMOS transistors 1301 and 1311 and the sources of the pMOS transistors 1303 and 1313 constituting the power switch 1304 are the primary output nodes. Connected to 1206.
  • the node 1206 to which the master bit line 1205 is connected is the next output node. During reading, the node 1206 passes through this node 1206. Therefore, the pMOS transistor (multi-function pMOS transistor) 1101 and the column switch 1304 that constitute the readout circuit have a potential of a large difference between the high resistance state and the low resistance state (here, amplified by the column switch 1304). Output potential).
  • control circuits 1357 and 1358 read out the resistance state of the selected resistance change memory element (here, the resistance change memory element 1401) among the plurality of resistance change memory elements 1401 and 1411.
  • the selected resistance change memory element here, the resistance change memory element 1401
  • the gate potential of the transistors constituting the selected column switch here, the transistors 1301 and 1303 constituting the column switch 1304.
  • the multi-function transistor 1101 is configured to control the gate potential.
  • the control circuits 1357 and 1358 determine the gate potential of the transistors 1301 and 1303 constituting the selected column switch 1304 and the gate potential of the multi-function transistor 1101 (transistor having a current limiting function).
  • the column switch and the multi-function transistor have a set function, a reset function, and a read function.
  • control circuit 1358 has a higher potential at the time of setting than at the time of reset, and at the time of resetting than at the time of reading. Are controlled so that the gate potentials of the transistors 1301 and 1303 constituting the column switch 1304 connected to the selected bit line (here, the bit line 1302) are controlled.
  • control circuit 1358 sets the potential of the node CL00 as shown in FIG. 10, for example. Control to 3.3V at reset, control to 2.4V at reset, and control to 0.9V at read (control when selected).
  • the potential of the selected bit line 1302 is clamped to a predetermined value or less during reset. That is, the nMOS transistor 1301 constituting the column switch 1301 functions as a clamp transistor at reset.
  • the potential of the selected bit line 1302 is clamped to a predetermined value for reading or less during reading. That is, the nMOS transistor 1301 constituting the column switch 1304 functions as a clamp transistor during reading.
  • nMOS transistor 1301 that constitutes the column switch 1301 is in the switch-on state (fully open state) when set, so it effectively functions as a clamp transistor that clamps the potential of the bit line 1302 below a predetermined value for reading. do not do.
  • the potential of the node CL00 at the time of reading is not written to the resistance change memory element 1401, and the potential of the bit line 1302 is set to the high resistance state and the low resistance state. From the standpoint of being able to output to the primary output node 1206, the difference is set to be lower than the potential of the node CL00 at the time of reset.
  • the potential of node CL00 at the time of reading is set to 0.9V.
  • the control circuit 1358 sets the gate potential of the nMOS transistor 1311 constituting the column switch 1314 connected to the unselected bit line (here, the bit line 1312) to the ground. Control to potential (GND potential; 0.0V; VSS).
  • the control circuit 1358 controls the potential of the node CL01 connected to the gate of the nMOS transistor 1311 constituting the unselected column switch 1314 to 0.0 V (when not selected). control).
  • the control circuit 1358 controls the gate potential of the pMOS transistor 1313 constituting the column switch 1314 connected to the unselected bit line 1312 to 3.3 V (VDD potential).
  • control circuit 1358 controls the potential of the node CPL01 connected to the gate of the pMOS transistor 1313 constituting the unselected column switch 1314 to 3.3 V (VDD potential) (non-voltage). Control during selection).
  • control circuit 1358 controls the potential of the node CPL00 to 0.0 V (VSS potential) at the time of setting and 3.3 V (VDD potential) at the time of resetting. ) And 3.3V (VDD potential) during reading (control during selection; see Figure 10).
  • the pMOS transistor 1303 is switched on, and a large voltage is applied to the resistance change memory element 1401 before setting (high resistance state).
  • the pMOS transistor 1303 is switched off, and potential / current is transmitted by the nMOS transistor 1301.
  • the control circuit 1358 is controlled by a first selector (potentials of transistors 1321 to 1324 as shown in FIG. 12, for example).
  • Selector potentials of transistors 1321 to 1324 as shown in FIG. 12, for example.
  • Selector 1365
  • second selector potential selector
  • third selector potential selector
  • a DC-DC converter 1359 as shown in FIG. 13 [a constant potential generated by this (here, 3.3V, 2.4V, 0.9V, 0. (0V) may be selected and supplied to control the potential of the nodes CL00, CL01, CPL00, and CPL01.
  • WDATA0 is a node to which data to be written is supplied.
  • XWDA TA0 is a node to which an inverted signal of WDATA0 is supplied.
  • WC is a node to which a write control signal is supplied, and is “H” (High) in the write mode and “L” (Low) in the read mode.
  • XWC is a node to which an inversion signal of WC is supplied.
  • CSL0 and CSL1 are nodes to which an address decoded column address signal is supplied.
  • the DC-DC converter 1359 receives 3.3V-VDD potential (3.3V) and 0.OV-VSS potential (0.OV). 2.74V, 2.5V, 2.4V, 1.8V (VDD), 0.9V are configured to output each potential.
  • the first selector 1365 is a circuit that selects a potential supplied to the gate of the nMOS transistor 1301 of the column switch 1304 to be selected.
  • the potential of node 1361 is selected by the circuit on the left side of FIG. 12 of second selector 1366 and supplied to node CLOO.
  • the potential of the node 1362 is selected and supplied to the node CPLOO by the circuit on the right side of the second selector 1366 in FIG.
  • the gate potential of the nMOS transistor 1301 constituting the column switch 1304 is controlled to the potential of the node 1361 (3.3V at the time of setting, 2.4V at the time of resetting, 0.9V at the time of reading), and the column switch 1304 is constituted.
  • the gate potential of the pMOS transistor 1303 is controlled to the potential of 1362.
  • the potential of the node 1362 becomes “L” (here, 0.0 V) when XWDATAO is “H” and WC is “H” (when set), and XWDATAO is “L”. ”And when WC is“ H ”(at reset), it becomes“ H ”(3.3 V here), and when WC is“ L ”(when reading), it is“ H ”(here 3. 3V).
  • the potential of the node 1361 is selected by the circuit on the left side of FIG. 12 of the third selector 1367 and supplied to the node CL01.
  • the potential of the node 1362 is selected by the circuit on the right side of the third selector 1367 in FIG. 12 and supplied to the node CPL01.
  • the gate potential of the nMOS transistor 1311 constituting the column switch 1314 is controlled to the potential of the node 1361 (3.3V at the time of setting, 2.4V at the time of resetting, 0.9V at the time of reading), and the column switch 1314 is constituted.
  • the gate potential of the pMOS transistor 1313 is controlled to the potential of 1362 (0.0V at set, 3.3V at reset, 3.3V at read).
  • control circuit 1357 has a higher potential at the time of setting than at the time of resetting as shown in FIG. 10, for example.
  • the gate potential of the multi-function transistor 1101 is controlled so that the potential during reading is higher than that during reset.
  • control circuit 1357 controls the potential of the node XWE0 to 2.5 V at the time of setting (when selected) and to 0.0 V at the time of reset (when selecting) When reading (selected), control to 2.74V, and when saving power (not selected), control to 3.3V (VDD). Note that the power saving mode may not be provided.
  • the multi-function transistor 1101 provided between the bit line 1302 connected to the selected resistance change memory element 1401 and the power supply (3.3V—VDD power supply) has a current limiting function at the time of setting and reading. Yes. Note that the multi-function transistor 1101 does not actually have a current limiting function because it is in a switch-on state upon reset. [0141]
  • the potential of node XWEO at the time of reading is set to a voltage slightly lower than the potential of 3.3V—VDD power supply potential and the threshold value of pMOS transistor 1101 at bow IV. Yes.
  • the potential of the node XWEO at the time of reading is preferably set higher than the potential of the node XWEO at the time of setting.
  • the pMOS transistor 1101 is used as a current source for passing a small current, and when the resistance change memory element 1401 is in the low resistance state, the resistance change memory element 1401 While the voltage applied to both ends is kept low so that the potential of the bit line 1302 is lowered, the voltage applied to both ends of the resistance change memory element 1401 is high when the resistance change memory element 1401 is in a high resistance state. This is because the potential of the bit line 1302 is increased so that the potential of the bit line 1302 varies greatly depending on the resistance state of the resistance change memory element 1401.
  • the potential of node XWE0 at the time of reading is set to 2.74V, for example.
  • the control circuit 1357 includes a first selector (potential selector) 1165 composed of transistors 1158 and 1159, and a transistor 1155 as shown in FIG.
  • the second selector (potential selector) 1166 consisting of ⁇ 1157
  • the third selector (potential selector) 1167 consisting of transistors 1151 to 1153 and an inverter 1154, and these selectors 1165 to 1167
  • a constant potential 3.3V, 2.74V, 2.5V, 0.0V in this case
  • WDATA0 is a node to which data to be written is supplied.
  • WC is a node to which a write control signal is supplied, and is “H” (High) in the write mode and “L” (Low) in the read mode.
  • XWC is a node that is supplied with the WC inversion signal. It is.
  • CE is a node to which a chip enable signal is supplied, and is “LJ (Low)” in the power saving mode, and “H” (High) otherwise.
  • the second selector 1166 selects the potential of the node 1162 (2.5 V at the time of setting, 0.OV at the time of resetting) and is supplied to the node 1161.
  • WC is “H” (during writing)
  • the second selector 1166 selects the potential of the node 1162 (2.5 V at the time of setting, 0.OV at the time of resetting) and is supplied to the node 1161.
  • WC is “L” (during reading)
  • 2.74V is selected by the second selector 1166 and supplied to the node 1161.
  • the third selector 1167 causes the potential of the node 1161 (2.5V at set, 0.0V at reset, 2. at read). 74V) is selected and supplied to node XWE0. That is, the gate potential of the multi-function transistor 1101 is controlled to the potential of the node 1161 (2.5 V at the time of setting, 0.0 V at the time of resetting, 2.74 V at the time of reading).
  • CE is “L” (in power saving mode)
  • 3.3V is selected by the third selector 1167 and supplied to the node XWE0. That is, the gate potential of the multi-function transistor 1101 is controlled to 3.3V.
  • control circuit (word line control circuit) 1356 can be reset, set, or read (selected) in the same manner as in the first and second embodiments described above.
  • the gate potential of the selection transistor of the selected memory cell here, the selection transistor 1402 of the memory cell 1403 is controlled to the same potential (constant potential; here, 1.8 V) (see, for example, FIG. 10).
  • the control circuit 135 6 sets the potential of the word line WL0 connected to the gate of the selected selection transistor 1402 to 1.8 V (—constant potential). To control.
  • the control circuit 1356 controls the selection transistors 1402 and 1412 to be in a switch-off state (not selected). Control of time). That is, the control circuit 1356 controls the gate potential of the non-selected transistor 1402, 1412 (that is, the non-selected selection transistor 1402, 1). The potential of the word line WLO connected to the gate of 412 is controlled to 0. OV (VSS) (see Figure 10 for example).
  • the potential of the node CLOO is controlled to 3.3V / 2.4V / 0.9V at the time of set Z reset, Z off, respectively, and the node CPLOO Is set to 0. OV / 3. 3V / 3. 3V when Z is reset, and Z is off. In both cases, the potential of node CL01 is controlled to 0.0V.
  • CPL01 will be controlled to 3.3V.
  • the resistance change memory according to this embodiment has the same circuit configuration as shown in, for example, the overall circuit configuration diagram of FIG.
  • a plurality of (here, eight) memory blocks (memory cell blocks) 1701 to 1708 are provided.
  • a configuration example of a resistance change memory including eight memory blocks 1701 to 1708 is shown.
  • the figure shows an example of the configuration of an 8-bit input / output interface resistance change memory (low-priced product) that has 8 input / output external interfaces and can write or read in 8-bit units.
  • the configuration of the resistance change memory is not limited to this.
  • the resistance change memory may be configured as a resistance change memory (high performance product) of a 32-bit input / output interface.
  • a plurality (three in this case) of common word lines WL0 to WL2 are connected to the memory blocks 1701 to 1708.
  • the drains WL0 to WL2 are provided to pass through all the memory blocks 1701 to 1708.
  • bit lines connected to one master bit line are shown, and the force of connecting 16 memory cells to one word line is actually 1 Eight bit lines are connected to one master bit line via a column switch, and one word line is connected to 64 memory cells. In many cases, 4 to 16 bit lines are provided.
  • control circuits 1357, 1358, 1356 control the potential of the node X WEO to 2.74V (reading current limit control potential) and the potential of the node CLOO to 0.9V ( Control the potential of node CL01 to 0.OV, control the potential of word line WLO to 1.8V, and control the potential of word lines WL1, WL2 to 0.OV.
  • the gate potential of the multi-function pMOS transistor 1101 is controlled to 2.74 V via the node XWEO of the control circuit 1357.
  • the current supplied from the power source (3.3V—VDD power source) to the selected resistance change memory element 1401 is limited by the multi-function pMOS transistor 1101.
  • the gate potential of the nMOS transistor 1301 constituting the column switch 1304 is controlled to 0.9 V via the node CL00 of the control circuit 1358, and thereby the bit line 1302 is selected.
  • the nMOS transistor 1301 clamps the potential of the selected bit line 1302 below a predetermined value for reading.
  • the gate potential of the pMOS transistor 1303 constituting the column switch 1304 is controlled to 3.3 V, and the pMOS transistor 1303 is switched on (fully opened).
  • the gate potential of the nMOS transistor 1311 constituting the column switch 1314 is controlled to 0.0 V via the node CL01 of the control circuit 1358, and the column switch 1311 is in the switch-off state. (Fully closed state). As a result, the bit line 1312 is not selected. Note that the gate potential of the pMOS transistor 1313 constituting the column switch 1314 is controlled to 3.3 V, and the pMOS transistor 1313 is switched on (all Open state).
  • the path through which the current flows (current path at the time of reading) is 3.3V—VDD power supply ⁇ multifunctional pMOS transistor 1101 ⁇ column switch 1304 ⁇ resistance memory element 1401 ⁇ selection transistor 1402 ⁇ GND.
  • the resistance state of the resistance change memory element 1401 is read by passing a current through the resistance change memory element 1401 through such a path.
  • the resistance value difference between the high resistance state and the low resistance state of the resistance change memory element 1401 is a large potential difference.
  • the multifunction p is connected via the node XWE0 of the control circuit 1357.
  • the gate potential of the MOS transistor (readout current source) 1101 is controlled to about 2.74V.
  • the multi-function pMOS transistor 1101 functions as a current source that allows a constant current to flow in the current path during reading.
  • the current limiting function of the multi-function pMOS transistor 1101 prevents a current exceeding a certain level from flowing in the current path during reading.
  • the limiting current that is, the current at the time of reading is set.
  • the upper limit of the current flowing through the path is determined.
  • the gate potential of the nMOS transistor (reading clamp transistor) 1301 constituting the column switch 1304 is controlled to 0.9 V via the node CL00 of the control circuit 1358.
  • the potential of the bit line 1302 is clamped below a predetermined value for reading.
  • the limit potential that is, the bit line
  • the upper limit of the potential of 1302 is determined.
  • the resistance between the source and gate of the nMOS transistor 1301 constituting the column switch 1304 In a region where the voltage of the nMOS transistor 1301 constituting the column switch 1304 is slightly higher than the threshold voltage, the resistance between the source and the drain of the nMOS transistor 1301 varies greatly depending on a slight difference in the voltage between the source and the gate. In other words, the resistance between the source and drain of the nMOS transistor 1301 constituting the column switch 1304 differs greatly depending on the potential difference of the bit line 1302 to which the source of the nMOS transistor 1301 constituting the column switch 1304 is connected. .
  • the multi-function pMOS transistor 1101 tries to pass a constant current through the current path during reading. Therefore, the resistance change between the resistance change memory element 1401 in the low resistance state and in the high resistance state The difference in resistance value of the memory element 1401 becomes the potential difference of the bit line 1302 (that is, the potential difference between the source and gate of the nMOS transistor 1301 constituting the column switch 1304), and this difference constitutes the column switch 1304.
  • the potential difference (voltage) between the source and drain of the nMOS transistor 1301 differs greatly.
  • the resistance value difference between the high resistance state and the low resistance state of the resistance change memory element 1401 is output as a primary potential node 1206 (master bit line) as a large potential difference.
  • the resistance change memory according to this embodiment, there are the same effects as those of the first embodiment and the second embodiment described above.
  • the occupied area can be saved as compared with the case where the writing circuit and the reading circuit are provided separately.
  • FIGS. 15A and 15B show the simulation results in the circuit configuration of the resistance change memory as described above.
  • the resistance change memory element 1401 uses a pure resistance having a resistance value of 80 k ⁇ in the high resistance state and a resistance value of 4 k ⁇ in the low resistance state.
  • Fig. 15 (A) shows a resistance change memory element when off (during power saving), before setting (resistance change memory element 1401 is in a high resistance state), after setting (resistance change memory element 1401 is in a low resistance state).
  • the current flowing through the resistance change memory element 1401 after setting is suppressed to about 100 ⁇ , and the voltage applied to both ends of the resistance change memory element 1401 after reset Is kept below 1.5V.
  • a voltage of about 3. IV can be applied to the resistance change memory element 1401 before setting.
  • the column switch 1304 to include the pMOS transistor 1303, a larger voltage than that in the first embodiment is applied to the resistance change memory element 1401, and the resistance change memory element It can be seen that the applied voltage to 1401 can be improved.
  • FIG. 15B shows the range of the set voltage and the reset voltage of the resistance change memory element 1401 in which the simulation capability is also obtained!
  • the set voltage of the resistance change memory element 1401 is 1.498V or more and 3.135V or less, and the reset voltage is 0. 408V or more 1. 039V or less is required.
  • the set voltage and reset voltage of the resistance change memory element 1401 are within these ranges. If it exists, writing can be performed with the circuit configuration of the resistance change memory as described above. For example, when the reset voltage of the resistance change memory element 1401 is 0.75 V and the set voltage is 1.6 V, writing can be performed with the above-described circuit configuration.
  • the forming voltage of the resistance change memory element 1401 is 1.498V or more and 3.135V or less, the forming can be performed by the setting operation in the above circuit configuration. If the column switch 1304 is configured to include the pMOS transistor 1303 as in the present embodiment, there is an effect that forming is easier than in the first embodiment.
  • the set voltage range is wider than that of the first embodiment. Therefore, the resistance change memory is larger than that of the first embodiment.
  • the set voltage of element 1401 may vary!
  • the present embodiment has been described as a modification of the above-described second embodiment, the present embodiment is not limited to this.
  • the present embodiment is applied to the above-described first embodiment. It ’s all right.
  • the gate width required for each transistor may be set so as to increase in proportion to the reset switching current.
  • the gate width of all transistors can be set to increase at the same rate in proportion to the reset switching current.
  • Fig. 16 (A) shows the reset switching current created based on this concept.
  • the gate width conversion coefficient a can also be regarded as the gate width of the selection transistors 1402 and 1412. This relationship can be expressed by the following equation.
  • Gate width conversion coefficient a 4.00 (/ mA) X reset switching current
  • FIG. 16B shows the relationship between the reset switching current (mA) and the gate width of the nMOS transistors 1301 and 1311 constituting the write or multi-function pMOS transistor 1101 and the column switches 1304 and 1314 (pMOS transistor 1101 and The reset switching current dependence of the gate width of the nMOS transistors 1301 and 1311 constituting the column switches 1304 and 1314 is shown. This relationship can be expressed by the following equation.
  • nMOS transistor gate width for writing or multi-function pMOS transistor and column switch 48.0 ( ⁇ m / mA) X reset switching current
  • the data (information) stored in the resistance change memory elements 1401 and 1411 is read from the primary output node 1206 via the plurality of bit lines 1302 and 1312.
  • the primary output node 1206 For example, when configuring as a large-capacity memory, read It is preferable to provide a drive circuit outside the primary output node 1206 in order to increase the protruding speed.
  • each of the memory blocks 1701 to 1708 is divided into a multi-function pMOS transistor 1101, one or a plurality of bit lines, one or a plurality of column switches, and a plurality of sub-blocks including a plurality of memory cells.
  • the driver circuit may be provided so as to be connected to the primary output nodes 1206-1 to 1206-4 of the sub-blocks 1701-1 to 1701-4.
  • the nodes connected to control the gate potential of the transistors constituting the column switch are common to the column switches provided in one sub-block.
  • the drive circuit includes a plurality of inverters connected to each of the primary output nodes 1206-1 to 1206-4 of each of the sub-blocks 1701-1 to 170 1-4. 1801 to 1804 and a plurality of transmission gates 1851 to 1854 connected to each of the inverters 1801 to 1804, and the primary output nodes 1206 to 1 of each of the sub blocks 1701-1 to 1701-4 1206-4 forces Connected to one output node 1841 through each inverter 1801 to 1804 and each transmission gate 1851 to 1854.
  • the outputs from the primary output nodes 1206-1 to 4 are amplified by the inverters 1801 to 1804 and output from the output node 1841.
  • the parasitic capacitance of the output node 1841 is driven by each of the inverters 1801 to 1804, for writing or reading included in each of the sub-blocks 1701-1 to 1701-4. This is not the circuit (see Figure 10).
  • the transmission gates 1851 to 1854 are composed of nM OS transistors 1811 to 1814 and pMOS transistors 1821 to 1824, respectively, and each of the nodes GCL0 to GCL0 to Connected to GCL3.
  • the nodes GCL0 to GCL3 are connected to the pMOS transistors 1821 to 1824 via the inverters 1831 to 1834, and the control signals from the nodes GCL0 to GCL3 are logically inverted and input.
  • any one of the nodes GCL0 to GCL3 of the control circuit becomes "H", and any one of the plurality of transmission gates 1841 to 1844 is selected, Any one of the paths connecting the primary output nodes 1206-1 to 1206-4 and the output node 1841 is conducted.
  • one bit line included in the sub-blocks 1701-1 to 1701-4 is selected by the transmission gates 1851 to 1854 and the column switches 1304 and 1314.
  • one of the multi-function pMOS transistors 1101 included in each of the sub-blocks 1701-1-1 to 1701-4 is in the read mode (that is, the potential of the node XWE0 becomes the set potential at the time of reading) Otherwise, the power saving mode is set (that is, the potential of the node XWE0 is controlled to the set potential at the time of power saving). As a result, any one of the sub-blocks 1701-1 to 1701-4 is selected.
  • the force that causes data (information) to be read from the primary output nodes 1206 to 8206 of the memory blocks 1701 to 1708 for example, as shown in FIG.
  • Output buffers (read buffers) 1901 to 1908 may be provided so as to be connected to the primary output nodes 1206 to 8206 of the memory block.
  • the data read from each of the memory blocks 1701 to 1708 is temporarily stored in the reading output 1901 to 1908 from the primary output node 1206 to 8206, and is referred to from the outside when necessary. Can be.
  • FIG. 18 Note that a configuration in which such a read buffer is provided (see FIG. 18) can be combined with a configuration in which the above-described driving circuit is provided (see FIG. 17).
  • the primary output node 1206 of the memory block 1701 is replaced with the output node 1841 of FIG. 17, and similarly, the primary output nodes 2206 to 8206 of the other memory blocks 1702 to 1708 are also shown in FIG. It replaces the output node corresponding to 17 output nodes 1841.
  • control circuit 1357 that controls the gate potential of the multi-function pMOS transistor 1101 and the control circuit 1358 that controls the gate potential of the column switches 1304 and 1314
  • control circuit in the first and second embodiments described above may be configured similarly.
  • the present invention is applied to ReRAM as an example.
  • the resistance change memory using resistance change is not limited to this, for example, a phase change memory (PRAM)
  • PRAM phase change memory
  • MRAM magnetoresistive memory

Landscapes

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Abstract

A resistance change memory has a plurality of memory blocks (1701) and a word line (WL0). The memory blocks (1701) include a plurality of bit lines (1302,1312); a single transistor (1101) having a current limiting function; a plurality of column switches (1301,1311); a plurality of resistance change memory elements (1401,1411); and a plurality of selecting transistors (1402,1412). The transistor having the current limiting function is disposed between a bit line and a power supply. Each of the column switches is disposed on a respective bit line and includes a respective clamp transistor having a function that clamps the potential of the bit line at a predetermined value or a value lower than it. The resistance change memory elements are connected to the respective bit lines, while the selecting transistors are connected to these respective resistance change memory elements. It is arranged that the word line connect the selecting transistors, which are included in the respective memory blocks, to each other.

Description

明 細 書  Specification
抵抗変化メモリ  Resistance change memory
技術分野  Technical field
[0001] 本発明は、抵抗値が異なる複数の抵抗状態を用いて情報を記憶する抵抗変化メモ リに関する。  The present invention relates to a resistance change memory that stores information using a plurality of resistance states having different resistance values.
背景技術  Background art
[0002] 近年、新たな不揮発性メモリとして、外部力もの電気的刺激によって抵抗状態が変 ィ匕する抵抗変化メモリ（ReRAM： Resistance Random Access Memory)が注目されて いる。  In recent years, resistance random access memory (ReRAM) in which a resistance state is changed by electrical stimulation of an external force has attracted attention as a new nonvolatile memory.
この抵抗変化メモリは、読み出しが高速で、高温でも動作し、混載用途において低 価格に製造できる可能性があり、期待されている。  This resistance change memory is expected because it can be read at high speed and can operate at high temperatures, and can be manufactured at a low price for mixed applications.
[0003] 特に、単一符号の電気的刺激によって抵抗値が変化する抵抗変化メモリ素子 (単 極性抵抗変化メモリ素子）は、シリコンプロセスとの親和性がよぐ安価な材料の単層 膜からなり、混載用不揮発性メモリとして適している。  [0003] Particularly, a resistance change memory element (unipolar resistance change memory element) whose resistance value is changed by electrical stimulation of a single sign is composed of a single-layer film of an inexpensive material having a good affinity with a silicon process. It is suitable as an embedded nonvolatile memory.
このような抵抗変化メモリ素子は、例えば高抵抗状態と低抵抗状態という異なる抵 抗状態を持っているため、例えば高抵抗状態と低抵抗状態とを情報の「0」と「1」とに 対応づけることで情報を記憶することができる。  Since such a resistance change memory element has different resistance states, for example, a high resistance state and a low resistance state, for example, the high resistance state and the low resistance state correspond to information “0” and “1”. Information can be stored.
[0004] 抵抗変ィ匕メモリ素子は、セット電圧 (例えば 1. 6V)よりも高い電圧を印加することに よって抵抗値が変化し、高抵抗状態 (この抵抗値は例えば 1. 6V印加時で 80k Q )か ら低抵抗状態 (この抵抗値は例えば 1. 6V印加時で 4k Ω )になる（これをセットと呼ぶ )。一方、抵抗変化メモリ素子は、セット電圧よりも低ぐかつ、リセット電圧 (例えば 0. 75V)よりも高 、電圧を印加することによって抵抗値が変化し、低抵抗状態から高抵 抗状態になる（これをリセットと呼ぶ)。このため、抵抗変化メモリ素子をセット又はリセ ットすることで情報を書き込むことができる。一方、抵抗変化メモリ素子力もの情報の 読み出しは、リセット電圧よりもさらに小さい電圧 (リセットされない程度の電圧)を印加 することによって行なう。なお、高抵抗状態の抵抗値は、抵抗変ィ匕メモリに印加される 電圧によって大きく変化する。 [0005] なお、抵抗変化メモリについては、以下のような特許文献 1及び非特許文献 1、 2が 存在する。 [0004] A resistance change memory element changes its resistance value by applying a voltage higher than a set voltage (eg, 1.6V), and is in a high resistance state (eg, this resistance value is 1.6V when applied). 80k Q) to a low resistance state (this resistance is 4kΩ when 1.6V is applied, for example) (this is called a set). On the other hand, the resistance change memory element is lower than the set voltage and higher than the reset voltage (for example, 0.75 V), and the resistance value is changed by applying the voltage, and the resistance change state is changed from the low resistance state to the high resistance state. (This is called reset). Therefore, information can be written by setting or resetting the resistance change memory element. On the other hand, reading of information on the resistance change memory element power is performed by applying a voltage (voltage that is not reset) smaller than the reset voltage. Note that the resistance value in the high resistance state varies greatly depending on the voltage applied to the resistance change memory. [0005] As for the resistance change memory, there are Patent Document 1 and Non-Patent Documents 1 and 2 as follows.
特許文献 1 :特開 2005— 025914号公報  Patent Document 1: Japanese Patent Laid-Open No. 2005-025914
非特干文献 1 : 1. G. Baek et al., Highly Scalable Non-volatile Resistive Memory usi ng Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses , Tech. Dige st IEDM 2004, p.587  Non-Patent Literature 1: 1.G. Baek et al., Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses, Tech.Dige st IEDM 2004, p.587
非特許文献 2 : S. Seo et al., "Conductivity switching characteristics and reset curren ts in NiO films", APPLIED PHYSICS LETTERS 86, 093509, 2005  Non-Patent Document 2: S. Seo et al., "Conductivity switching characteristics and reset curren ts in NiO films", APPLIED PHYSICS LETTERS 86, 093509, 2005
発明の開示  Disclosure of the invention
発明が解決しょうとする課題  Problems to be solved by the invention
[0006] し力しながら、抵抗変化メモリ素子を高抵抗状態力も低抵抗状態にセットする場合、 抵抗値が急激に減少し、抵抗変ィ匕メモリ素子に過大な電流が流れてしまうおそれが ある。このため、セット時には、抵抗変ィ匕メモリ素子等が破壊されるのを防止するため に、電流を制限する必要がある。 [0006] However, when the resistance change memory element is set to a high resistance state force and a low resistance state, the resistance value decreases rapidly and an excessive current may flow to the resistance change memory element. . Therefore, at the time of setting, it is necessary to limit the current in order to prevent the resistance change memory element or the like from being destroyed.
ところで、我々の研究によると、単極性抵抗変ィ匕メモリ素子の場合、セットは 5nsまた はそれ以下の短時間で起こる一方、リセットは 100nsまたはそれ以上の時間が力かる ことがわかっている。  By the way, according to our research, in the case of a unipolar resistive memory device, setting is performed in a short time of 5 ns or less, while resetting takes 100 ns or more.
[0007] このようにセットは短時間で起こるため、抵抗変化メモリ素子を低抵抗状態から高抵 抗状態にリセットする場合、抵抗変化メモリ素子の抵抗値が高くなつた瞬間に、抵抗 変ィ匕メモリ素子にセット電圧を超える過大な電圧がかかり、すぐに再びセットしてしまう おそれがある。このため、抵抗変化メモリ素子に正常に書き込みが行なえるように、リ セット時にセット電圧を超える電圧が抵抗変ィ匕メモリ素子に印加されないようにする必 要がある。  [0007] Since the setting occurs in a short time as described above, when the resistance change memory element is reset from the low resistance state to the high resistance state, the resistance change state is increased at the moment when the resistance value of the resistance change memory element increases. An excessive voltage exceeding the set voltage may be applied to the memory element, and it may be set again immediately. For this reason, it is necessary to prevent a voltage exceeding the set voltage from being applied to the resistance change memory element at the time of reset so that the resistance change memory element can be normally written.
[0008] 特に、セット電圧及びリセット電圧は、素子によってばらつきがあるため、セット時に は、セット電圧よりも十分に高い電圧が抵抗変化メモリ素子に印加されるようにする必 要があり、リセット時には、リセット電圧よりも十分に高ぐかつ、セット電圧よりも十分に 低!、電圧が抵抗変化メモリ素子に印加されるようにする必要がある。  [0008] In particular, since the set voltage and the reset voltage vary depending on the element, it is necessary to apply a voltage sufficiently higher than the set voltage to the resistance change memory element at the time of setting, and at the time of resetting. Therefore, it is necessary that the voltage is sufficiently higher than the reset voltage and sufficiently lower than the set voltage so that the voltage is applied to the resistance change memory element.
また、抵抗変化メモリ素子への書き込みや読み出しの際の制御は、簡単、かつ、短 時間に行なえるようにした 、。 Also, the control when writing to and reading from the resistance change memory element is simple and short. I was able to go on time.
[0009] 本発明は、このような課題に鑑み創案されたもので、抵抗変化メモリ素子への書き 込み及び読み出しが正常に行なわれるようにし、また、抵抗変ィ匕メモリ素子への書き 込み及び読み出しの際の制御を、簡単、かつ、短時間に行なえるようにした、抵抗変 ィ匕メモリを提供することを目的とする。  [0009] The present invention was devised in view of such a problem, so that writing to and reading from the resistance change memory element can be performed normally, and writing to the resistance change memory element and It is an object of the present invention to provide a resistance change memory that can perform control in reading easily and in a short time.
課題を解決するための手段  Means for solving the problem
[0010] このため、本発明の抵抗変化メモリは、複数のメモリブロックと、複数の選択トランジ スタを接続するワードラインとを備える。そして、複数のメモリブロックは、複数のビット ラインと、複数のビットラインと電源との間に設けられた 1つの電流制限機能を有する トランジスタと、複数のビットラインのそれぞれに設けられ、ビットラインの電位を所定 値以下にクランプする機能を有するクランプトランジスタを含む複数のカラムスィッチ と、複数のビットラインのそれぞれに接続され、電気的刺激による抵抗値の変化によ つて情報を記憶しうる複数の抵抗変化メモリ素子と、複数の抵抗変化メモリ素子のそ れぞれに接続された複数の選択トランジスタとを含む。また、ワードラインは、複数の メモリブロックのそれぞれに含まれる選択トランジスタを接続するように構成されて 、る [0010] Therefore, the resistance change memory according to the present invention includes a plurality of memory blocks and a word line connecting the plurality of selected transistors. The plurality of memory blocks are provided in each of the plurality of bit lines, the transistor having one current limiting function provided between the plurality of bit lines and the power source, and the plurality of bit lines. A plurality of column switches including a clamp transistor having a function of clamping a potential to a predetermined value or less, and a plurality of resistors connected to each of a plurality of bit lines and capable of storing information according to a change in resistance value due to electrical stimulation. The memory device includes a change memory device and a plurality of select transistors connected to each of the plurality of resistance change memory devices. The word line is configured to connect select transistors included in each of the plurality of memory blocks.
発明の効果 The invention's effect
[0011] したがって、本発明の抵抗変化メモリによれば、抵抗変化メモリ素子への書き込み 及び読み出しが正常に行なわれ、また、抵抗変化メモリ素子への書き込み及び読み 出しの際の制御を、簡単、かつ、短時間に行なえるという利点がある。  Therefore, according to the resistance change memory of the present invention, writing to and reading from the resistance change memory element are normally performed, and the control at the time of writing to and reading from the resistance change memory element is simple, In addition, there is an advantage that it can be performed in a short time.
図面の簡単な説明  Brief Description of Drawings
[0012] [図 1]本発明の第 1実施形態に力かる抵抗変化メモリのメモリブロックの回路構成を示 す図である。  FIG. 1 is a diagram showing a circuit configuration of a memory block of a resistance change memory according to a first embodiment of the present invention.
[図 2]本発明の第 1実施形態にカゝかる抵抗変化メモリの全体回路構成を示す図であ る。  FIG. 2 is a diagram showing an overall circuit configuration of a resistance change memory according to the first embodiment of the present invention.
[図 3]本発明の第 1実施形態にカゝかる抵抗変化メモリを構成する抵抗変化メモリ素子 の電流—電圧特性を示す図である。  FIG. 3 is a diagram showing current-voltage characteristics of a resistance change memory element constituting the resistance change memory according to the first embodiment of the present invention.
[図 4]図 4 (A)は、本発明の第 1実施形態にカゝかる抵抗変化メモリの回路構成におけ るシミュレーションの結果を示す図であり、図 4 (B)は、このシミュレーション結果から 得られたセット電圧及びリセット電圧の範囲を示す図である。 [FIG. 4] FIG. 4 (A) is a circuit diagram of the resistance change memory according to the first embodiment of the present invention. FIG. 4B is a diagram showing the range of the set voltage and the reset voltage obtained from this simulation result.
圆 5]本発明の第 1実施形態にかかる抵抗変化メモリの構造を示す模式的平面図で ある。 [5] FIG. 5 is a schematic plan view showing the structure of the resistance change memory according to the first embodiment of the present invention.
圆 6]本発明の第 1実施形態にかかる抵抗変化メモリの構造を示す模式的断面図で ある。 [6] FIG. 6 is a schematic cross-sectional view showing the structure of the resistance change memory according to the first embodiment of the present invention.
圆 7]本発明の第 2実施形態にカゝかる抵抗変化メモリのメモリブロックの回路構成を示 す図である。 [7] FIG. 7 is a diagram showing a circuit configuration of a memory block of a resistance change memory according to a second embodiment of the present invention.
圆 8]本発明の第 2実施形態にカゝかる抵抗変化メモリの全体回路構成を示す図であ る。 [8] FIG. 8 is a diagram showing an entire circuit configuration of a resistance change memory according to the second embodiment of the present invention.
[図 9]図 9 (A)は、本発明の第 2実施形態にカゝかる抵抗変化メモリの回路構成におけ るシミュレーションの結果を示す図であり、図 9 (B)は、このシミュレーション結果から 得られたセット電圧及びリセット電圧の範囲を示す図である。  [FIG. 9] FIG. 9 (A) is a diagram showing the result of simulation in the circuit configuration of the resistance change memory according to the second embodiment of the present invention, and FIG. 9 (B) is the result of this simulation. It is a figure which shows the range of the set voltage and reset voltage which were obtained from (2).
圆 10]本発明の第 3実施形態に力かる抵抗変化メモリのメモリブロックの回路構成を 示す図である。 [10] FIG. 10 is a diagram showing a circuit configuration of a memory block of the resistance change memory according to the third embodiment of the present invention.
圆 11]本発明の第 3実施形態にカゝかる抵抗変化メモリの全体回路構成を示す図であ る。 [11] FIG. 11 is a diagram showing an overall circuit configuration of a resistance change memory according to a third embodiment of the present invention.
[図 12]本発明の第 3実施形態に力かる抵抗変化メモリのカラムスィッチの制御回路の 構成を示す図である。  FIG. 12 is a diagram showing a configuration of a column switch control circuit of the resistance change memory according to the third embodiment of the present invention.
[図 13]本発明の第 3実施形態に力かる抵抗変化メモリにおいて用いられる DC— DC コンバータを示す図である。  FIG. 13 is a diagram showing a DC-DC converter used in the resistance change memory according to the third embodiment of the present invention.
[図 14]本発明の第 3実施形態にカゝかる抵抗変化メモリの多機能 pMOSトランジスタの 制御回路の構成を示す図である。  FIG. 14 is a diagram showing a configuration of a control circuit for a multi-function pMOS transistor of a resistance change memory according to a third embodiment of the present invention.
[図 15]図 15 (A)は、本発明の第 3実施形態にカゝかる抵抗変化メモリの回路構成にお けるシミュレーションの結果を示す図であり、図 15 (B)は、このシミュレーション結果か ら得られたセット電圧及びリセット電圧の範囲を示す図である。  [FIG. 15] FIG. 15 (A) is a diagram showing the result of simulation in the circuit configuration of the resistance change memory according to the third embodiment of the present invention, and FIG. 15 (B) is the result of this simulation. FIG. 6 is a diagram showing ranges of a set voltage and a reset voltage obtained from the above.
[図 16]図 16 (A)は、本発明の実施形態に力かる抵抗変化メモリにおけるゲート幅変 換係数のリセットスィッチング電流依存性を示す図であり、図 16 (B)は、カラムスイツ チ及び多機能 pMOSトランジスタのゲート幅のリセットスイッチング電流依存性を示す 図である。 [FIG. 16] FIG. 16 (A) is a diagram showing the dependency of the gate width conversion coefficient on the reset switching current in the resistance change memory according to the embodiment of the present invention, and FIG. FIG. 10 is a diagram showing the reset switching current dependence of the gate width of the multi-function pMOS transistor.
[図 17]本発明の実施形態に力かる抵抗変化メモリの変形例として駆動回路を含む構 成を示す図である。  FIG. 17 is a diagram showing a configuration including a drive circuit as a modified example of the resistance change memory according to the embodiment of the present invention.
[図 18]本発明の実施形態に力かる抵抗変化メモリの変形例として出カノ ソファを含む 構成を示す図である。  FIG. 18 is a diagram showing a configuration including an output sofa as a modification of the resistance change memory according to the embodiment of the present invention.
符号の説明 Explanation of symbols
1101, 2101 pMOSトランジスタ（書込用 pMOSトランジスタ；多機能 pMOSトラン ジスタ）  1101, 2101 pMOS transistors (write pMOS transistors; multi-function pMOS transistors)
1151〜1153, 1155〜1157， 1158, 1159, 1331〜1336, 1341〜1346， 13 21〜1324 トランジスタ  1151-1153, 1155-1157, 1158, 1159, 1331-1336, 1341-1346, 13 21-1324 Transistors
1154, 1337, 1347, 1801〜1804 インパータ  1154, 1337, 1347, 1801-1804 Imperator
1161, 1162， 1361, 1362 ノード  1161, 1162, 1361, 1362 nodes
1165 第 1セレクタ  1165 1st selector
1166 第 2セレクタ  1166 2nd selector
1167 第 3セレクタ  1167 3rd selector
1202 pMOSトランジスタ（読出用トランジスタ）  1202 pMOS transistor (readout transistor)
1203 nMOSトランジスタ（読出用クランプトランジスタ）  1203 nMOS transistor (readout clamp transistor)
1204, 2204 読出回路  1204, 2204 readout circuit
1205, 2205 マスタービッ卜ライン  1205, 2205 Master bit line
1206〜8206, 1206— 1〜1206— 4 1次出力ノード  1206 to 8206, 1206— 1 to 1206— 4 Primary output node
1301, 1311, 2301, 2311 nMOSトランジスタ（カラムスィッチ）  1301, 1311, 2301, 2311 nMOS transistors (column switches)
1304, 1314 カラムスィッチ  1304, 1314 Column switch
1302， 1312, 2302, 2312 ビッ卜ライン  1302, 1312, 2302, 2312 bit line
1303, 1313, 2303, 2313 pMOS卜ランジスタ  1303, 1313, 2303, 2313 pMOS transistor
1351, 1352, 1353, 1356, 1357, 1358 制御回路  1351, 1352, 1353, 1356, 1357, 1358 Control circuit
1359 DC— DCコンバータ  1359 DC—DC converter
1365 第 1セレクタ 1366 第 2セレクタ 1365 1st selector 1366 Second selector
1367 第 3セレクタ 1367 3rd selector
1401, 1411 抵抗変化メモリ素子  1401, 1411 Resistance change memory element
1402, 1412 選択卜ランジスタ  1402, 1412 Select 卜 Transistor
1403, 1406, 1409, 1413, 1416, 1419, 2403, 2406, 2409, 2413, 2416 2419 メモリセル  1403, 1406, 1409, 1413, 1416, 1419, 2403, 2406, 2409, 2413, 2416 2419 Memory cells
1701〜1708 メモジブロック  1701-1708 memory block
1701— 1〜： 1701— 4 サブブロック 1701— 1 to: 1701— 4 sub-blocks
1811〜1814 nMOSトランジスタ 1811-1814 nMOS transistors
1821〜1824 pMOSトランジスタ 1821-1824 pMOS transistor
1841 出力ノード 1841 output node
1851〜1854 トランスミッションゲート  1851-1854 Transmission gate
1901〜1908 出力バッファ（読出用バッファ）  1901 to 1908 Output buffer (read buffer)
30 シリコン基板  30 Silicon substrate
32 素子分離膜  32 element isolation membrane
34 ゲート電極  34 Gate electrode
36, 38 ソース ドレイン領域  36, 38 Source Drain region
40, 54, 68 層間絶縁膜  40, 54, 68 Interlayer insulation film
46, 48, 58, 72 コンタクトプラグ  46, 48, 58, 72 Contact plug
50 グラウンドライン（GND)  50 Ground line (GND)
52 中継配線  52 Relay wiring
60 下部電極  60 Bottom electrode
62 抵抗変化メモリ層  62 Resistance change memory layer
64 上部電極  64 Upper electrode
BL ビットライン  BL bit line
WL, WL0〜WL2 ワードライン  WL, WL0 to WL2 Word line
RMD 抵抗変化メモリ素子 RMD resistance change memory element
ST 選択トランジスタ 発明を実施するための最良の形態 ST selection transistor BEST MODE FOR CARRYING OUT THE INVENTION
[0014] 以下、図面により、本発明の実施の形態に力かる抵抗変化メモリについて説明する  [0014] Hereinafter, a resistance change memory according to an embodiment of the present invention will be described with reference to the drawings.
[第 1実施形態] [First embodiment]
まず、本発明の第 1実施形態に力かる抵抗変化メモリについて、図 1,図 2,図 3,図 4 (A) ,図 4 (B) ,図 5,図 6を参照しながら説明する。  First, the resistance change memory according to the first embodiment of the present invention will be described with reference to FIG. 1, FIG. 2, FIG. 3, FIG. 4 (A), FIG. 4 (B), FIG.
本実施形態にかかる抵抗変化メモリ（ReRAM : Resistance Random Access Memor y)は、例えば図 2の全体回路構成図に示すように、複数 (ここでは 8つ）のメモリブロッ ク（メモリセノレブロック） 1701〜1708を備える。  The resistance change memory (ReRAM: Resistance Random Access Memory) according to the present embodiment has, for example, a plurality (eight in this case) of memory blocks (memory memory blocks) 1701 to 1701 as shown in the overall circuit configuration diagram of FIG. 1708.
[0015] ここでは、 8つのメモリブロック 1701〜1708を備える抵抗変化メモリの構成例を示 している。つまり、入出力の外部インターフェイスが 8つあり、 8ビット単位で書き込み 又は読み出しを行なえる 8ビット入出力インターフェイスの抵抗変化メモリ（低価格品） の構成例を示している。なお、抵抗変化メモリの構成は、これに限られるものではなく 、例えば 32ビット入出力インターフェイスの抵抗変化メモリ（高性能品）として構成す ることちでさる。 Here, a configuration example of a resistance change memory including eight memory blocks 1701 to 1708 is shown. In other words, the figure shows an example of the configuration of an 8-bit input / output interface resistance change memory (low-priced product) that has 8 input / output external interfaces and can write or read in 8-bit units. The configuration of the resistance change memory is not limited to this. For example, the resistance change memory may be configured as a resistance change memory (high performance product) of a 32-bit input / output interface.
[0016] 各メモリブロック 1701〜1708は、同一回路構成になっており、例えば図 2に示すよ うに、 1つのマスタービットライン 1205 (2205)に複数（ここでは 2つ）のカラムスィッチ 1301, 1311 (2301, 2311)を介して接続された複数（ここでは 2つ）のビットライン 1 302, 1312 (2302, 2312)と、複数のビットライン 1302, 1312 (2302, 2312)のそ れぞれに接続された複数（ここでは 6つ）のメモリセノレ 1403, 1406, 1409, 1413, 1 416, 1419 (2403, 2406, 2409, 2413, 2416, 2419)とを備える。  Each memory block 1701 to 1708 has the same circuit configuration. For example, as shown in FIG. 2, a plurality of (here, two) column switches 1301, 1311 are provided on one master bit line 1205 (2205). (2301, 2311) to multiple (here two) bit lines 1 302, 1312 (2302, 2312) and multiple bit lines 1302, 1312 (2302, 2312) respectively A plurality of (six in this case) memory memories 1403, 1406, 1409, 1413, 1 416, 1419 (2403, 2406, 2409, 2413, 2416, 2419) are provided.
[0017] なお、図 2中、符号 1101, 2101は書込用 pMOSトランジスタを示しており、符号 1 204, 2204は読出回路を示している。これらの詳細は後述する。  In FIG. 2, reference numerals 1101 and 2101 indicate write pMOS transistors, and reference numerals 1 204 and 2204 indicate read circuits. Details of these will be described later.
また、図 2では、説明の便宜上、 1つのビットラインに接続されたメモリセルを 3つだ け示しているが、実際には、多数、例えば 512個、あるいは 1024個のメモリセルが設 けられている。  In FIG. 2, for convenience of explanation, only three memory cells connected to one bit line are shown. However, in reality, a large number of memory cells, for example, 512 or 1024 memory cells are provided. ing.
[0018] そして、各メモリブロック 1701〜1708には、例えば図 2に示すように、共通のワード ライン WL0〜WL2が複数（ここでは 3つ）接続されている。つまり、ワードライン WL0 〜WL2は全てのメモリブロック 1701〜1708を通るように設けられている。 [0018] A plurality (three in this case) of common word lines WL0 to WL2 are connected to each of the memory blocks 1701 to 1708, for example, as shown in FIG. That is, word line WL0 ˜WL2 is provided to pass through all the memory blocks 1701 to 1708.
ここでは、ワードライン WLOは、メモリブロック 1701のメモリセル 1403, 1413、メモ リブロック 1702のメモリセル 2403, 2413、及び、その他のメモリブロック 1703〜170 8のメモリセル（図示せず)を構成する選択トランジスタのゲートを接続して 、る。また、 ワードライン WL1は、メモリブロック 1701のメモリセル 1406, 1416、メモリブロック 17 02のメモリセル 2406, 2416、及び、その他のメモリブロック 1703〜1708のメモリセ ル（図示せず)を構成する選択トランジスタのゲートを接続している。さら〖こ、ワードライ ン WL2は、メモリブロック 1701のメモリセル 1409, 1419、メモリブロック 1702のメモ リセル 2409, 2419、及び、その他のメモリブロック 1703〜1708のメモリセル（図示 せず)を構成する選択トランジスタのゲートを接続して 、る。  Here, the word line WLO constitutes memory cells 1403 and 1413 of the memory block 1701, memory cells 2403 and 2413 of the memory block 1702, and memory cells (not shown) of the other memory blocks 1703 to 1708. Connect the gate of the select transistor. The word line WL1 is a selection transistor that forms memory cells 1406 and 1416 of the memory block 1701, memory cells 2406 and 2416 of the memory block 1702, and memory cells (not shown) of the other memory blocks 1703 to 1708. The gate is connected. Sarakuko, word line WL2 is selected to configure memory cells 1409 and 1419 of memory block 1701, memory cells 2409 and 2419 of memory block 1702, and memory cells (not shown) of other memory blocks 1703 to 1708 Connect the gate of the transistor.
[0019] なお、ここでは、説明の便宜上、 1つのマスタービットラインに接続されたビットライン を 2つだけ示し、 1つのワードラインに 16個のメモリセルを接続している力 実際には 、 1つのマスタービットラインにカラムスィッチを介して 8つのビットラインが接続されて おり、 1つのワードラインは 64個のメモリセルに接続されている。なお、これに限られる ものではなぐ 4〜16本のビットラインを設けることが多い。  [0019] It should be noted that here, for convenience of explanation, only two bit lines connected to one master bit line are shown, and the force of connecting 16 memory cells to one word line is actually 1 Eight bit lines are connected to one master bit line via a column switch, and one word line is connected to 64 memory cells. However, there are many cases where 4 to 16 bit lines are provided.
[0020] 以下、同一回路構成の複数のメモリブロック 1701〜1708を代表して、メモリブロッ ク 1701について説明する。  Hereinafter, the memory block 1701 will be described as a representative of the plurality of memory blocks 1701 to 1708 having the same circuit configuration.
メモリブロック 1701は、例えば図 1に示すように、 1つのマスタービットライン 1205と 、複数（ここでは 2つ）のビットライン 1302, 1312と、書き込みに用いられる 1つの pM OSトランジスタ（書込用トランジスタ） 1101と、複数のビットライン 1302, 1312のそれ ぞれに設けられた複数 (ここでは 2つ）のカラムスィッチ 1301, 1311と、複数のビット ライン 1302, 1312のそれぞれに接続された複数（ここでは 2つ）のメモリセル 1403, 1413と、読出回路 1204と、帘1』御回路 1351, 1352, 1353, 1356とを備免る。なお 、図 1では、説明の便宜上、 1つのビットラインに接続されたメモリセルは 1つだけ示し ている。  For example, as shown in FIG. 1, the memory block 1701 includes one master bit line 1205, a plurality (two in this case) of bit lines 1302, 1312, and one pMOS transistor (write transistor) used for writing. ) 1101 and a plurality of (two here) column switches 1301 and 1311 provided on each of a plurality of bit lines 1302 and 1312 and a plurality of bit lines 1302 and 1312 connected here (here Then, two memory cells 1403 and 1413, a readout circuit 1204, and a 帘 1 ”control circuit 1351, 1352, 1353, and 1356 are omitted. In FIG. 1, for convenience of explanation, only one memory cell connected to one bit line is shown.
[0021] ここで、メモリセル 1403 (1413)は、電気的刺激 (ここでは単一符号の電気的刺激） による抵抗値の変化によって情報 (データ)を記憶しうる抵抗変化メモリ素子 (ここでは 単極性抵抗変化メモリ素子） 1401 (1411)と、この抵抗変化メモリ素子 1401 (1411) に接続された選択トランジスタ 1402 (1412)とを備える。 [0021] Here, the memory cell 1403 (1413) includes a resistance change memory element (here, a single memory cell) that can store information (data) by a change in resistance value due to an electrical stimulus (here, a single sign electrical stimulus). Polarity resistance change memory element) 1401 (1411) and this resistance change memory element 1401 (1411) And a selection transistor 1402 (1412) connected to.
ここでは、抵抗変化メモリ素子 1401 (1411)は、電圧印加によって抵抗値が変化し て高抵抗状態又は低抵抗状態になる素子である。なお、具体的な構成については 後述する。  Here, the resistance change memory element 1401 (1411) is an element in which a resistance value is changed by voltage application to be in a high resistance state or a low resistance state. The specific configuration will be described later.
[0022] ここで、図 3は、抵抗変ィ匕メモリ素子の電圧—電流特性を示している。  Here, FIG. 3 shows voltage-current characteristics of the resistance variable memory element.
図 3に示すように、高抵抗状態にある抵抗変化メモリ素子に電圧を徐々に印加して いくと、電圧がある値 (セット電圧)を超えたところで急激に抵抗値が減少し、抵抗変 ィ匕メモリ素子は低抵抗状態に遷移する (この動作をセットという)。一方、低抵抗状態 になる抵抗変化メモリ素子に電圧を徐々に印加していくと、電圧がある値 (リセット電 圧)を超えたところで急激に抵抗値が増加し、抵抗変化メモリ素子は高抵抗状態に遷 移する（この動作をリセットと!/、う）。  As shown in Fig. 3, when a voltage is gradually applied to a resistance change memory element in a high resistance state, the resistance value suddenly decreases when the voltage exceeds a certain value (set voltage).匕 The memory device transitions to a low resistance state (this operation is called a set). On the other hand, when a voltage is gradually applied to a resistance change memory element that enters a low resistance state, the resistance value increases rapidly when the voltage exceeds a certain value (reset voltage), and the resistance change memory element has a high resistance. Transitions to the state (this operation is reset! /).
[0023] つまり、本抵抗変ィ匕メモリ素子 1401 (1411)は、セット電圧を超える電圧を印加す ることで高抵抗状態力ゝら低抵抗状態になり、リセット電圧を超える電圧を印加すること で低抵抗状態力も高抵抗状態になる。このため、抵抗変化メモリ素子 1401 (1411) をセット又はリセットすることで情報 (データ)を書き込むことができる。一方、抵抗変化 メモリ素子 1401 (1411)からの情報の読み出しは、リセット電圧よりもさらに小さい電 圧 (リセットされな 、程度の電圧)を印加することによって行なう。  That is, the resistance change memory element 1401 (1411) is in a low resistance state in addition to a high resistance state when a voltage exceeding the set voltage is applied, and a voltage exceeding the reset voltage is applied. Thus, the low resistance state force also becomes a high resistance state. For this reason, information (data) can be written by setting or resetting the resistance change memory element 1401 (1411). On the other hand, reading of information from the resistance change memory element 1401 (1411) is performed by applying a voltage (a voltage that is not reset) that is even smaller than the reset voltage.
[0024] なお、本実施形態では、最初に初期状態の抵抗変化メモリ素子に高電圧 (このフォ 一ミングに必要な電圧をフォーミング電圧と呼ぶ）を印加して絶縁破壊のような現象を 起こさせて力 使用する（これをフォーミングと呼ぶ)。なお、フォーミングは 1つの抵 抗変ィ匕メモリ素子に対して 1回行えば良い。また、フォーミングは、抵抗変ィ匕メモリ素 子の材料や膜厚等によって必要な場合と必要でない場合がある。  In this embodiment, first, a high voltage (a voltage necessary for this forming is called a forming voltage) is first applied to the resistance change memory element in the initial state to cause a phenomenon such as dielectric breakdown. Use force (this is called forming). The forming may be performed once for one resistance variable memory element. Forming may or may not be necessary depending on the material and film thickness of the resistance change memory element.
[0025] これらの抵抗変ィ匕メモリ素子 1401 (1411)は、例えば図 1に示すように、その一方 がビットライン 1302 (1312)に接続されており、他方が選択トランジスタ 1402 (1412 )のドレインに接続されている。また、選択トランジスタ 1402 (1412)のソースはグラン ドライン (GND)に接続されており、ゲートはワードライン WLOに接続されている。ここ では、ワードライン WLOが選択トランジスタ 1402 (1412)のゲートを構成している。な お、ここでは、選択トランジスタ（nMOSトランジスタ） 1402, 1412の基板電位を 0. 0 v(vss電位）としている。 For example, as shown in FIG. 1, one of these resistance change memory elements 1401 (1411) is connected to the bit line 1302 (1312), and the other is connected to the drain of the selection transistor 1402 (1412). It is connected to the. The source of the selection transistor 1402 (1412) is connected to the ground line (GND), and the gate is connected to the word line WLO. Here, the word line WLO constitutes the gate of the select transistor 1402 (1412). Here, the substrate potential of the selection transistors (nMOS transistors) 1402 and 1412 is set to 0.0. v (vss potential).
[0026] pMOSトランジスタ 1101は、電流制限機能を有するトランジスタである。この pMO Sトランジスタ 1101は書込回路を構成する。  [0026] The pMOS transistor 1101 is a transistor having a current limiting function. This pMOS transistor 1101 constitutes a writing circuit.
そして、 pMOSトランジスタ 1101は、例えば図 1に示すように、複数 (ここでは 2つ） のビットライン 1302, 1312と電源（ここでは 3. 3V— VDD電源）とを接続するライン に設けられている。つまり、 pMOSトランジスタ 1101のソースは、 3. 3V— VDD電源 に接続されており、ドレインは、マスタービットライン 1205を介して、複数 (ここでは 2 つ）のビットライン 1302, 1312に接続されており、ゲートは、制御回路 (pMOSトラン ジスタ用制御回路） 1351のノード XWE0に接続されている。なお、ここでは、 pMOS トランジスタ 1101 (厚膜トランジスタ）の基板電位を 3. 3V(VDD電位）としている。  For example, as shown in FIG. 1, the pMOS transistor 1101 is provided on a line connecting a plurality of (here, two) bit lines 1302, 1312 and a power source (here, 3.3V-VDD power source). . In other words, the source of the pMOS transistor 1101 is connected to the 3.3V—VDD power supply, and the drain is connected to a plurality of (here, two) bit lines 1302 and 1312 via the master bit line 1205. The gate is connected to the node XWE0 of the control circuit (pMOS transistor control circuit) 1351. Here, the substrate potential of the pMOS transistor 1101 (thick film transistor) is 3.3 V (VDD potential).
[0027] カラムスィッチ 1301, 1311は、複数のビットラインから特定の 1つのビットラインを選 択するためのものである。  The column switches 1301 and 1311 are used to select one specific bit line from a plurality of bit lines.
ここでは、カラムスィッチ 1301に対して選択時 (セット時，リセット時，読出時)の制 御が行なわれ、ビットライン 1302が選択される一方、カラムスィッチ 1311に対して非 選択時の制御が行なわれ、ビットライン 1312が選択される場合を例として示して 、る  Here, column switch 1301 is controlled when selected (set, reset, and read), and bit line 1302 is selected, while column switch 1311 is controlled when it is not selected. In this example, the bit line 1312 is selected.
[0028] 本実施形態では、カラムスィッチ 1301, 1311は、例えば図 1に示すように、 nMOS トランジスタである。この nMOSトランジスタ 1301 (1311)は、これが接続されている ビットライン 1302 (1312)の電位を所定値 (書込用所定値)以下にクランプする機能 を有する。このため、カラムスィッチとしての nMOSトランジスタ 1301, 1311をクラン プトランジスタともいう。 In the present embodiment, the column switches 1301 and 1311 are nMOS transistors as shown in FIG. 1, for example. The nMOS transistor 1301 (1311) has a function of clamping the potential of the bit line 1302 (1312) to which the nMOS transistor 1301 (1311) is connected to a predetermined value (a predetermined value for writing) or less. Therefore, the nMOS transistors 1301 and 1311 as column switches are also called clamp transistors.
[0029] そして、例えば図 1に示すように、 nMOSトランジスタ 1301 (1311)のソースは、メ モリセル 1403 (1413)が接続されたビットライン 1302 (1312)に接続されており、ド レインは、マスタービットライン 1205を介して、 pMOSトランジスタ 1101のドレインに 接続されており、ゲートは、制御回路 (カラムスィッチ用制御回路） 1352のノード CL0 0 (CL01)に接続されている。  For example, as shown in FIG. 1, the source of the nMOS transistor 1301 (1311) is connected to the bit line 1302 (1312) to which the memory cell 1403 (1413) is connected, and the drain is the master. The bit line 1205 is connected to the drain of the pMOS transistor 1101, and the gate is connected to a node CL0 0 (CL01) of the control circuit (column switch control circuit) 1352.
[0030] 本実施形態では、書込用トランジスタ 1101,クランプトランジスタ 1301, 1311は、 それ以外のトランジスタ (選択トランジスタなど)よりも耐圧の高 、ものを用いて 、る。 ここでは、書込用トランジスタ 1101,クランプトランジスタ 1301, 1311は、それ以外 のトランジスタ (選択トランジスタなど)よりもゲート酸ィ匕膜の膜厚を厚くして、耐圧を高 くしている。 In the present embodiment, the writing transistor 1101, the clamp transistors 1301, and 1311 are higher in breakdown voltage than other transistors (such as a selection transistor). Here, the write transistor 1101 and the clamp transistors 1301 and 1311 have a gate oxide film thicker than other transistors (such as a selection transistor) to have a high breakdown voltage.
[0031] 例えば、書込用トランジスタ 1101,クランプトランジスタ 1301, 1311のゲート酸化 膜の膜厚を 8. Onmとし、それ以外のトランジスタ (選択トランジスタなど）のゲート酸ィ匕 膜の膜厚を 4. Onmとしている。これにより、書込用トランジスタ 1101,クランプトラン ジスタ 1301, 1311の耐圧は 3. 3V以上になり、それ以外のトランジスタ (選択トラン ジスタなど）の耐圧は 1. 8V以上になる。  [0031] For example, the gate oxide film thickness of the write transistor 1101, the clamp transistors 1301, 1311 is set to 8. Onm, and the gate oxide film thickness of the other transistors (select transistor, etc.) is set to 4. Onm. As a result, the breakdown voltage of the write transistor 1101, clamp transistor 1301, 1311 is 3.3V or higher, and the breakdown voltage of other transistors (such as selected transistors) is 1.8V or higher.
[0032] なお、書込用トランジスタ 1101,クランプトランジスタ 1301, 1311を厚膜トランジス タと呼び、それ以外のトランジスタ (選択トランジスタなど）を薄膜トランジスタと呼ぶ。 このように、クランプトランジスタ 1301, 1311は、選択トランジスタ 1402, 1412のゲ ート酸化膜よりも所定値以上厚 ヽ (例えば 2倍以上厚 ヽ)ゲート酸ィ匕膜を備えるものと して構成している。なお、所定値は、プロセスによるばらつきの範囲を超える値として 設定される。  Note that the writing transistor 1101, the clamp transistors 1301, and 1311 are referred to as thick film transistors, and the other transistors (such as selection transistors) are referred to as thin film transistors. As described above, the clamp transistors 1301 and 1311 are configured to have a gate oxide film that is a predetermined thickness or more (for example, twice or more) thicker than the gate oxide films of the selection transistors 1402 and 1412. ing. The predetermined value is set as a value that exceeds the range of variation due to the process.
[0033] また、例えば、書込用トランジスタ 1101,クランプトランジスタ 1301, 1311 (厚膜ト ランジスタ）のゲート長は 0. 34 /z mとし、それ以外のトランジスタ (選択トランジスタな ど；薄膜トランジスタ）のゲート長は 0. 18 mとしている。  [0033] For example, the gate length of the writing transistor 1101, the clamp transistors 1301, 1311 (thick film transistors) is 0.34 / zm, and the other transistors (selection transistors, etc .; thin film transistors) Is 0.18 m.
さらに、例えば、書込用トランジスタ 1101,クランプトランジスタ 1301, 1311のゲー ト幅は 12. O /z mとし、それ以外のトランジスタ (選択トランジスタなど）のゲート幅は 1. O /z mとして!/ヽる。  Furthermore, for example, the gate width of the write transistor 1101, clamp transistor 1301, 1311 is 12. O / zm, and the gate width of other transistors (selection transistors, etc.) is 1. O / zm! .
[0034] ここで、書込用トランジスタ 1101,クランプトランジスタ 1301, 1311に必要なゲート 幅は、抵抗変ィ匕メモリ素子 1401のリセット時にこれらのトランジスタを流れる電流によ つて決まる。  Here, the gate width required for the write transistor 1101 and the clamp transistors 1301 and 1311 is determined by the current flowing through these transistors when the resistance change memory element 1401 is reset.
これは、抵抗変ィ匕メモリ素子 1401のリセット時には、低抵抗状態の抵抗変化メモリ 素子 1401にリセット電圧をかける必要があるため、抵抗変ィ匕メモリ素子 1401に大き な電流を流す必要があり、セット時、リセット時、オフ時 (読出時や省電力モード時)の うち、リセット時に一番大きな電流を流す必要があるからである。  This is because when the resistance change memory element 1401 is reset, it is necessary to apply a reset voltage to the resistance change memory element 1401 in the low resistance state, and thus it is necessary to pass a large current through the resistance change memory element 1401. This is because it is necessary to pass the largest current at the time of resetting during set, reset, and off (during reading and power saving mode).
[0035] このように、抵抗変化メモリの回路構成において、厚膜トランジスタと薄膜トランジス タとを組み合わせることにより、メモリセル 1403, 1413の高集積ィ匕を図りながら、抵 抗変ィ匕メモリ素子 1401, 1411に大きな電圧をかけることができるようにしている。な お、上述の数値はあくまでも例として挙げたものであり、これらの数値に限られるもの ではない。 Thus, in the circuit configuration of the resistance change memory, the thick film transistor and the thin film transistor are arranged. By combining with a capacitor, a high voltage can be applied to the resistance change memory elements 1401 and 1411 while achieving high integration of the memory cells 1403 and 1413. Note that the above numerical values are given as examples only, and are not limited to these numerical values.
[0036] 読出回路 1204は、例えば図 1に示すように、 pMOSトランジスタ（読出用トランジス タ） 1202と、 nMOSトランジスタ 1203とを備える。なお、読出回路 1204の構成は、こ れに限られるものではなぐ抵抗変ィ匕メモリ素子 1401, 1411に記憶されている情報 (データ）を読み出すことができる回路構成であれば良い。  The read circuit 1204 includes a pMOS transistor (read transistor) 1202 and an nMOS transistor 1203, for example, as shown in FIG. Note that the configuration of the reading circuit 1204 is not limited to this, and any circuit configuration capable of reading information (data) stored in the resistance change memory elements 1401 and 1411 may be used.
そして、読出回路 1204は、マスタービットライン 1205、複数のクランプトランジスタ 1 301, 1311及び複数のビットライン 1302, 1312を介して、メモリセル 1403, 1413 に接続されている。  The read circuit 1204 is connected to the memory cells 1403 and 1413 via the master bit line 1205, the plurality of clamp transistors 1301, 1311 and the plurality of bit lines 1302, 1312.
[0037] ここで、読出用 pMOSトランジスタ 1202は、電流制限機能を有するトランジスタであ る。このため、読出用 pMOSトランジスタ 1202は読出用電流源と見ることもできる。 nMOSトランジスタ 1203は、これが接続されているビットライン 1302, 1312の電位 を読出用所定値以下にクランプする機能を有する。このため、 nMOSトランジスタ 12 03を読出用クランプトランジスタともいう。この読出用クランプトランジスタ 1203は、読 出時に抵抗変ィ匕メモリ素子 1401, 1411への書き込みが生じな 、ようにするために 重要である。  Here, the read pMOS transistor 1202 is a transistor having a current limiting function. Therefore, the read pMOS transistor 1202 can also be regarded as a read current source. The nMOS transistor 1203 has a function of clamping the potential of the bit lines 1302 and 1312 to which the nMOS transistor 1203 is connected to a predetermined value for reading. Therefore, the nMOS transistor 12 03 is also referred to as a read clamp transistor. The read clamp transistor 1203 is important for preventing writing to the resistance change memory elements 1401 and 1411 during reading.
[0038] ここでは、例えば図 1に示すように、 pMOSトランジスタ 1202のソースは、電源（ここ では 1. 8V— VDD電源）に接続されており、ドレインは、 nMOSトランジスタ 1203の ドレインに接続されており、ゲートは、制御回路 1353のノード VRCSに接続されてい る。そして、 pMOSトランジスタ 1202と nMOSトランジスタ 1203とを接続するノード 1 206が読出回路 1204の 1次出力ノードになっている。なお、ここでは、 pMOSトラン ジスタ 1202 (薄膜トランジスタ）の基板電位を 1. 8V (VDD電位）として 、る。  Here, for example, as shown in FIG. 1, the source of the pMOS transistor 1202 is connected to the power supply (here, 1.8 V—VDD power supply), and the drain is connected to the drain of the nMOS transistor 1203. The gate is connected to the node VRCS of the control circuit 1353. A node 1 206 connecting the pMOS transistor 1202 and the nMOS transistor 1203 is a primary output node of the readout circuit 1204. Here, the substrate potential of the pMOS transistor 1202 (thin film transistor) is assumed to be 1.8 V (VDD potential).
[0039] また、例えば図 1に示すように、 nMOSトランジスタ 1203のソースは、マスタービット ライン 1205を介して、複数のクランプトランジスタ 1301, 1311のドレインに接続され ており、ゲートは、制御回路 1353のノード VRCに接続されている。つまり、読出回路 1204は、複数のクランプトランジスタ 1301, 1311のドレインと書込用トランジスタ 11 01のドレインとを接続する接点に接続されており、この接点が読出回路 1204の入力 ノードになっている。 For example, as shown in FIG. 1, the source of the nMOS transistor 1203 is connected to the drains of the plurality of clamp transistors 1301 and 1311 via the master bit line 1205, and the gate is connected to the control circuit 1353. Connected to node VRC. That is, the read circuit 1204 includes the drains of the plurality of clamp transistors 1301 and 1311 and the write transistor 11. It is connected to the contact that connects the 01 drain, and this contact is the input node of the readout circuit 1204.
[0040] 例えば、読出用トランジスタ 1202及び読出用クランプトランジスタ 1203は薄膜トラ ンジスタである。つまり、読出用トランジスタ 1202及び読出用クランプトランジスタ 120 3は、ゲート酸ィ匕膜の膜厚が 4. Onmであり、その耐圧は 1. 8V以上である。  For example, the reading transistor 1202 and the reading clamp transistor 1203 are thin film transistors. That is, the read transistor 1202 and the read clamp transistor 1203 have a gate oxide film thickness of 4. Onm and a breakdown voltage of 1.8 V or more.
また、例えば、読出用トランジスタ 1202及び読出用クランプトランジスタ 1203のゲ 一ト長は 0. 18 /z mとしている。  For example, the gate length of the reading transistor 1202 and the reading clamp transistor 1203 is set to 0.18 / zm.
[0041] さらに、例えば、読出用トランジスタ 1202のゲート幅は 2. O /z mとし、読出用クラン プトランジスタ 1203のゲート幅は 1. O /z mとしている。  Further, for example, the gate width of the read transistor 1202 is 2. O / zm, and the gate width of the read clamp transistor 1203 is 1. O / zm.
なお、これらの読出用トランジスタ 1202及び読出用クランプトランジスタ 1203は厚 膜トランジスタとして構成しても良い。その場合、読出用トランジスタ 1202のソースは 3. 3V— VDD電源に接続し、制御回路 1353のノード VRCS, VRCの電位（電圧） を調整する必要がある。  Note that these read transistor 1202 and read clamp transistor 1203 may be configured as thick film transistors. In that case, the source of the reading transistor 1202 must be connected to the 3.3V—VDD power supply, and the potentials (voltages) of the nodes VRCS and VRC of the control circuit 1353 must be adjusted.
[0042] 制御回路 1351, 1352は、複数の抵抗変化メモリ素子 1401, 1411のうち、選択さ れる抵抗変化メモリ素子 (ここでは抵抗変化メモリ素子 1401)を高抵抗状態又は低抵 抗状態にして書き込むために、例えば図 1に示すように、複数のクランプトランジスタ 1301, 1311のうち、選択されるクランプトランジスタ（ここではクランプトランジスタ 13 01)のゲート電位、及び、書込用トランジスタ 1101のゲート電位を制御するように構 成される。  [0042] Control circuit 1351, 1352 writes the selected resistance change memory element (here, resistance change memory element 1401) out of a plurality of resistance change memory elements 1401, 1411 in a high resistance state or a low resistance state. Therefore, for example, as shown in FIG. 1, the gate potential of the selected clamp transistor (here, clamp transistor 13 01) and the gate potential of the write transistor 1101 are controlled among the plurality of clamp transistors 1301 and 1311. It is configured to
[0043] ここでは、制御回路 1351, 1352は、クランプトランジスタ 1301のゲート電位及び 書込用トランジスタ 1101のゲート電位を、それぞれ、セット時 (抵抗変化メモリ素子 14 01を高抵抗状態力も低抵抗状態にする場合)とリセット時 (抵抗変化メモリ素子 1401 を低抵抗状態から高抵抗状態にする場合)とで異なる電位に制御するように構成さ れる。このため、クランプトランジスタ 1301及び書込用トランジスタ 1101はセット機能 及びリセット機能を有することになる。  [0043] Here, the control circuits 1351 and 1352 set the gate potential of the clamp transistor 1301 and the gate potential of the write transistor 1101, respectively, at the time of setting (the resistance change memory element 1401 is in a high resistance state state and a low resistance state state). In the case where the resistance change memory element 1401 is changed from the low resistance state to the high resistance state). Therefore, the clamp transistor 1301 and the write transistor 1101 have a set function and a reset function.
[0044] 具体的には、制御回路 1352は、リセット時よりもセット時の方が高電位になるように 、選択されるビットライン (ここではビットライン 1302)に接続されたクランプトランジスタ 1301のゲート電位を制御する。 ここでは、制御回路 1352は、例えば図 1に示すように、ノード CLOOの電位を、セッ ト時に 3. 3Vに制御し、リセット時に 2. 4Vに制御する（選択時の制御）。 [0044] Specifically, the control circuit 1352 includes a gate of the clamp transistor 1301 connected to the selected bit line (here, the bit line 1302) so that the potential at the time of setting is higher than that at the time of reset. Control the potential. Here, for example, as shown in FIG. 1, the control circuit 1352 controls the potential of the node CLOO to 3.3V at the time of setting and to 2.4V at the time of reset (control at the time of selection).
[0045] これにより、リセット時に、選択されるビットライン 1302の電位は所定値以下にクラン プされる。つまり、カラムスィッチ 1301はリセット時にクランプトランジスタとして機能す る。なお、カラムスィッチ 1301は、セット時にはスィッチオン状態になるため、実質的 には、ビットライン 1302の電位を所定値以下にクランプするクランプトランジスタとして は機能しない。 Thereby, at the time of reset, the potential of the selected bit line 1302 is clamped to a predetermined value or less. That is, the column switch 1301 functions as a clamp transistor at reset. Note that, since the column switch 1301 is in a switch-on state when set, the column switch 1301 does not substantially function as a clamp transistor that clamps the potential of the bit line 1302 below a predetermined value.
[0046] 一方、制御回路 1352は、選択されないビットライン (ここではビットライン 1312)に 接続されたクランプトランジスタ (ここではクランプトランジスタ 1311)のゲート電位をグ ランド電位（GND電位； 0. OV;VSS)に制御する。  On the other hand, the control circuit 1352 uses the gate potential of the clamp transistor (here, the clamp transistor 1311) connected to the unselected bit line (here, the bit line 1312) as the ground potential (GND potential; 0. OV; VSS ) To control.
ここでは、制御回路 1352は、例えば図 1に示すように、選択されないクランプトラン ジスタ 1311のゲートに接続されたノード CL01の電位を 0. OVに制御する（非選択時 の制御)。  Here, for example, as shown in FIG. 1, the control circuit 1352 controls the potential of the node CL01 connected to the gate of the unselected clamp transistor 1311 to 0.OV (control when not selected).
[0047] また、制御回路 1351は、リセット時よりもセット時の方が高電位になるように、書込 用トランジスタ 1101のゲート電位を制御する。  [0047] In addition, the control circuit 1351 controls the gate potential of the writing transistor 1101 so that the potential at the time of setting is higher than that at the time of resetting.
ここでは、制御回路 1351は、例えば図 1に示すように、ノード XWEOの電位を、セッ ト時に 2. 5Vに制御し、リセット時に 0. OVに制御する（選択時の制御）。  Here, for example, as shown in FIG. 1, the control circuit 1351 controls the potential of the node XWEO to 2.5 V at the time of setting and to 0.OV at the time of reset (control at the time of selection).
これにより、セット時に、選択される抵抗変化メモリ素子 1401に電源（3. 3V-VD D電源)から供給される電流が制限される。つまり、選択される抵抗変化メモリ素子 14 01に接続されたビットライン 1302と電源（3. 3V— VDD電源）との間に設けられた書 込用トランジスタ 1101は、セット時に電流制限機能を有する。なお、書込用トランジス タ 1101は、リセット時にはスィッチオン状態になるため、実質的には、電流制限機能 を有しない。  Thereby, at the time of setting, the current supplied from the power source (3.3V-VD D power source) to the selected resistance change memory element 1401 is limited. That is, the write transistor 1101 provided between the bit line 1302 connected to the selected resistance change memory element 1401 and the power supply (3.3V—VDD power supply) has a current limiting function when set. Note that the writing transistor 1101 is in a switch-on state at the time of resetting, and thus has substantially no current limiting function.
[0048] ところで、本実施形態では、制御モードとして、書き込みモード (セットモード及びリ セットモード）、読み出しモード、省電力モードを備える。なお、省電力モードはなくて ちょい。  By the way, in this embodiment, a write mode (set mode and reset mode), a read mode, and a power saving mode are provided as control modes. There is no power saving mode.
そして、読み出しモード時及び省電力モード時は、抵抗変化メモリ素子 1401への 情報の書き込みは行なわない。このため、制御回路 1351は、書込用トランジスタ 11 01をスィッチオフ状態 (全閉状態）に制御する。つまり、制御回路 1351は、例えば図 1に示すように、書込用トランジスタ 1101のゲート電位を 3. 3V(VDD)に制御する。 ここでは、制御回路 1351は、読み出しモード時及び省電力モード時 (オフ時）はノー ド XWEOの電位を 3. 3V(VDD)に制御する。 Information is not written to the resistance change memory element 1401 in the read mode and the power saving mode. Therefore, the control circuit 1351 includes the write transistor 11 Control 01 to switch off (fully closed). That is, the control circuit 1351 controls the gate potential of the writing transistor 1101 to 3.3 V (VDD), for example, as shown in FIG. Here, the control circuit 1351 controls the potential of the node XWEO to 3.3 V (VDD) in the read mode and the power saving mode (OFF).
[0049] また、読み出しモード時 (読出時）は、制御回路 1352は、複数のクランプトランジス タ 1301, 1311のうち、選択されるクランプトランジスタ（ここではクランプトランジスタ 1 301)をスィッチオン状態に制御する（選択時の制御)。つまり、制御回路 1352は、例 えば図 1に示すように、選択されるクランプトランジスタ 1301のゲート電位を 3. 3V(V DD)に制御する。ここでは、読出時に、制御回路 1352は、ノード CLOOの電位を 3. 3V (VDD)に制御する。  In the read mode (reading), the control circuit 1352 controls a selected clamp transistor (here, the clamp transistor 1 301) among the plurality of clamp transistors 1301 and 1311 to be in a switch-on state. (Control during selection). That is, the control circuit 1352 controls the gate potential of the selected clamp transistor 1301 to 3.3 V (V DD), for example, as shown in FIG. Here, at the time of reading, the control circuit 1352 controls the potential of the node CLOO to 3.3 V (VDD).
[0050] このように、ビットライン 1302を選択する場合、ノード CLOOの電位は、セット時 Zリ セット時 Zオフ時に、それぞれ、 3. 3V/2. 4V/3. 3Vに制御されるのに対し、いず れの場合も、ノード CL01の電位は 0. OVに制御されることになる。  [0050] As described above, when the bit line 1302 is selected, the potential of the node CLOO is controlled to 3.3V / 2.4V / 3.3V at the time of set Z reset, Z reset, respectively. In either case, however, the potential at node CL01 is controlled to 0.OV.
このようにして、書込用トランジスタ 1101のゲート電位及びクランプトランジスタ 130 1, 1311のゲート電位を制御することで、セット時，リセット時，読出時に必要な電圧， 電流を、選択される抵抗変化メモリ素子 1401に供給することができる。  In this way, by controlling the gate potential of the write transistor 1101 and the gate potential of the clamp transistors 130 1 and 1311, the resistance change memory can select the necessary voltage and current at the time of setting, resetting and reading. Device 1401 can be supplied.
[0051] なお、リセット時、セット時及びオフ時における制御回路 1351, 1352のノード XWE 0、ノード CLOOの電位 (制御電圧;制御信号)は、書込特性に大きな影響を与えるた め、慎重に決める必要がある。また、上述の数値はあくまでも例として挙げたものであ り、これらの数値に限られるものではない。  [0051] Note that the potentials (control voltage; control signal) of the nodes XWE 0 and CLOO of the control circuits 1351, 1352 at the time of reset, set, and off greatly affect the write characteristics. It is necessary to decide. In addition, the above numerical values are given as examples only, and are not limited to these numerical values.
制御回路 (読出回路用制御回路） 1353は、複数の抵抗変化メモリ素子 1401, 14 11のうち、選択される抵抗変化メモリ素子 (ここでは抵抗変化メモリ素子 1401 )の抵 抗状態を読み出すために、読出用トランジスタ 1202のゲート電位及び読出用クラン プトランジスタ 1203のゲート電位を制御するように構成される。  The control circuit (read circuit control circuit) 1353 reads out the resistance state of the selected resistance change memory element (here, the resistance change memory element 1401) among the plurality of resistance change memory elements 1401 and 14 11. The gate potential of the reading transistor 1202 and the gate potential of the reading clamp transistor 1203 are controlled.
[0052] ここでは、制御回路 1353は、例えば図 1に示すように、読出時に、ノード VRCSの 電位を 1. 2V (—定電圧）に制御し、ノード VRCの電位を 0. 9V (—定電圧）に制御 する。  Here, as shown in FIG. 1, for example, the control circuit 1353 controls the potential of the node VRCS to 1.2 V (—constant voltage) and the potential of the node VRC to 0.9 V (—constant) as shown in FIG. Voltage).
これにより、読出時に、選択される抵抗変化メモリ素子 1401に接続されたビットライ ン 1302の電位が読出用所定値以下にクランプされる。また、読出時に、選択される 抵抗変化メモリ素子 1401に電源（1. 8V— VDD電源)から供給される電流が制限さ れる。 As a result, during reading, the bit line connected to the selected resistance change memory element 1401 is read. 1302 is clamped below a predetermined value for reading. At the time of reading, the current supplied from the power supply (1.8V—VDD power supply) to the selected resistance change memory element 1401 is limited.
[0053] なお、 pMOSトランジスタ 1202及び nMOSトランジスタ 1203のゲート電位（制御電 圧;制御信号)は、読出特性に大きな影響を与えるため、慎重に決める必要がある。 制御回路 (ワードライン用制御回路） 1356は、例えば図 1に示すように、リセット時、 セット時及び読出時の ヽずれの場合も、選択されるメモリセルの選択トランジスタ (ここ ではメモリセル 1403の選択トランジスタ 1402)のゲート電位を同電位（一定電位；こ こでは 1. 8V)に制御する。ここでは、選択時 (リセット時、セット時及び読出時）に、制 御回路 1356は、選択される選択トランジスタ 1402のゲートに接続されたワードライン WL0の電位を 1. 8V (—定電位）に制御する。  [0053] Note that the gate potential (control voltage; control signal) of the pMOS transistor 1202 and the nMOS transistor 1203 has a great influence on the read characteristics, and therefore needs to be determined carefully. For example, as shown in FIG. 1, the control circuit (word line control circuit) 1356 has a selection transistor (in this case, the memory cell 1403) of the selected memory cell even when there is a deviation at the time of reset, set and read. The gate potential of the selection transistor 1402) is controlled to the same potential (constant potential; here, 1.8 V). Here, at the time of selection (at reset, set and read), the control circuit 1356 sets the potential of the word line WL0 connected to the gate of the selected selection transistor 1402 to 1.8 V (—constant potential). Control.
[0054] なお、複数の選択トランジスタ 1402, 1412のいずれも選択されない場合（非選択 時）には、制御回路 1356は、選択トランジスタ 1402, 1412をスィッチオフ状態 (全 閉状態）に制御することになる（非選択時の制御)。つまり、制御回路 1356は、選択さ れない選択トランジスタ 1402, 1412のゲート電位 (即ち、選択されない選択トランジ スタ 1402, 1412のゲートに接続されたワードライン WL0の電位）を 0. OV(VSS)に 制御することになる。  [0054] When none of the plurality of selection transistors 1402 and 1412 is selected (when not selected), the control circuit 1356 controls the selection transistors 1402 and 1412 to be in a switch-off state (fully closed state). (Control when not selected) That is, the control circuit 1356 sets the gate potential of the unselected selection transistors 1402 and 1412 (that is, the potential of the word line WL0 connected to the gates of the unselected selection transistors 1402 and 1412) to 0. OV (VSS). To control.
[0055] 本実施形態では、例えば図 2に示すように、ワードライン WLO, WL1, WL2のうち、 選択されるワードライン WL0は常に 1. 8V (選択時）に制御され、選択されないワード ライン WL1, WL2は常に 0. 0V (非選択時）に制御される。  In the present embodiment, as shown in FIG. 2, for example, of the word lines WLO, WL1, WL2, the selected word line WL0 is always controlled to 1.8V (when selected), and the unselected word line WL1. WL2 is always controlled at 0.0V (when not selected).
ところで、例えば、セット時に、選択されるワードラインを 1. 0Vにし、リセット時に、選 択されるワードラインを 1. 8Vにする制御を行なうようにすると、選択されるワードライ ンに接続され、かつ、選択されるビットラインに接続された 8個のメモリセルのうち、一 部をセットし、一部をリセットするということ (即ち、一部に「0」を書き込み、一部に「1」 を書き込むと 、うこと）を同時に行なうことができな 、。  By the way, for example, if the control is performed to set the selected word line to 1.0 V at the time of setting and the selected word line to 1.8 V at the time of resetting, it is connected to the selected word line, and This means that some of the 8 memory cells connected to the selected bit line are set and some are reset (i.e., write `` 0 '' in part and `` 1 '' in part). I can't do it at the same time.
[0056] これに対し、本実施形態では、複数（ここでは 8つ）のメモリセル 1701〜1708で共 通のワードライン WL0〜WL2を用い、セット時とリセット時とで、選択されるワードライ ンの電位を変えないため（即ち、書込時は、選択されるワードラインを常に同電位に するため）、一部をセットし、一部をリセットするということを同時に行なうことができる。 On the other hand, in the present embodiment, a common word line WL0 to WL2 is used by a plurality (eight in this case) of memory cells 1701 to 1708, and the selected word line is set and reset. Therefore, the selected word line is always set to the same potential. To set a part and reset a part at the same time.
[0057] このため、複雑なワードライン制御回路を設ける必要がな 、。また、現在はセット時 間に比べてリセット時間が非常に長 、ので効果は少な 、が、リセット時間が短 、抵抗 変化メモリ素子が発見された場合は書込時間の短縮にもつながる。  Therefore, it is not necessary to provide a complicated word line control circuit. In addition, the reset time is very long compared to the set time at present, so the effect is small. However, if the reset time is short and a resistance change memory element is found, the write time is shortened.
次に、上述のように構成される抵抗変化メモリの動作について説明する。 ここでは、抵抗変化メモリ素子 1401が選択される場合 (即ち、抵抗変化メモリ素子 1 411は選択されない場合)の書込時、読出時の動作を例に挙げて説明する。  Next, the operation of the resistance change memory configured as described above will be described. Here, description will be given by taking as an example operations at the time of writing and reading when resistance change memory element 1401 is selected (that is, when resistance change memory element 1 411 is not selected).
[0058] まず、抵抗変ィ匕メモリ素子 1401のセット時の動作を説明する。  First, the operation at the time of setting the resistance change memory element 1401 will be described.
セッ卜時に ίま、 ff¾御回路 1351, 1352, 1356力 Κ列免ば、図 1に示すように、ノー Χ WEOの電位を 2. 5V (書込用電流制限制御電位）に制御し、ノード CLOOの電位を 3 . 3Vに制御し、ノード CL01の電位を 0. OVに制御し、ワードライン WLOの電位を 1. 8Vに制御し、ワードライン WL1, WL2の電位を 0. OVに制御する。  When set, FF 135 control circuit 1351, 1352, 1356 If the power is not connected, as shown in Fig. 1, the potential of NO Χ WEO is controlled to 2.5V (write current limit control potential) CLOO potential is controlled to 3.3V, node CL01 potential is controlled to 0.OV, word line WLO potential is controlled to 1.8V, and word line WL1, WL2 potential is controlled to 0.OV. .
[0059] この結果、制御回路 1351のノード XWEOを介して書込用 pMOSトランジスタ 1101 のゲート電位が 2. 5Vに制御される。これにより、書込用 pMOSトランジスタ 1101の ソース.ゲート間電圧は 0. 8Vとなる。この電圧値はしきい値電圧よりも少し高い。 このような電圧が力かると書込用 pMOSトランジスタ 1101は電流源のように振舞う。 つまり、書込用 pMOSトランジスタ 1101は、負荷となる抵抗の抵抗値 (主に抵抗変化 メモリ素子の抵抗値）に比較的依存せずに一定の電流を流す。但し、理想電流源で はなぐ負荷となる抵抗の抵抗値が大きいと、負荷となる抵抗に一定以上の電圧をか けない。このように、書込用 pMOSトランジスタ 1101は、電圧制限機能付電流源ある いは電流制限機能付電圧源として機能する。  As a result, the gate potential of the write pMOS transistor 1101 is controlled to 2.5 V via the node XWEO of the control circuit 1351. As a result, the source-gate voltage of the write pMOS transistor 1101 becomes 0.8V. This voltage value is slightly higher than the threshold voltage. When such a voltage is applied, the writing pMOS transistor 1101 behaves like a current source. That is, the write pMOS transistor 1101 allows a constant current to flow relatively independently of the resistance value of the resistance serving as a load (mainly the resistance value of the resistance change memory element). However, if the resistance value of the load that is not the ideal current source is large, a voltage exceeding a certain level cannot be applied to the load resistance. Thus, the write pMOS transistor 1101 functions as a voltage source with a voltage limiting function or a voltage source with a current limiting function.
[0060] ここでは、書込用 pMOSトランジスタ 1101を設け、そのゲートに接続されたノード X WE0の電位を所望の設定値 (ここでは 2. 5V)に制御することによって、制限電流、 即ち、抵抗変ィ匕メモリ素子 1401に流れる電流の上限を決めている。なお、ノード XW E0の電位を低くするほど抵抗変ィ匕メモリ素子 1401に大きな電流が流れることになる  Here, a write pMOS transistor 1101 is provided, and the potential of the node X WE0 connected to the gate thereof is controlled to a desired set value (2.5 V in this case), thereby limiting the current limit, that is, the resistance The upper limit of the current flowing through the memory element 1401 is determined. As the potential of the node XW E0 is lowered, a larger current flows through the resistance change memory element 1401.
[0061] また、例えば図 1に示すように、制御回路 1352のノード CL00を介してカラムスイツ チ 1301のゲート電位が 3. 3Vに制御され、カラムスィッチ 1301はスィッチオン状態（ 全開状態）になる。これにより、ビットライン 1302が選択される。 Further, for example, as shown in FIG. 1, the gate potential of the column switch 1301 is controlled to 3.3 V via the node CL00 of the control circuit 1352, and the column switch 1301 is switched on ( Fully open). As a result, the bit line 1302 is selected.
この場合、制御回路 1352のノード CL01を介してカラムスィッチ 1311のゲート電位 は 0. OVに制御され、カラムスィッチ 1311はスィッチオフ状態 (全閉状態）になり、ビ ットライン 1312は選択されない。  In this case, the gate potential of the column switch 1311 is controlled to 0.OV via the node CL01 of the control circuit 1352, the column switch 1311 is turned off (fully closed), and the bit line 1312 is not selected.
[0062] また、例えば図 1に示すように、制御回路 1356によってワードライン WLOの電位が 1. 8Vに制御されると（即ち、ワードライン WLOが選択されると）、メモリセル 1403の 選択トランジスタ 1402のゲート電位は 1. 8Vに制御される。  For example, as shown in FIG. 1, when the potential of the word line WLO is controlled to 1.8 V by the control circuit 1356 (that is, when the word line WLO is selected), the selection transistor of the memory cell 1403 The gate potential of 1402 is controlled at 1.8V.
この場合、電流が流れる経路（書き込み時の電流パス）は、 3. 3V— VDD電源→ 書込用 pMOSトランジスタ 1101→カラムスィッチ 1301→抵抗変化メモリ素子 1401 →選択トランジスタ 1402→GNDである。  In this case, the path through which the current flows (current path at the time of writing) is 3.3V—VDD power supply → pMOS transistor 1101 for writing → column switch 1301 → resistance memory element 1401 → selection transistor 1402 → GND.
[0063] これにより、抵抗変ィ匕メモリ素子 1401にセット電圧を超える大きな電圧が印加され る。この結果、抵抗変化メモリ素子 1401は高抵抗状態力ゝら低抵抗状態になり、セット される。このように、抵抗変化メモリ素子 1401が低抵抗状態になると、負荷が低抵抗 になり、抵抗変ィ匕メモリ素子 1401に過大な電流が流れてしまうおそれがある力 ここ では、電流源として機能する書込用 pMOSトランジスタ 1101の電流制限機能によつ て、抵抗変ィ匕メモリ素子 1401に流れる電流はあまり増えない。例えば、抵抗変化メモ リ素子 1401に流れる電流は、セット前（高抵抗状態)で 28 A程度、セット後（低抵 抗状態)で 100 A程度である。この場合、抵抗変化メモリ素子 1401に印加される電 圧は大きく減少することになる。  Thereby, a large voltage exceeding the set voltage is applied to the resistance change memory element 1401. As a result, the resistance change memory element 1401 is set in a low resistance state while being in a high resistance state force. In this way, when the resistance change memory element 1401 is in a low resistance state, the load becomes low resistance, and there is a possibility that an excessive current may flow through the resistance change memory element 1401. Due to the current limiting function of the pMOS transistor 1101 for writing, the current flowing through the resistance change memory element 1401 does not increase so much. For example, the current flowing through the resistance change memory element 1401 is about 28 A before setting (high resistance state) and about 100 A after setting (low resistance state). In this case, the voltage applied to the resistance change memory element 1401 is greatly reduced.
[0064] このように、書込用 pMOSトランジスタ 1101の電流制限機能によって、抵抗変化メ モリ素子 1401に過大な電流が流れて破壊されてしまうのを防止することができる。つ まり、本実施形態では、 3. 3V—VDD電源とマスタービットライン 1205との間に設け られて 、る書込用 pMOSトランジスタ 1101によって、抵抗変ィ匕メモリ素子 1401に流 れる電流を制限している。  As described above, the current limiting function of the write pMOS transistor 1101 can prevent an excessive current from flowing through the resistance change memory element 1401 and being destroyed. In other words, in the present embodiment, the current flowing to the resistance change memory element 1401 is limited by the write pMOS transistor 1101 provided between the 3.3V-VDD power supply and the master bit line 1205. ing.
[0065] 次に、抵抗変ィ匕メモリ素子 1401のリセット時の動作を説明する。  Next, the operation at the time of resetting the resistance change memory element 1401 will be described.
リセット時には、制御回路 1351, 1352, 1356が、例えば図 1に示すように、ノード XWE0の電位を 0. 0Vに制御し、ノード CL00の電位を 2. 4V (書込用クランプ制御 電位）に制御し、ノード CL01の電位を 0. 0Vに制御し、ワードライン WL0の電位を 1 . 8Vに制御し、ワードライン WL1, WL2の電位を 0. OVに制御する。 At reset, the control circuit 1351, 1352, 1356 controls the potential of the node XWE0 to 0.0V and the potential of the node CL00 to 2.4V (write clamp control potential) as shown in Figure 1, for example. Then, the potential of the node CL01 is controlled to 0.0 V, and the potential of the word line WL0 is set to 1. Control to 8V and control the potential of word lines WL1 and WL2 to 0.OV.
[0066] この結果、制御回路 1351のノード XWEOを介して書込用 pMOSトランジスタ 1101 のゲート電位が 0. 0Vに制御される。これにより、書込用 pMOSトランジスタ 1101は スィッチオン状態 (全開状態）になる。 As a result, the gate potential of the write pMOS transistor 1101 is controlled to 0.0 V via the node XWEO of the control circuit 1351. As a result, the write pMOS transistor 1101 is switched on (fully opened).
また、例えば図 1に示すように、制御回路 1352のノード CL00を介してカラムスイツ チ 1301のゲート電位が 2. 4Vに制御され、ビットライン 1302が選択される。  For example, as shown in FIG. 1, the gate potential of the column switch 1301 is controlled to 2.4 V via the node CL00 of the control circuit 1352, and the bit line 1302 is selected.
[0067] この場合、カラムスィッチ 1301はクランプトランジスタとして機能し、選択されるビット ライン 1302の電位が所定値以下にクランプされる。 In this case, the column switch 1301 functions as a clamp transistor, and the potential of the selected bit line 1302 is clamped to a predetermined value or less.
例えば、クランプトランジスタ 1301のしきい値電圧が 0. 7V程度の場合、クランプト ランジスタ 1301のソース電位は、ゲート電位（ここでは 2. 4V)力 0. 9V程度引いた 電位 (ここでは 1. 5V)以下に制限される。  For example, when the threshold voltage of the clamp transistor 1301 is about 0.7V, the source potential of the clamp transistor 1301 is the gate potential (here 2.4V), the potential minus about 0.9V (here 1.5V) Limited to:
[0068] なお、クランプトランジスタ 1301のソース電位がどの程度の電位 (所定値）にクラン プされるかは、クランプトランジスタ 1301のしき 、値電圧やクランプトランジスタ 1301 を流れる電流に依存する。 Note that the potential (predetermined value) at which the source potential of the clamp transistor 1301 is clamped depends on the threshold voltage of the clamp transistor 1301 and the current flowing through the clamp transistor 1301.
ここでは、クランプトランジスタ 1301のゲートに接続されたノード CL00の電位を所 望の設定値 (ここでは 2. 4V)に制御することによって、制限電位、即ち、抵抗変化メ モリ素子 1401にかかる電圧の上限を決めている。なお、ノード CL00の電位を高くす るほど抵抗変ィ匕メモリ素子 1401にかかる電圧は高くなる。  Here, by controlling the potential of the node CL00 connected to the gate of the clamp transistor 1301 to a desired set value (here, 2.4 V), the limit potential, that is, the voltage applied to the resistance change memory element 1401 is reduced. The upper limit is decided. Note that the higher the potential at the node CL00, the higher the voltage applied to the resistance change memory element 1401.
[0069] この場合、例えば図 1に示すように、制御回路 1352のノード CL01を介してカラムス イッチ 1311のゲート電位は 0. 0Vに制御され、カラムスィッチ 1311はスィッチオフ状 態 (全閉状態）になり、ビットライン 1312は選択されない。 In this case, for example, as shown in FIG. 1, the gate potential of the column switch 1311 is controlled to 0.0 V via the node CL01 of the control circuit 1352, and the column switch 1311 is in the switch-off state (fully closed state). And bit line 1312 is not selected.
また、例えば図 1に示すように、制御回路 1356によってワードライン WL0の電位が For example, as shown in FIG. 1, the potential of the word line WL0 is controlled by the control circuit 1356.
1. 8Vに制御されると（即ち、ワードライン WL0が選択されると）、メモリセル 1403の 選択トランジスタ 1402のゲート電位は 1. 8Vに制御される。 1. When controlled to 8V (ie, when word line WL0 is selected), the gate potential of select transistor 1402 of memory cell 1403 is controlled to 1.8V.
[0070] この場合、上述のセット時と同様に、電流が流れる経路（書き込み時の電流パス）はIn this case, the path through which current flows (current path at the time of writing) is the same as in the above-described setting.
、 3. 3V— VDD電源→書込用 pMOSトランジスタ 1101→カラムスィッチ 1301→抵 抗変化メモリ素子 1401→選択トランジスタ 1402→GNDである。 3.3 V-VDD power supply → Write pMOS transistor 1101 → Column switch 1301 → Resistance change memory element 1401 → Select transistor 1402 → GND.
これにより、抵抗変ィ匕メモリ素子 1401にリセット電圧以上の電圧が印加される。この 結果、抵抗変化メモリ素子 1401は低抵抗状態力も高抵抗状態になり、リセットされる As a result, a voltage higher than the reset voltage is applied to the resistance change memory element 1401. this As a result, the resistance change memory element 1401 is reset to a low resistance state force and a high resistance state.
[0071] このように、抵抗変化メモリ素子 1401が高抵抗状態になると、負荷が高抵抗になり 、リセット直後に抵抗変ィ匕メモリ素子 1401にセット電圧を超える電圧が印加されてし まうおそれがあるが、ここでは、カラムスィッチ 1301のクランプトランジスタとしての機 能によって、抵抗変ィ匕メモリ素子 1401が接続されたビットライン 1302の電位は所定 値以下に制限され、抵抗変化メモリ素子 1401にかかる電圧はそれほど大きく増えな い。例えば、抵抗変化メモリ素子 1401にかかる電圧は、リセット前 (低抵抗状態)で 1 . OV程度、リセット後（高抵抗状態)で 1. 5V程度である。 As described above, when the resistance change memory element 1401 enters a high resistance state, the load becomes high resistance, and a voltage exceeding the set voltage may be applied to the resistance change memory element 1401 immediately after reset. However, here, the function of the column switch 1301 as a clamp transistor limits the potential of the bit line 1302 to which the resistance change memory element 1401 is connected to a predetermined value or less, and the voltage applied to the resistance change memory element 1401. Does not increase so much. For example, the voltage applied to the resistance change memory element 1401 is about 1.OV before reset (low resistance state) and about 1.5 V after reset (high resistance state).
[0072] このように、本実施形態では、カラムスィッチ 1301をクランプトランジスタとして機能 させることで、リセット直後に抵抗変ィ匕メモリ素子 1401にセット電圧を超える電圧が印 加され、再びセットされてしまう（即ち、低抵抗状態になってしまう）のを防止している。 次に、抵抗変化メモリ素子 1401の読出時の動作を説明する。  As described above, in this embodiment, by causing the column switch 1301 to function as a clamp transistor, a voltage exceeding the set voltage is applied to the resistance change memory element 1401 immediately after reset, and the column switch 1301 is set again. (That is, a low resistance state) is prevented. Next, the reading operation of the resistance change memory element 1401 will be described.
[0073] 読出時には、制御回路 1351, 1352, 1353, 1356が、例えば図 1に示すように、 ノード XWEOの電位を 3. 3Vに制御し、ノード CLOOの電位を 3. 3Vに制御し、ノード CL01の電位を 0. OVに制御し、ワードライン WLOの電位を 1. 8Vに制御し、ワードラ イン WL1, WL2の電位を 0. OVに制御し、ノード VRCSの電位を 1. 2V (読出用電 流制限制御電位）に制御し、ノード VRCの電位を 0. 9V (読出用クランプ制御電位） に制御する。  [0073] During reading, the control circuits 1351, 1352, 1353, and 1356 control the potential of the node XWEO to 3.3V and the potential of the node CLOO to 3.3V, for example, as shown in FIG. CL01 potential is controlled to 0.OV, word line WLO potential is controlled to 1.8V, wordline WL1, WL2 potential is controlled to 0.OV, node VRCS potential is 1.2V (for reading) Current limit control potential), and control the potential of node VRC to 0.9V (reading clamp control potential).
[0074] この結果、制御回路 1351のノード XWEOを介して書込用 pMOSトランジスタ 1101 のゲート電位が 3. 3Vに制御される。これにより、書込用 pMOSトランジスタ 1101は スィッチオフ状態 (全閉状態）になる。  As a result, the gate potential of the write pMOS transistor 1101 is controlled to 3.3 V via the node XWEO of the control circuit 1351. As a result, the write pMOS transistor 1101 is switched off (fully closed).
また、例えば図 1に示すように、制御回路 1352のノード CL00を介してカラムスイツ チ 1301のゲート電位が 3. 3Vに制御され、カラムスィッチ 1301はスィッチオン状態（ 全開状態）になる。これにより、ビットライン 1302が選択される。  For example, as shown in FIG. 1, the gate potential of the column switch 1301 is controlled to 3.3 V via the node CL00 of the control circuit 1352, and the column switch 1301 is switched on (fully opened). As a result, the bit line 1302 is selected.
[0075] この場合、例えば図 1に示すように、制御回路 1352のノード CL01を介してカラムス イッチ 1311のゲート電位は 0. 0Vに制御され、カラムスィッチ 1311はスィッチオフ状 態 (全閉状態）になり、ビットライン 1312は選択されない。 また、制御回路 1356によってワードライン WLOの電位が 1. 8Vに制御されると（即 ち、ワードライン WLOが選択されると）、メモリセル 1403の選択トランジスタ 1402のゲ ート電位は 1. 8Vに制御される。 In this case, for example, as shown in FIG. 1, the gate potential of the column switch 1311 is controlled to 0.0 V via the node CL01 of the control circuit 1352, and the column switch 1311 is in the switch-off state (fully closed state). And bit line 1312 is not selected. In addition, when the potential of the word line WLO is controlled to 1.8 V by the control circuit 1356 (that is, when the word line WLO is selected), the gate potential of the selection transistor 1402 of the memory cell 1403 is 1.8 V. Controlled.
[0076] この場合、電流が流れる経路 (読出時の電流パス）は、 1. 8V— VDD電源→読出 用 pMOSトランジスタ 1202→読出用クランプトランジスタ 1203→カラムスィッチ 130 1→抵抗変化メモリ素子 1401→選択トランジスタ 1402→GNDである。 In this case, the current flow path (current path at the time of reading) is: 1. 8V—VDD power supply → Reading pMOS transistor 1202 → Reading clamp transistor 1203 → Column switch 130 1 → Resistance-change memory element 1401 → Selection Transistor 1402 → GND.
このような経路で抵抗変化メモリ素子 1401に電流を流すことで、抵抗変化メモリ素 子 1401の抵抗状態を読み出される。  The resistance state of the resistance change memory element 1401 is read by passing a current through the resistance change memory element 1401 through such a path.
[0077] 特に、本実施形態では、抵抗変化メモリ素子 1401の高抵抗状態及び低抵抗状態 における抵抗値の差が、大きな電位の差として、読出回路 1204の一次出力ノード 1 206から出力されるようにして!/、る。 [0077] In particular, in this embodiment, the resistance value difference between the high resistance state and the low resistance state of the resistance change memory element 1401 is output from the primary output node 1206 of the readout circuit 1204 as a large potential difference. And!
つまり、例えば図 1に示すように、制御回路 1353のノード VRCSを介して読出用 p MOSトランジスタ（読出用電流源） 1202のゲート電位は 1. 2V程度に制御される。  That is, for example, as shown in FIG. 1, the gate potential of the read p MOS transistor (read current source) 1202 is controlled to about 1.2 V via the node VRCS of the control circuit 1353.
[0078] これにより、読出用 pMOSトランジスタ 1202のソース'ゲート間電圧は 0. 6Vとなり、 読出用 pMOSトランジスタ 1202は、読出時の電流パスに一定の電流を流す電流源 として機能する。つまり、読出用 pMOSトランジスタ 1202の電流制限機能によって、 読出時の電流パスに一定以上の電流が流れな 、ようになる。 As a result, the source-gate voltage of the read pMOS transistor 1202 becomes 0.6 V, and the read pMOS transistor 1202 functions as a current source for supplying a constant current to the current path during reading. In other words, the current limiting function of the read pMOS transistor 1202 prevents a current exceeding a certain level from flowing in the current path during reading.
ここでは、読出用 pMOSトランジスタ 1202のゲートに接続されたノード VRCSの電 位を所望の設定値 (ここでは 1. 2V)に制御することによって、制限電流、即ち、読出 時の電流パスに流れる電流の上限を決めている。  Here, the potential of the node VRCS connected to the gate of the reading pMOS transistor 1202 is controlled to a desired setting value (1.2 V in this case), thereby limiting the current, that is, the current flowing in the current path during reading. The upper limit is decided.
[0079] また、例えば図 1に示すように、制御回路 1353のノード VRCを介して読出用クラン プトランジスタ 1203のゲート電位が 0. 9Vに制御される。これにより、マスタービットラ イン 1205の電位が例えば 0. 4V以下にクランプされる。この結果、ビットライン 1302 の電位が読出用所定値以下にクランプされる。 Further, for example, as shown in FIG. 1, the gate potential of the read clamp transistor 1203 is controlled to 0.9 V via the node VRC of the control circuit 1353. As a result, the potential of the master bit line 1205 is clamped to 0.4 V or less, for example. As a result, the potential of the bit line 1302 is clamped below a predetermined value for reading.
ここでは、読出用クランプトランジスタ 1203のゲートに接続されたノード VRCの電位 を所望の設定値 (ここでは 0. 9V)に制御することによって、制限電位、即ち、マスタ 一ビットライン 1205の電位、ひいては、ビットライン 1302の電位の上限を決めている [0080] ここで、読出用クランプトランジスタ 1203のソース'ゲート間の電圧がしきい値電圧 よりも少し高い領域では、読出用クランプトランジスタ 1203のソース'ドレイン間の抵 抗は、ソース'ゲート間電圧のわずかな違いによって、大きく異なるものとなる。つまり 、読出用クランプトランジスタ 1203のソースが接続されているマスタービットライン 12 05の電位の差によって、読出用クランプトランジスタ 1203のソース'ドレイン間の抵 抗は大きく異なるものとなる。 Here, by controlling the potential of the node VRC connected to the gate of the read clamp transistor 1203 to a desired setting value (0.9 V in this case), the limit potential, that is, the potential of the master bit line 1205, and thus Determines the upper limit of the potential of the bit line 1302 [0080] Here, in the region where the voltage between the source and the gate of the read clamp transistor 1203 is slightly higher than the threshold voltage, the resistance between the source and the drain of the read clamp transistor 1203 is the voltage between the source and the gate. It is very different by slight difference. That is, the resistance between the source and the drain of the read clamp transistor 1203 varies greatly depending on the potential difference of the master bit line 1205 to which the source of the read clamp transistor 1203 is connected.
[0081] 読出用 pMOSトランジスタ 1202は、読出時の電流パスに一定の電流を流そうとす るため、抵抗変化メモリ素子 1401が低抵抗状態の場合と高抵抗状態の場合とで、抵 抗変ィ匕メモリ素子 1401の抵抗値の差力 そのまま、マスタービットライン 1205の電位 差 (即ち、読出用クランプトランジスタ 1203のソース'ゲート間の電位差）となり、この 差によって、読出用クランプトランジスタ 1203のソース'ドレイン間の電位差 (電圧）は 大きく異なるものとなる。  [0081] Since the pMOS transistor 1202 for reading tries to flow a constant current through the current path during reading, the resistance change memory element 1401 has a resistance change depending on whether it is in a low resistance state or in a high resistance state. The difference in the resistance value of the memory element 1401 becomes the potential difference of the master bit line 1205 (that is, the potential difference between the source and the gate of the read clamp transistor 1203). The potential difference (voltage) between the drains is very different.
[0082] ここでは、読出用クランプトランジスタ 1203を上述のように制御することによって、マ スタービットライン 1205の電位は、抵抗変化メモリ素子 1401が低抵抗状態の場合（ 例えば 4k Ω )は例えば 50mV程度であるのに対し、高抵抗状態の場合 (例えば 80k Ω )は例えば 300mV程度となる。そして、読出用クランプトランジスタ 1203のソース' ドレイン間の電位差は、抵抗変ィ匕メモリ素子 1401が低抵抗状態の場合 (例えば 4kQ )は例えば 200mV程度であるのに対し、高抵抗状態の場合 (例えば 80k Ω )は例え ば 1. 7V程度となる。  Here, by controlling the read clamp transistor 1203 as described above, the potential of the master bit line 1205 is, for example, about 50 mV when the resistance change memory element 1401 is in the low resistance state (eg, 4 kΩ). On the other hand, in the case of a high resistance state (for example, 80 kΩ), for example, it is about 300 mV. The potential difference between the source and the drain of the read clamp transistor 1203 is, for example, about 200 mV when the resistance change memory element 1401 is in the low resistance state (for example, 4 kQ), for example, in the high resistance state (for example, For example, 80kΩ is about 1.7V.
[0083] このようにして、抵抗変ィ匕メモリ素子 1401の高抵抗状態及び低抵抗状態における 抵抗値の差が、大きな電位の差として、読出回路 1204の一次出力ノード 1206から 出力される。  In this manner, the difference in resistance value between the high resistance state and the low resistance state of the resistance change memory element 1401 is output from the primary output node 1206 of the read circuit 1204 as a large potential difference.
したがって、本実施形態に力かる抵抗変化メモリによれば、抵抗変化メモリ素子 14 01への書き込み (セット及びリセット)及び読み出しが正常に行なわれるようにするこ とができるという利点がある。つまり、本抵抗変ィ匕メモリによれば、セット、リセット、読み 出しが正常に行われるような電圧電流信号を発生させる回路構成を提供することが できるという利点がある。  Therefore, according to the resistance change memory according to the present embodiment, there is an advantage that writing (set and reset) and reading to the resistance change memory element 1401 can be performed normally. That is, according to the present resistance change memory, there is an advantage that it is possible to provide a circuit configuration for generating a voltage / current signal that can be normally set, reset and read.
[0084] また、本抵抗変ィ匕メモリによれば、抵抗変化メモリ素子 1401への書き込み及び読 み出しの際の制御を、簡単、かつ、短時間に行なえるという利点がある。 さらに、本抵抗変化メモリによれば、同一のワードラインに接続された複数のメモリ セルの抵抗変ィ匕メモリ素子に対して、セットとリセットとを同時に行なうことができる。 ここで、図 4 (A) ,図 4 (B)は、上述のような本抵抗変化メモリの回路構成におけるシ ミュレーシヨン結果を示して 、る。 In addition, according to the resistance change memory, writing to and reading from the resistance change memory element 1401 are performed. There is an advantage that the control at the time of protruding can be performed easily and in a short time. Furthermore, according to the resistance change memory, it is possible to simultaneously set and reset the resistance change memory elements of a plurality of memory cells connected to the same word line. Here, FIGS. 4 (A) and 4 (B) show simulation results in the circuit configuration of the resistance change memory as described above.
[0085] ここでは、抵抗変ィ匕メモリ素子 1401は、高抵抗状態の抵抗値が 80k Ω、低抵抗状 態の抵抗値が 4k Ωの純抵抗を用いて 、る。 Here, the resistance change memory element 1401 uses a pure resistance having a resistance value of 80 kΩ in the high resistance state and a resistance value of 4 kΩ in the low resistance state.
まず、図 4 (A)は、オフ時 (省電力時)、セット前 (抵抗変化メモリ素子 1401が高抵 抗状態)、セット後 (抵抗変化メモリ素子 1401が低抵抗状態)、抵抗変化メモリ素子 1 401が低抵抗状態の場合の読出時 (低抵抗読出時)、リセット前 (抵抗変化メモリ素子 1401が低抵抗状態）、リセット後 (抵抗変化メモリ素子 1401が高抵抗状態）、抵抗変 ィ匕メモリ素子 1401が高抵抗状態の場合の読出時 (高抵抗読出時)のそれぞれの場 合における、書込用 pMOSトランジスタ 1101のゲート電位 (即ち、制御回路 1351の ノード XWE0の設定電位）（V)、カラムスィッチ（nMOSトランジスタ） 1301のゲート電 位 (即ち、制御回路 1352のノード CL00の設定電位）（V)、抵抗変ィ匕メモリ素子 140 1の両端に力かる電圧値 (V)、読出し結果の 1次出力ノード 1206の電位 (V)、抵抗 変ィ匕メモリ素子 1401を流れる電流値 A)のそれぞれのシミュレーション結果を示 している。  First, Fig. 4 (A) shows a resistance change memory element when off (during power saving), before setting (resistance change memory element 1401 is in a high resistance state), after setting (resistance change memory element 1401 is in a low resistance state). 1 When reading when 401 is in low resistance state (when reading low resistance), before resetting (resistance change memory element 1401 is in low resistance state), after reset (resistance change memory element 1401 is in high resistance state), resistance change The gate potential of the write pMOS transistor 1101 in each case of reading when the memory element 1401 is in a high resistance state (during high resistance reading) (ie, the set potential of the node XWE0 of the control circuit 1351) (V) , Column switch (nMOS transistor) 1301 gate potential (ie, set potential of node CL00 of control circuit 1352) (V), resistance change memory element 140 1 voltage applied to both ends of memory element (V), read result Primary output node 1206 potential (V), resistance change memory element Each simulation result of the current value A) flowing through 1401 is shown.
[0086] 図 4 (A)に示すように、セット後に抵抗変ィ匕メモリ素子 1401を流れる電流は 100 A程度に抑えられ、リセット後の抵抗変ィ匕メモリ素子 1401の両端に力かる電圧は 1. 5V以下に抑えられている。  As shown in FIG. 4A, the current flowing through the resistance change memory element 1401 after setting is suppressed to about 100 A, and the voltage applied to both ends of the resistance change memory element 1401 after reset is 1. It is suppressed to 5V or less.
また、セット前には、 2. 2V程度の電圧を抵抗変ィ匕メモリ素子 1401に印加できるこ とがわかる。  It can also be seen that a voltage of about 2.2 V can be applied to the resistance change memory element 1401 before setting.
[0087] さらに、抵抗変化メモリ素子 1401が低抵抗状態の場合の読出時 (低抵抗読出時） には、 1次出力ノード 1206の電位は 0. 105Vであり、抵抗変化メモリ素子 1401が高 抵抗状態の場合の読出時 (高抵抗読出時）には、 1次出力ノード 1206の電位は 1. 7 63Vであり、抵抗変化メモリ素子 1401が低抵抗状態の場合と高抵抗状態の場合と で、 1次出力ノード 1206の電位は 1. 6V以上の差があることがわかる。 [0088] 次に、図 4 (B)は、シミュレーション力も得られた抵抗変化メモリ素子 1401のセット 電圧及びリセット電圧の範囲を示して!/、る。 [0087] Further, during reading when resistance change memory element 1401 is in the low resistance state (during low resistance reading), the potential of primary output node 1206 is 0.105V, and resistance change memory element 1401 has a high resistance. At the time of reading in the state (high resistance reading), the potential of the primary output node 1206 is 1.763 V, and the resistance change memory element 1401 is in the low resistance state and in the high resistance state, It can be seen that the potential of the primary output node 1206 has a difference of 1.6 V or more. Next, FIG. 4B shows the range of the set voltage and the reset voltage of the resistance change memory element 1401 for which the simulation capability is also obtained!
図 4 (B)に示すように、抵抗変化メモリを構成するトランジスタにばらつきがない場合 は、抵抗変ィヒメモリ素子 1401のセット電圧は 1. 498V以上 2. 249V以下であり、リ セット電圧は 0. 408V以上 1. 039V以下であることが求められる。  As shown in Fig. 4 (B), when there is no variation in the transistors constituting the resistance change memory, the set voltage of the resistance change memory element 1401 is 1.498 V or more and 2.249 V or less, and the reset voltage is 0. 408V or more 1. 039V or less is required.
[0089] つまり、抵抗変ィ匕メモリ素子 1401のセット電圧及びリセット電圧がこれらの範囲内で あれば、上述のような抵抗変化メモリの回路構成で書き込みを行なえることになる。 例えば、抵抗変ィ匕メモリ素子 1401のリセット電圧が 0. 75V、セット電圧が 1. 6Vの 場合は、上述の回路構成で書き込みを行なうことができる。 That is, if the set voltage and reset voltage of the resistance change memory element 1401 are within these ranges, writing can be performed with the circuit configuration of the resistance change memory as described above. For example, when the reset voltage of the resistance change memory element 1401 is 0.75 V and the set voltage is 1.6 V, writing can be performed with the above-described circuit configuration.
仮に、抵抗変ィ匕メモリ素子 1401のフォーミング電圧が 1. 498V以上 2. 249V以下 である場合、上述の回路構成におけるセット時の動作によってフォーミングを行なうこ とちでさる。  If the forming voltage of the resistance change memory element 1401 is 1.498V or more and 2.249V or less, forming is performed by the setting operation in the above circuit configuration.
[0090] し力しながら、実際にはトランジスタはばらつきがあるため、その分のマージンを考 慮し、図 4 (B)に示すように、抵抗変化メモリ素子 1401のセット電圧及びリセット電圧 として許容される範囲は狭くなる。例えば、抵抗変化メモリ素子 1401のセット電圧は 1 . 600V以上 2. OOOV以下であり、ジセッ卜電圧は 0. 500V以上 0. 900V以下である ことが求められる。  [0090] However, since the transistors actually vary, considering the margin, it is acceptable as the set voltage and reset voltage of the resistance change memory element 1401 as shown in Fig. 4 (B). The range to be narrowed. For example, the resistance change memory element 1401 is required to have a set voltage of 1.600V or more and 2. OOOV or less, and a reset voltage of 0.5 to 500V or more and 0.90V or less.
[0091] つまり、上述の抵抗変化メモリを構成するトランジスタのばらつきを考慮しても、抵抗 変ィ匕メモリ素子 1401のセット電圧及びリセット電圧がこれらの範囲内であれば (即ち 、抵抗変ィ匕メモリ素子 1401のセット電圧及びリセット電圧のばらつきがこれらの範囲 内であれば）、上述のような抵抗変化メモリの回路構成で書き込みを行なえることにな る。  That is, even if the variation of the transistors constituting the above-described resistance change memory is taken into consideration, if the set voltage and the reset voltage of the resistance change memory element 1401 are within these ranges (that is, the resistance change memory). If variation in the set voltage and reset voltage of the memory element 1401 is within these ranges), writing can be performed with the circuit configuration of the resistance change memory as described above.
[0092] 以下、本抵抗変ィ匕メモリ（主にメモリセル)の具体的な構造の一例について、図 5及 び図 6 (図 5の A— A' 矢視断面図）を参照しながら説明する。  [0092] Hereinafter, an example of a specific structure of the present resistance change memory (mainly a memory cell) will be described with reference to FIGS. 5 and 6 (cross-sectional views taken along arrows A—A ′ in FIG. 5). To do.
例えば図 6に示すように、シリコン基板 30上には、素子領域を画定する素子分離膜 32が形成されている。例えば図 5に示すように、それぞれの素子領域は、 X方向に長 い矩形形状を有している。これらの複数の素子領域 (活性領域)は、互いに千鳥格子 状に配置されている。 [0093] また、例えば図 5に示すように、素子分離膜 32が形成されたシリコン基板 30上には 、 Y方向に延在する複数のワードライン WLが形成されている。ここでは、ワードライン WLは、各素子領域に、それぞれ 2本ずつが延在している。 For example, as shown in FIG. 6, an element isolation film 32 that defines an element region is formed on a silicon substrate 30. For example, as shown in FIG. 5, each element region has a rectangular shape that is long in the X direction. The plurality of element regions (active regions) are arranged in a staggered pattern. Further, for example, as shown in FIG. 5, a plurality of word lines WL extending in the Y direction are formed on the silicon substrate 30 on which the element isolation film 32 is formed. Here, two word lines WL are extended in each element region.
また、例えば図 6に示すように、ワードライン WLの両側の活性領域には、ソース Zド レイン領域 36, 38が形成されている。これにより、各素子領域には、ワードライン WL を兼ねるゲート電極 34とソース Zドレイン領域 36, 38とを有する選択トランジスタ ST 力 それぞれ 2つずつ形成されている。一の素子領域に形成された 2つの選択トラン ジスタ STは、ソース Zドレイン領域 36を共用している。  For example, as shown in FIG. 6, source Z drain regions 36 and 38 are formed in the active regions on both sides of the word line WL. As a result, in each element region, two selection transistors ST each having the gate electrode 34 also serving as the word line WL and the source Z drain regions 36 and 38 are formed. Two selection transistors ST formed in one element region share a source Z drain region 36.
[0094] 選択トランジスタ STが形成されたシリコン基板 30上には、層間絶縁膜 40が形成さ れている。層間絶縁膜 40には、ソース/ドレイン領域 36に接続されたコンタクトブラ グ 46と、ソース Zドレイン領域 38に接続されたコンタクトプラグ 48とが埋め込まれてい る。  An interlayer insulating film 40 is formed on the silicon substrate 30 on which the selection transistor ST is formed. In the interlayer insulating film 40, a contact plug 46 connected to the source / drain region 36 and a contact plug 48 connected to the source Z drain region 38 are embedded.
層間絶縁膜 40上には、コンタクトプラグ 46を介してソース/ドレイン領域 36 (ソース 端子）に電気的に接続されたグラウンドライン 50 (GND)と、コンタクトプラグ 48を介し てソース Zドレイン領域 38 (ドレイン端子）に電気的に接続された中継配線 52とが形 成されている。グラウンドライン 50 (GND)は、例えば図 5に示すように、 Y方向に延 在して形成されている。  On the interlayer insulating film 40, a ground line 50 (GND) electrically connected to the source / drain region 36 (source terminal) via the contact plug 46 and a source Z drain region 38 ( A relay wiring 52 electrically connected to the drain terminal) is formed. For example, as shown in FIG. 5, the ground line 50 (GND) extends in the Y direction.
[0095] グラウンドライン 50及び中継配線 52が形成された層間絶縁膜 40上には、例えば図 6に示すように、層間絶縁膜 54が形成されている。層間絶縁膜 54には、中継配線 52 に接続されたコンタクトプラグ 58が埋め込まれている。  For example, as shown in FIG. 6, an interlayer insulating film 54 is formed on the interlayer insulating film 40 on which the ground line 50 and the relay wiring 52 are formed. A contact plug 58 connected to the relay wiring 52 is embedded in the interlayer insulating film 54.
コンタクトプラグ 58が埋め込まれた層間絶縁膜 54上には、抵抗変化メモリ素子 RM Dが形成されている。  A resistance change memory element RMD is formed on the interlayer insulating film 54 in which the contact plug 58 is embedded.
[0096] 抵抗変ィ匕メモリ素子 RMDは、コンタクトプラグ 58、中継配線 52及びコンタクトプラグ 48を介してソース Zドレイン領域 38に電気的に接続された下部電極 60と、下部電極 60上に形成された抵抗変化メモリ材料カゝらなる抵抗変化メモリ層 62と、抵抗変化メモ リ層 62上に形成された上部電極 64とを有している。  The resistance change memory element RMD is formed on the lower electrode 60 and the lower electrode 60 electrically connected to the source Z drain region 38 via the contact plug 58, the relay wiring 52, and the contact plug 48. A resistance change memory layer 62 made of a resistance change memory material, and an upper electrode 64 formed on the resistance change memory layer 62.
ここで、抵抗変ィ匕メモリ層 62を構成する抵抗変ィ匕メモリ材料としては、 TiOのほか、 例えば、 NiO、 YO、 CeO、 MgO、 ZnO、 ZrO、 HfO、 WO、 NbO、 TaO、 Cr O、 MnO、 AIO、 VO、 SiO等を適用することができる。また、 Pr Ca MnO、 La x x x x x 1-x x 3 1Here, as the resistance change memory material constituting the resistance change memory layer 62, in addition to TiO, for example, NiO, YO, CeO, MgO, ZnO, ZrO, HfO, WO, NbO, TaO, Cr O, MnO, AIO, VO, SiO, etc. can be applied. Pr Ca MnO, La xxxxx 1-xx 3 1
Ca MnO、 SrTiO、 YBa Cu O、 LaNiO等の複数の金属や半導体原子を含む Includes multiple metals and semiconductor atoms such as Ca MnO, SrTiO, YBa Cu O, LaNiO
3 3 2 3  3 3 2 3
酸ィ匕物材料を適用することもできる。なお、このような抵抗変化メモリ材料を単体で用 V、て単層構造の抵抗変化メモリ層を構成しても良 、し、任意に組み合わせて用いて 積層構造の抵抗変化メモリ層を構成してもよい。  An acidic material can also be applied. It is to be noted that such a resistance change memory material can be used alone, and a resistance change memory layer having a single layer structure can be formed, or any combination thereof can be used to form a resistance change memory layer having a stacked structure. Also good.
[0097] また、下部電極 60及び上部電極 64を構成する電極材料としては、プラチナのほか 、例えば、 Ir、 W、 Niゝ Auゝ Cuゝ Agゝ Pdゝ Znゝ Crゝ Al、 Mnゝ Taゝ Siゝ TaN、 TiN、 R u、 ITO、 NiO、 IrO、 SrRuO、 CoSi、 WSi、 NiSiゝ MoSi、 TiSi、 Al—Siゝ Al—C  [0097] Further, as an electrode material constituting the lower electrode 60 and the upper electrode 64, in addition to platinum, for example, Ir, W, Ni, Au, Cu, Ag, Pd, Zn, Cr, Al, Mn, Ta, and the like. Si ゝ TaN, TiN, Ru, ITO, NiO, IrO, SrRuO, CoSi, WSi, NiSi ゝ MoSi, TiSi, Al—Si ゝ Al—C
2 2 2 2  2 2 2 2
u、 Al— Si— Cu等を適用することができる。下部電極 60を構成する電極材料と上部 電極 64を構成する電極材料とは、同じでも良いし、異なっていても良い。  u, Al-Si-Cu, etc. can be applied. The electrode material constituting the lower electrode 60 and the electrode material constituting the upper electrode 64 may be the same or different.
[0098] このような抵抗変ィ匕メモリ素子 RMDが形成された層間絶縁膜 54上には、例えば図 6に示すように、層間絶縁膜 68が形成されている。層間絶縁膜 68には、抵抗変化メ モリ素子 RMDの上部電極 64に接続されたコンタクトプラグ 72が埋め込まれている。 コンタクトプラグ 72が埋め込まれた層間絶縁膜 68上には、コンタクトプラグ 72を介し て抵抗変ィ匕メモリ素子 RMDの上部電極 64に電気的に接続されたビットライン BLが 形成されている。ビットライン BLは、図 5に示すように、 X方向に延在して形成されて いる。 An interlayer insulating film 68 is formed on the interlayer insulating film 54 on which such a resistance change memory element RMD is formed, for example, as shown in FIG. A contact plug 72 connected to the upper electrode 64 of the resistance change memory element RMD is embedded in the interlayer insulating film 68. On the interlayer insulating film 68 in which the contact plug 72 is embedded, a bit line BL electrically connected to the upper electrode 64 of the resistance change memory element RMD through the contact plug 72 is formed. As shown in FIG. 5, the bit line BL extends in the X direction.
[第 2実施形態]  [Second Embodiment]
次に、本発明の第 2実施形態に力かる抵抗変化メモリについて、図 7,図 8,図 9 (A ) ,図 9 (B)を参照しながら説明する。  Next, a resistance change memory according to the second embodiment of the present invention will be described with reference to FIG. 7, FIG. 8, FIG. 9 (A), and FIG. 9 (B).
[0099] 本実施形態に力かる抵抗変化メモリは、上述の第 1実施形態のものに対し、カラム スィッチの構成が異なる。  [0099] The resistance change memory according to the present embodiment is different from the first embodiment in the configuration of the column switch.
つまり、本実施形態では、例えば図 7に示すように、カラムスィッチ 1304 (1314)が 、 nMOS卜ランジスタ 1301 (1311)と、 nMOS卜ランジスタ 1301 (1311)に並歹 IJに接 続された pMOSトランジスタ 1303 (1313)と力らなり、 nMOSトランジスタ 1301 (131 1)と pMOSトランジスタ 1303 (1313)とはソース及びドレインを共有して！/、る。  That is, in this embodiment, for example, as shown in FIG. 7, the column switch 1304 (1314) is connected to the nMOS 卜 transistor 1301 (1311) and the nMOS 卜 transistor 1301 (1311) in parallel with IJ. Powered by 1303 (1313), nMOS transistor 1301 (131 1) and pMOS transistor 1303 (1313) share the source and drain! /
[0100] ここで、 pMOSトランジスタ 1303 (1313)は、抵抗変化メモリ素子 1401のセット時（ 即ち、抵抗変化メモリ素子 1401を高抵抗状態力も低抵抗状態にする場合）にビット ライン 1302を高い電位にし、セット前（高抵抗状態）の抵抗変化メモリ素子 1401に、 より大きな電圧を印加するために設けて 、る。 [0100] Here, the pMOS transistor 1303 (1313) is used when the resistance change memory element 1401 is set (that is, when the resistance change memory element 1401 is in a high resistance state state and a low resistance state). The line 1302 is set to a high potential so as to apply a larger voltage to the resistance change memory element 1401 before setting (high resistance state).
つまり、上述の第 1実施形態のように、 nMOSトランジスタ 1301 (1311)のみの場 合、セット前に、 nMOSトランジスタ 1301 (1311)で大きな電圧降下がおきてしまい、 抵抗変ィ匕メモリ素子 1401に大きな電圧をかけるのが難しいため、 pMOSトランジスタ 1303 (1313)を設け、セット前の抵抗変ィヒメモリ素子 1401に、より大きな電圧を印加 することができるようにして!/、る。  That is, as in the first embodiment described above, when only the nMOS transistor 1301 (1311) is used, a large voltage drop occurs in the nMOS transistor 1301 (1311) before setting, and the resistance change memory element 1401 Since it is difficult to apply a large voltage, a pMOS transistor 1303 (1313) is provided so that a larger voltage can be applied to the resistance variable memory element 1401 before setting.
[0101] 例えば、 pMOSトランジスタ 1303, 1313のゲート酸化膜の膜厚を 8. Onmとしてい る。これ【こより、 pMOSトランジスタ 1303, 1313の而圧 ίま 3. 3V以上【こなる。なお、 ρ MOSトランジスタ 1303, 1313を厚膜トランジスタと呼ぶ。 [0101] For example, the gate oxide film thickness of the pMOS transistors 1303 and 1313 is set to 8. Onm. From this point, the pMOS transistors 1303 and 1313 have a pressure of 3. 3 V or more. The ρ MOS transistors 1303 and 1313 are called thick film transistors.
このように、 pMOSトランジスタ 1303, 1313は、選択トランジスタ 1402, 1412のゲ ート酸化膜よりも所定値以上厚 ヽ (例えば 2倍以上厚 ヽ)ゲート酸ィ匕膜を備えるものと して構成している。なお、所定値は、プロセスによるばらつきの範囲を超える値として 設定される。  As described above, the pMOS transistors 1303 and 1313 are configured to have a gate oxide film that is a predetermined thickness or more (for example, twice or more) thicker than the gate oxide films of the selection transistors 1402 and 1412. ing. The predetermined value is set as a value that exceeds the range of variation due to the process.
[0102] また、例えば、 pMOSトランジスタ 1303, 1313は、ゲート長を 0. 34 μ mとし、ゲー ト幅を 6. として! /、る。なお、 pMOSトランジスタ 1303, 1313は、セット時の抵抗 変化メモリ素子 1401が高抵抗状態の場合 (セット前)のみ電流を流すことができれば 良いため、ゲート幅は書込用 pMOSトランジスタ 1101や nMOSトランジスタ 1301よ りも小さくても良い。  [0102] For example, the pMOS transistors 1303 and 1313 have a gate length of 0.34 μm and a gate width of 6.! Note that the pMOS transistors 1303 and 1313 only need to allow current to flow when the resistance change memory element 1401 at the time of setting is in a high resistance state (before setting), so the gate width is the pMOS transistor for writing 1101 or the nMOS transistor 1301. It may be smaller.
[0103] 一方、 nMOSトランジスタ 1301 (1311)は、上述の第 1実施形態の場合と同様に、 これらが接続されているビットライン 1302 ( 1312)の電位を所定値 (書込用所定値） 以下にクランプする機能を有する。このため、カラムスィッチ 1304, 1314を構成する nMOSトランジスタ 1301, 1311をクランプトランジスタともいう。  On the other hand, the nMOS transistor 1301 (1311) has the potential of the bit line 1302 (1312) to which the nMOS transistor 1301 (1311) is connected not more than a predetermined value (predetermined value for writing), as in the first embodiment. It has a function to clamp to. Therefore, the nMOS transistors 1301 and 1311 constituting the column switches 1304 and 1314 are also referred to as clamp transistors.
[0104] そして、上述の第 1実施形態の場合と同様に、 nMOSトランジスタ 1301 (1311)の ソース及び pMOSトランジスタ 1303 (1313)のドレインは、メモリセル 1401 (1411) が接続されたビットライン 1302 (1312)に接続されており、 nMOSトランジスタ 1301 ( 1311)のドレイン及び pMOSトランジスタ 1303 (1313)のソースは、マスタービットラ イン 1205を介して、 pMOSトランジスタ 1101のドレインに接続されており、 nMOSト 、制御回路 1355のノード CLOO (CLOl)、ノード CPLOO (CPLOl)に接続されてい る。 Similarly to the case of the first embodiment described above, the source of the nMOS transistor 1301 (1311) and the drain of the pMOS transistor 1303 (1313) are connected to the bit line 1302 (to which the memory cell 1401 (1411) is connected) The drain of the nMOS transistor 1301 (1311) and the source of the pMOS transistor 1303 (1313) are connected to the drain of the pMOS transistor 1101 via the master bit line 1205, and the nMOS transistor , Connected to node CLOO (CLOl) and node CPLOO (CPLOl) of control circuit 1355.
[0105] そして、制御回路 (カラムスィッチ用制御回路） 1355は、 pMOSトランジスタ 1303, 1313のうち、選択される pMOSトランジスタ（ここでは pMOSトランジスタ 1303)を、 抵抗変化メモリ素子 1401を高抵抗状態力も低抵抗状態にするセット時にスィッチォ ン状態に制御し、抵抗変化メモリ素子 1401を低抵抗状態から高抵抗状態にするリセ ット時にスィッチオフ状態に制御するように構成される。  [0105] Then, the control circuit (column switch control circuit) 1355 has a pMOS transistor (here, pMOS transistor 1303) selected out of the pMOS transistors 1303 and 1313, and the resistance change memory element 1401 has a high resistance state power. It is configured to control the switch state when the resistance change state is set and to control the switch-off state when resetting the resistance change memory element 1401 from the low resistance state to the high resistance state.
[0106] このように、セット時には、 pMOSトランジスタ 1303はスィッチオン状態となり、セット 前 (高抵抗状態)の抵抗変化メモリ素子 1401に大きな電圧が印加されることになる。 なお、それ以外のリセット時や読出時には、 pMOSトランジスタ 1303はスィッチオフ 状態となり、 nMOSトランジスタ 1301によって電位 ·電流の伝達が行なわれることに なる。  As described above, at the time of setting, the pMOS transistor 1303 is switched on, and a large voltage is applied to the resistance change memory element 1401 before setting (high resistance state). At other times of resetting and reading, the pMOS transistor 1303 is switched off, and potential / current is transmitted by the nMOS transistor 1301.
[0107] ここでは、制御回路 1355は、例えば図 7に示すように、ノード CPL00の電位を、セ ット時に 0. 0V (VSS電位）に制御し、リセット時に 3. 3V(VDD電位）に制御し、読出 時 3. 3V(VDD電位）に制御する（選択時の制御)。  Here, for example, as shown in FIG. 7, the control circuit 1355 controls the potential of the node CPL00 to 0.0 V (VSS potential) at the time of setting and 3.3 V (VDD potential) at the time of resetting. Control, read 3. Control to 3V (VDD potential) (control when selected).
一方、制御回路 1355は、 pMOSトランジスタ 1303, 1313のうち、選択されない p MOSトランジスタ（ここでは pMOSトランジスタ 1313)のゲート電位を 3. 3V (VDD電 位）に制御する。  On the other hand, the control circuit 1355 controls the gate potential of the unselected pMOS transistor (here, the pMOS transistor 1313) of the pMOS transistors 1303 and 1313 to 3.3 V (VDD potential).
[0108] ここでは、制御回路 1355は、例えば図 7に示すように、選択されない pMOSトラン ジスタ 1313のゲートに接続されたノード CPL01の電位を 3. 3V (VDD電位）に制御 する（非選択時の制御)。  Here, for example, as shown in FIG. 7, the control circuit 1355 controls the potential of the node CPL01 connected to the gate of the unselected pMOS transistor 1313 to 3.3 V (VDD potential) (when not selected). Control).
なお、上述の数値はあくまでも例として挙げたものであり、これらの数値に限られる ものではない。  In addition, the above-mentioned numerical value is given as an example to the last, and is not limited to these numerical values.
[0109] また、上述の第 1実施形態の場合と同様に、本実施形態に力かる抵抗変化メモリは 、例えば図 8の全体回路構成図に示すように、同一回路構成の複数 (ここでは 8つ） のメモリブロック（メモリセルブロック） 1701〜1708を備える。  [0109] As in the case of the first embodiment described above, the resistance change memory according to this embodiment has a plurality of identical circuit configurations (here, 8) as shown in the overall circuit configuration diagram of FIG. 8, for example. Memory blocks (memory cell blocks) 1701-1708.
ここでは、 8つのメモリブロック 1701〜1708を備える抵抗変ィ匕メモリの構成例を示 している。つまり、入出力の外部インターフェイスが 8つあり、 8ビット単位で書き込み 又は読み出しを行なえる 8ビット入出力インターフェイスの抵抗変化メモリ（低価格品） の構成例を示している。なお、抵抗変化メモリの構成は、これに限られるものではなく 、例えば 32ビット入出力インターフェイスの抵抗変化メモリ（高性能品）として構成す ることちでさる。 Here, a configuration example of a resistance change memory having eight memory blocks 1701 to 1708 is shown. is doing. In other words, the figure shows an example of the configuration of an 8-bit input / output interface resistance change memory (low-priced product) that has 8 input / output external interfaces and can write or read in 8-bit units. The configuration of the resistance change memory is not limited to this. For example, the resistance change memory may be configured as a resistance change memory (high performance product) of a 32-bit input / output interface.
[0110] なお、ここでは、説明の便宜上、 1つのビットラインに接続されたメモリセルを 3つだ け示しているが、実際には、多数、例えば 512個、あるいは 1024個のメモリセルが設 けられている。  [0110] Here, for convenience of explanation, only three memory cells connected to one bit line are shown, but in reality, a large number, for example, 512 or 1024 memory cells are provided. It is
そして、上述の第 1実施形態の場合と同様に、各メモリブロック 1701〜1708には、 共通のワードライン WL0〜WL2が複数（ここでは 3つ）接続されている。つまり、ヮー ドライン WL0〜WL2は全てのメモリブロック 1701〜 1708を通るように設けられて!/ヽ る。  As in the case of the first embodiment described above, a plurality (three in this case) of common word lines WL0 to WL2 are connected to the memory blocks 1701 to 1708. That is, the word lines WL0 to WL2 are provided so as to pass through all the memory blocks 1701 to 1708.
[0111] なお、ここでは、説明の便宜上、 1つのマスタービットラインに接続されたビットライン を 2つだけ示し、 1つのワードラインに 16個のメモリセルを接続している力 実際には 、 1つのマスタービットラインにカラムスィッチを介して 8つのビットラインが接続されて おり、 1つのワードラインは 64個のメモリセルに接続されている。なお、 4〜16本のビ ットラインを設けることが多い。  [0111] Here, for convenience of explanation, only two bit lines connected to one master bit line are shown, and the force of connecting 16 memory cells to one word line is actually 1 Eight bit lines are connected to one master bit line via a column switch, and one word line is connected to 64 memory cells. In many cases, 4 to 16 bit lines are provided.
[0112] なお、その他の構成及び動作については、上述の第 1実施形態のものと同様であ るため、ここでは説明を省略する。  [0112] Other configurations and operations are the same as those in the first embodiment described above, and thus description thereof is omitted here.
したがって、本実施形態に力かる抵抗変化メモリによれば、上述の第 1実施形態の ものと同様の効果がある。  Therefore, the resistance change memory according to the present embodiment has the same effect as that of the first embodiment described above.
ここで、図 9 (A) ,図 9 (B)は、上述のような本抵抗変化メモリの回路構成におけるシ ミュレーシヨン結果を示して 、る。  Here, FIGS. 9A and 9B show simulation results in the circuit configuration of the resistance change memory as described above.
[0113] ここでは、抵抗変ィ匕メモリ素子 1401は、高抵抗状態の抵抗値が 80k Ω、低抵抗状 態の抵抗値が 4k Ωの純抵抗を用いて 、る。  Here, the resistance change memory element 1401 uses a pure resistance having a resistance value of 80 kΩ in the high resistance state and a resistance value of 4 kΩ in the low resistance state.
まず、図 9 (A)は、オフ時 (省電力時)、セット前 (抵抗変化メモリ素子 1401が高抵 抗状態)、セット後 (抵抗変化メモリ素子 1401が低抵抗状態)、抵抗変化メモリ素子 1 401が低抵抗状態の場合の読出時 (低抵抗読出時)、リセット前 (抵抗変化メモリ素子 1401が低抵抗状態）、リセット後 (抵抗変化メモリ素子 1401が高抵抗状態）、抵抗変 ィ匕メモリ素子 1401が高抵抗状態の場合の読出時 (高抵抗読出時)のそれぞれの場 合における、書込用 pMOSトランジスタ 1101のゲート電位 (即ち、制御回路 1351の ノード XWE0の設定電位）（V)、カラムスィッチ（nMOSトランジスタ） 1301のゲート電 位（即ち、制御回路 1355のノード CL00の設定電位）（V)、カラムスィッチ（pMOSト ランジスタ） 1303のゲート電位（即ち、制御回路 1355のノード CPL00の設定電位） 、抵抗変化メモリ素子 1401の両端に力かる電圧値 (V)、読出し結果の 1次出力ノー ド 1206の電位 (V)、抵抗変ィヒメモリ素子 1401を流れる電流値 A)のそれぞれの シミュレーション結果を示して 、る。 First, Fig. 9 (A) shows a resistance change memory element when off (during power saving), before setting (resistance change memory element 1401 is in a high resistance state), after setting (resistance change memory element 1401 is in a low resistance state). 1 When reading when 401 is in low resistance state (when reading low resistance), before resetting (resistance change memory element 1401 is in the low resistance state), after reset (resistance change memory element 1401 is in the high resistance state), and in the case of reading when resistance change memory element 1401 is in the high resistance state (during high resistance reading), Write gate potential of pMOS transistor 1101 (ie, set potential of node XWE0 of control circuit 1351) (V), gate potential of column switch (nMOS transistor) 1301 (ie, set potential of node CL00 of control circuit 1355) (V), column switch (pMOS transistor) 1303 gate potential (that is, set potential of node CPL00 of control circuit 1355), voltage value (V) applied to both ends of resistance change memory element 1401, primary of read result The simulation results of the potential (V) of the output node 1206 and the current value A) flowing through the resistance variable memory element 1401 are shown.
[0114] 図 9 (A)に示すように、セット後に抵抗変ィ匕メモリ素子 1401を流れる電流は 100 A程度に抑えられ、リセット後の抵抗変ィ匕メモリ素子 1401の両端に力かる電圧は 1. 5V以下に抑えられている。  [0114] As shown in FIG. 9A, the current flowing through the resistance change memory element 1401 after setting is suppressed to about 100 A, and the voltage applied to both ends of the resistance change memory element 1401 after reset is 1. It is suppressed to 5V or less.
また、セット前には、 3. IV程度の電圧を抵抗変ィ匕メモリ素子 1401に印加できるこ とがわかる。このように、カラムスィッチ 1304を、 pMOSトランジスタ 1303を備えるも のとして構成することで、抵抗変化メモリ素子 1401に、上述の第 1実施形態の場合よ りも大きな電圧が印加され、抵抗変化メモリ素子 1401に対する印加電圧を改善する ことができることがゎカゝる。  It can also be seen that a voltage of about 3. IV can be applied to the resistance change memory element 1401 before setting. Thus, by configuring the column switch 1304 to include the pMOS transistor 1303, a larger voltage than that in the first embodiment is applied to the resistance change memory element 1401, and the resistance change memory element It can be seen that the applied voltage to 1401 can be improved.
[0115] さらに、抵抗変化メモリ素子 1401が低抵抗状態の場合の読出時 (低抵抗読出時） には、 1次出力ノード 1206の電位は 0. 105Vであり、抵抗変化メモリ素子 1401が高 抵抗状態の場合の読出時 (高抵抗読出時）には、 1次出力ノード 1206の電位は 1. 7 63Vであり、抵抗変化メモリ素子 1401が低抵抗状態の場合と高抵抗状態の場合と で、 1次出力ノード 1206の電位は 1. 6V以上の差があることがわかる。  [0115] Furthermore, when reading when the resistance change memory element 1401 is in the low resistance state (during low resistance reading), the potential of the primary output node 1206 is 0.105V, and the resistance change memory element 1401 has a high resistance. At the time of reading in the state (high resistance reading), the potential of the primary output node 1206 is 1.763 V, and the resistance change memory element 1401 is in the low resistance state and in the high resistance state, It can be seen that the potential of the primary output node 1206 has a difference of 1.6 V or more.
[0116] 次に、図 9 (B)は、シミュレーション力も得られた抵抗変化メモリ素子 1401のセット 電圧及びリセット電圧の範囲を示して!/、る。  Next, FIG. 9 (B) shows the range of the set voltage and the reset voltage of the resistance change memory element 1401 for which the simulation capability is also obtained!
図 9 (B)に示すように、抵抗変化メモリを構成するトランジスタにばらつきがない場合 は、抵抗変ィヒメモリ素子 1401のセット電圧は 1. 498V以上 3. 135V以下であり、リ セット電圧は 0. 408V以上 1. 039V以下であることが求められる。  As shown in Fig. 9 (B), when there is no variation in the transistors that make up the resistance change memory, the set voltage of the resistance change memory element 1401 is 1.498V or more and 3.135V or less, and the reset voltage is 0. 408V or more 1. 039V or less is required.
[0117] つまり、抵抗変ィ匕メモリ素子 1401のセット電圧及びリセット電圧がこれらの範囲内で あれば、上述のような抵抗変化メモリの回路構成で書き込みを行なえることになる。 例えば、抵抗変ィ匕メモリ素子 1401のリセット電圧が 0. 75V、セット電圧が 1. 6Vの 場合は、上述の回路構成で書き込みを行なうことができる。 That is, the set voltage and reset voltage of the resistance change memory element 1401 are within these ranges. If it exists, writing can be performed with the circuit configuration of the resistance change memory as described above. For example, when the reset voltage of the resistance change memory element 1401 is 0.75 V and the set voltage is 1.6 V, writing can be performed with the above-described circuit configuration.
仮に、抵抗変ィ匕メモリ素子 1401のフォーミング電圧が 1. 498V以上 3. 135V以下 である場合、上述の回路構成におけるセット時の動作によってフォーミングを行なうこ ともできる。本実施形態のように、カラムスィッチ 1304を、 pMOSトランジスタ 1303を 備えるものとして構成すると、上述の第 1実施形態のものよりもフォーミングを行ない やすくなるという効果もある。  If the forming voltage of the resistance change memory element 1401 is 1.498V or more and 3.135V or less, the forming can be performed by the setting operation in the above circuit configuration. If the column switch 1304 is configured to include the pMOS transistor 1303 as in the present embodiment, there is an effect that forming is easier than in the first embodiment.
[0118] し力しながら、実際にはトランジスタはばらつきがあるため、その分のマージンを考 慮し、図 9 (B)に示すように、抵抗変化メモリ素子 1401のセット電圧及びリセット電圧 として許容される範囲は狭くなる。 [0118] However, since the transistors actually vary, considering the margin, it is acceptable as the set voltage and reset voltage of the resistance change memory element 1401 as shown in Fig. 9 (B). The range to be narrowed.
本実施形態では、上述の第 1実施形態のものよりもセット電圧の範囲が広くなるた め、上述の第 1実施形態のものよりも抵抗変化メモリ素子 1401のセット電圧がばらつ V、て 、ても良ぐプロセスが容易になると!、う利点がある。  In this embodiment, since the set voltage range is wider than that in the first embodiment described above, the set voltage of the resistance change memory element 1401 varies more than that in the first embodiment described above. However, there is an advantage when the process becomes good!
[第 3実施形態]  [Third embodiment]
次に、本発明の第 3実施形態に力かる抵抗変化メモリについて、図 10,図 11,図 1 2,図 13,図 14,図 15 (A) ,図 15 (B)を参照しながら説明する。  Next, a resistance change memory according to the third embodiment of the present invention will be described with reference to FIGS. 10, 11, 12, 12, 13, 14, 15A, and 15B. To do.
[0119] 本実施形態に力かる抵抗変化メモリは、上述の第 2実施形態のものに対し、別に読 出回路を設けることなぐ書き込みに用いられる pMOSトランジスタ 1101及びカラム スィッチ 1304を読出回路として兼用して 、る点で異なる。 [0119] The resistance change memory according to this embodiment is different from that of the above-described second embodiment in that the pMOS transistor 1101 and the column switch 1304 used for writing without providing a separate reading circuit are used as a reading circuit. The point is different.
つまり、上述の第 2実施形態では、読出回路を、電流源としての役割を果たす読出 用 pMOSトランジスタ 1202及び読出用クランプトランジスタ（nMOSトランジスタ） 12 03によって構成しているのに対し、本実施形態では、読出回路を構成する pMOSト ランジスタ 1202及び nMOSトランジスタ 1203という構成及び接続関係（組み合わせ )は、書き込みに用いられる pMOSトランジスタ 1101及び nMOSトランジスタ 1301と いう構成及び接続関係 (組み合わせ)と同一であるという点に着目し、読出回路を、 書き込みに用いられる pMOSトランジスタ 1101及びカラムスィッチ 1304によって構 成している。 [0120] ここでは、例えば図 10に示すように、多機能 pMOSトランジスタ 1101のドレイン、力 ラムスイッチ 1304を構成する nMOSトランジスタ 1301, 1311のドレイン及び pMOS トランジスタ 1303, 1313のソースは、 1次出力ノード 1206に接続されている。 In other words, in the second embodiment described above, the read circuit is configured by the read pMOS transistor 1202 and the read clamp transistor (nMOS transistor) 12 03 that serve as a current source. The configuration and connection relationship (combination) of the pMOS transistor 1202 and the nMOS transistor 1203 constituting the read circuit are the same as the configuration and connection relationship (combination) of the pMOS transistor 1101 and the nMOS transistor 1301 used for writing. The reading circuit is composed of a pMOS transistor 1101 and a column switch 1304 used for writing. Here, for example, as shown in FIG. 10, the drain of the multi-function pMOS transistor 1101, the drain of the nMOS transistors 1301 and 1311 and the sources of the pMOS transistors 1303 and 1313 constituting the power switch 1304 are the primary output nodes. Connected to 1206.
そして、本抵抗変ィ匕メモリでは、例えば図 10に示すように、マスタービットライン 120 5が接続されているノード 1206がー次出力ノードになっており、読出時には、このノ ード 1206を介して、読出回路を構成する pMOSトランジスタ（多機能 pMOSトランジ スタ） 1101及びカラムスィッチ 1304によって、高抵抗状態の場合と低抵抗状態の場 合とで大きな差の電位 (ここではカラムスィッチ 1304によって増幅された電位）が出 力されるようになっている。  In this resistance change memory, for example, as shown in FIG. 10, the node 1206 to which the master bit line 1205 is connected is the next output node. During reading, the node 1206 passes through this node 1206. Therefore, the pMOS transistor (multi-function pMOS transistor) 1101 and the column switch 1304 that constitute the readout circuit have a potential of a large difference between the high resistance state and the low resistance state (here, amplified by the column switch 1304). Output potential).
[0121] また、制御回路 1357, 1358は、複数の抵抗変ィ匕メモリ素子 1401, 1411のうち、 選択される抵抗変化メモリ素子 (ここでは抵抗変化メモリ素子 1401)の抵抗状態を読 み出すために、例えば図 10に示すように、複数のカラムスィッチ 1304, 1314のうち 、選択されるカラムスィッチを構成するトランジスタ (ここではカラムスィッチ 1304を構 成するトランジスタ 1301, 1303)のゲート電位、及び、多機能トランジスタ 1101 (電 流制限機能を有するトランジスタ)のゲート電位を制御するように構成される。  [0121] Also, the control circuits 1357 and 1358 read out the resistance state of the selected resistance change memory element (here, the resistance change memory element 1401) among the plurality of resistance change memory elements 1401 and 1411. For example, as shown in FIG. 10, among the plurality of column switches 1304 and 1314, the gate potential of the transistors constituting the selected column switch (here, the transistors 1301 and 1303 constituting the column switch 1304), and The multi-function transistor 1101 (transistor having a current limiting function) is configured to control the gate potential.
[0122] ここでは、制御回路 1357, 1358は、選択されるカラムスィッチ 1304を構成するトラ ンジスタ 1301, 1303のゲート電位、及び、多機能トランジスタ 1101 (電流制限機能 を有するトランジスタ）のゲート電位を、それぞれ、セット時 (抵抗変化メモリ素子 1401 を高抵抗状態から低抵抗状態にする場合)、リセット時 (抵抗変化メモリ素子 1401を 低抵抗状態から高抵抗状態にする場合)、読出時 (抵抗変化メモリ素子 1401の抵抗 状態を読み出す場合)で異なる電位に制御するように構成される。このため、カラムス イッチ及び多機能トランジスタはセット機能、リセット機能、読出機能を有することにな る。  [0122] Here, the control circuits 1357 and 1358 determine the gate potential of the transistors 1301 and 1303 constituting the selected column switch 1304 and the gate potential of the multi-function transistor 1101 (transistor having a current limiting function). When set (when changing the resistance change memory element 1401 from the high resistance state to the low resistance state), when resetting (when changing the resistance change memory element 1401 from the low resistance state to the high resistance state), when reading (resistance change memory element) (When reading the resistance state of element 1401), it is configured to be controlled to a different potential. Therefore, the column switch and the multi-function transistor have a set function, a reset function, and a read function.
[0123] 具体的には、制御回路 (カラムスィッチ用制御回路;読出回路用制御回路） 1358 は、リセット時よりもセット時の方が高電位になり、かつ、読出時よりもリセット時の方が 高電位になるように、選択されるビットライン (ここではビットライン 1302)に接続された カラムスィッチ 1304を構成するトランジスタ 1301, 1303のゲート電位を制御する。  [0123] Specifically, the control circuit (column switch control circuit; read circuit control circuit) 1358 has a higher potential at the time of setting than at the time of reset, and at the time of resetting than at the time of reading. Are controlled so that the gate potentials of the transistors 1301 and 1303 constituting the column switch 1304 connected to the selected bit line (here, the bit line 1302) are controlled.
[0124] ここでは、制御回路 1358は、例えば図 10に示すように、ノード CL00の電位を、セ ット時に 3. 3Vに制御し、リセット時に 2. 4Vに制御し、読出時に 0. 9Vに制御する（ 選択時の制御)。 Here, the control circuit 1358 sets the potential of the node CL00 as shown in FIG. 10, for example. Control to 3.3V at reset, control to 2.4V at reset, and control to 0.9V at read (control when selected).
これにより、上述の第 1及び第 2実施形態の場合と同様に、リセット時に、選択される ビットライン 1302の電位は所定値以下にクランプされる。つまり、カラムスィッチ 1301 を構成する nMOSトランジスタ 1301はリセット時にクランプトランジスタとして機能す る。  As a result, as in the case of the first and second embodiments described above, the potential of the selected bit line 1302 is clamped to a predetermined value or less during reset. That is, the nMOS transistor 1301 constituting the column switch 1301 functions as a clamp transistor at reset.
[0125] また、本実施形態では、読出時に、選択されるビットライン 1302の電位は読出用所 定値以下にクランプされる。つまり、カラムスィッチ 1304を構成する nMOSトランジス タ 1301は読出時にクランプトランジスタとして機能する。  In the present embodiment, the potential of the selected bit line 1302 is clamped to a predetermined value for reading or less during reading. That is, the nMOS transistor 1301 constituting the column switch 1304 functions as a clamp transistor during reading.
なお、カラムスィッチ 1301を構成する nMOSトランジスタ 1301は、セット時にはスィ ツチオン状態 (全開状態）になるため、実質的には、ビットライン 1302の電位を読出 用所定値以下にクランプするクランプトランジスタとしては機能しない。  Note that the nMOS transistor 1301 that constitutes the column switch 1301 is in the switch-on state (fully open state) when set, so it effectively functions as a clamp transistor that clamps the potential of the bit line 1302 below a predetermined value for reading. do not do.
[0126] ここで、読出時のノード CL00の電位は、抵抗変ィ匕メモリ素子 1401に対して書き込 みが行なわれな ヽこと、ビットライン 1302の電位を高抵抗状態の場合と低抵抗状態 の場合とでできるだけ大きな差になるようにして（ひいてはビットライン 1302の電位を 増幅して）、 1次出力ノード 1206に出力できることという観点から、リセット時のノード C L00の電位よりも低く設定して 、る。  Here, the potential of the node CL00 at the time of reading is not written to the resistance change memory element 1401, and the potential of the bit line 1302 is set to the high resistance state and the low resistance state. From the standpoint of being able to output to the primary output node 1206, the difference is set to be lower than the potential of the node CL00 at the time of reset. And
[0127] 電流源としての pMOSトランジスタ 1101が流す電流と抵抗変化メモリ素子 1401の 抵抗の積 (即ち、ビットライン 1302の電位）に nMOSトランジスタ 1301の閾値よりも少 し大きな電圧を加えた値力 抵抗変化メモリ素子 1401が高抵抗状態の場合と低抵 抗状態の場合とで、読出時のノード CL00の電位をまたぐようにすると良 、。  [0127] Value resistance obtained by applying a voltage slightly larger than the threshold value of the nMOS transistor 1301 to the product of the current flowing through the pMOS transistor 1101 as the current source and the resistance of the resistance change memory element 1401 (that is, the potential of the bit line 1302) It is better to straddle the potential of the node CL00 during reading, depending on whether the change memory element 1401 is in a high resistance state or a low resistance state.
したがって、上述のように、読出時のノード CL00の電位を 0. 9Vに設定している。  Therefore, as described above, the potential of node CL00 at the time of reading is set to 0.9V.
[0128] これに対し、制御回路 1358は、例えば図 10に示すように、選択されないビットライ ン（ここではビットライン 1312)に接続されたカラムスィッチ 1314を構成する nMOSト ランジスタ 1311のゲート電位をグランド電位（GND電位； 0. 0V;VSS)に制御する。 ここでは、制御回路 1358は、例えば図 10に示すように、選択されないカラムスイツ チ 1314を構成する nMOSトランジスタ 1311のゲートに接続されたノード CL01の電 位を 0. 0Vに制御する（非選択時の制御)。 [0129] 一方、制御回路 1358は、選択されないビットライン 1312に接続されたカラムスイツ チ 1314を構成する pMOSトランジスタ 1313のゲート電位を 3. 3V (VDD電位）に制 御する。 On the other hand, as shown in FIG. 10, for example, the control circuit 1358 sets the gate potential of the nMOS transistor 1311 constituting the column switch 1314 connected to the unselected bit line (here, the bit line 1312) to the ground. Control to potential (GND potential; 0.0V; VSS). Here, for example, as shown in FIG. 10, the control circuit 1358 controls the potential of the node CL01 connected to the gate of the nMOS transistor 1311 constituting the unselected column switch 1314 to 0.0 V (when not selected). control). On the other hand, the control circuit 1358 controls the gate potential of the pMOS transistor 1313 constituting the column switch 1314 connected to the unselected bit line 1312 to 3.3 V (VDD potential).
ここでは、制御回路 1358は、例えば図 10に示すように、選択されないカラムスイツ チ 1314を構成する pMOSトランジスタ 1313のゲートに接続されたノード CPL01の 電位を 3. 3V(VDD電位）に制御する（非選択時の制御)。  Here, for example, as shown in FIG. 10, the control circuit 1358 controls the potential of the node CPL01 connected to the gate of the pMOS transistor 1313 constituting the unselected column switch 1314 to 3.3 V (VDD potential) (non-voltage). Control during selection).
[0130] また、制御回路 1358は、上述の第 2実施形態の場合と同様に、ノード CPL00の電 位を、セット時に 0. 0V(VSS電位）に制御し、リセット時に 3. 3V (VDD電位）に制御 し、読出時に 3. 3V (VDD電位）に制御する（選択時の制御；図 10参照)。 [0130] As in the case of the second embodiment, the control circuit 1358 controls the potential of the node CPL00 to 0.0 V (VSS potential) at the time of setting and 3.3 V (VDD potential) at the time of resetting. ) And 3.3V (VDD potential) during reading (control during selection; see Figure 10).
これにより、セット時には、 pMOSトランジスタ 1303はスィッチオン状態となり、セット 前 (高抵抗状態)の抵抗変化メモリ素子 1401に大きな電圧が印加されることになる。 なお、それ以外のリセット時や読出時には、 pMOSトランジスタ 1303はスィッチオフ 状態となり、 nMOSトランジスタ 1301によって電位 ·電流の伝達が行なわれることに なる。  Thus, at the time of setting, the pMOS transistor 1303 is switched on, and a large voltage is applied to the resistance change memory element 1401 before setting (high resistance state). At other times of resetting and reading, the pMOS transistor 1303 is switched off, and potential / current is transmitted by the nMOS transistor 1301.
[0131] このようにカラムスィッチ 1304を構成するトランジスタ 1301, 1303のゲート電位を 制御するためには、制御回路 1358を、例えば図 12に示すように、トランジスタ 1321 〜1324からなる第 1セレクタ（電位セレクタ） 1365と、トランジスタ 1331〜1336及び インバータ 1337からなる第 2セレクタ（電位セレクタ） 1366と、トランジスタ 1341〜13 46及びインバータ 1347からなる第 3セレクタ（電位セレクタ） 1367とを備えるものとし て構成し、これらのセレクタ 1365〜1367によって、図 13に示すような DC— DCコン ノ ータ 1359【こよって生成された一定電位（ここで ίま 3. 3V, 2. 4V, 0. 9V, 0. 0V) を選択して供給することで、ノード CL00, CL01, CPL00, CPL01の電位を制御す るように構成すれば良い。  [0131] In order to control the gate potentials of the transistors 1301 and 1303 constituting the column switch 1304 in this way, the control circuit 1358 is controlled by a first selector (potentials of transistors 1321 to 1324 as shown in FIG. 12, for example). Selector) 1365, a second selector (potential selector) 1366 consisting of transistors 1331 to 1336 and an inverter 1337, and a third selector (potential selector) 1367 consisting of transistors 1341 to 1346 and an inverter 1347. By using these selectors 1365 to 1367, a DC-DC converter 1359 as shown in FIG. 13 [a constant potential generated by this (here, 3.3V, 2.4V, 0.9V, 0. (0V) may be selected and supplied to control the potential of the nodes CL00, CL01, CPL00, and CPL01.
[0132] なお、図 12中、 WDATA0は、書き込むデータが供給されるノードである。 XWDA TA0は、 WDATA0の反転信号が供給されるノードである。 WCは、ライトコントロー ル信号が供給されるノードであり、書き込みモード時は「H」（High)、読み出しモード 時は「L」 (Low)になる。 XWCは、 WCの反転信号が供給されるノードである。 CSL0 , CSL1は、アドレスデコード済みカラムアドレス信号が供給されるノードである。 [0133] また、本実施形態では、 DC— DCコンバータ 1359は、図 13に示すように、 3. 3V — VDD電位（3. 3V)及び 0. OV— VSS電位（0. OV)が入力され、 2. 74V, 2. 5V , 2. 4V, 1. 8V(VDD) , 0. 9Vという各電位を出力するものとして構成される。 Note that in FIG. 12, WDATA0 is a node to which data to be written is supplied. XWDA TA0 is a node to which an inverted signal of WDATA0 is supplied. WC is a node to which a write control signal is supplied, and is “H” (High) in the write mode and “L” (Low) in the read mode. XWC is a node to which an inversion signal of WC is supplied. CSL0 and CSL1 are nodes to which an address decoded column address signal is supplied. In this embodiment, as shown in FIG. 13, the DC-DC converter 1359 receives 3.3V-VDD potential (3.3V) and 0.OV-VSS potential (0.OV). 2.74V, 2.5V, 2.4V, 1.8V (VDD), 0.9V are configured to output each potential.
ここで、第 1セレクタ 1365は、選択されるカラムスィッチ 1304の nMOSトランジスタ 1301のゲートに供給する電位を選択する回路である。  Here, the first selector 1365 is a circuit that selects a potential supplied to the gate of the nMOS transistor 1301 of the column switch 1304 to be selected.
[0134] 例えば、 WDATA0が「H」（この場合、 XWDATAOは「L」 )、かつ、 XWCが「L」の 場合 (リセット時）、ノード 1361の電位 (即ち、第 1セレクタ 1365によって選択される電 位）は 2. 4Vになる。また、 WDATAOが「L」（この場合、 XWDATAOは「H」；)、かつ 、 XWCが「L」の場合（セット時）、ノード 1361の電位は 3. 3Vになる。さらに、 XWCが 「H」の場合 (読出時）、ノード 1361の電位は 0. 9Vになる。  For example, when WDATA0 is “H” (in this case, XWDATAO is “L”) and XWC is “L” (at reset), the potential of node 1361 (ie, selected by first selector 1365) The potential is 2.4V. When WDATAO is “L” (in this case, XWDATAO is “H”;) and XWC is “L” (when set), the potential of node 1361 becomes 3.3V. In addition, when XWC is “H” (during reading), the potential of node 1361 is 0.9V.
[0135] そして、 CSLOが「H」の場合 (カラムスィッチ 1304が選択される場合）、第 2セレクタ 1366の図 12中、左側の回路によってノード 1361の電位が選択されてノード CLOO に供給されるとともに、第 2セレクタ 1366の図 12中、右側の回路によってノード 1362 の電位が選択されてノード CPLOOに供給される。つまり、カラムスィッチ 1304を構成 する nMOSトランジスタ 1301のゲート電位がノード 1361の電位（セット時には 3. 3V 、リセット時には 2. 4V、読出時には 0. 9V)に制御されるとともに、カラムスィッチ 130 4を構成する pMOSトランジスタ 1303のゲート電位力 ード 1362の電位に制御され る。  Then, when CSLO is “H” (when column switch 1304 is selected), the potential of node 1361 is selected by the circuit on the left side of FIG. 12 of second selector 1366 and supplied to node CLOO. At the same time, the potential of the node 1362 is selected and supplied to the node CPLOO by the circuit on the right side of the second selector 1366 in FIG. In other words, the gate potential of the nMOS transistor 1301 constituting the column switch 1304 is controlled to the potential of the node 1361 (3.3V at the time of setting, 2.4V at the time of resetting, 0.9V at the time of reading), and the column switch 1304 is constituted. The gate potential of the pMOS transistor 1303 is controlled to the potential of 1362.
[0136] ここで、ノード 1362の電位は、 XWDATAOが「H」、かつ、 WCが「H」の場合（セッ ト時）に「L」（ここでは 0. 0V)になり、 XWDATAOが「L」、かつ、 WCが「H」の場合（リ セット時）に「H」（ここでは 3. 3V)になり、 WCが「L」の場合 (読出時）に「H」（ここでは 3. 3V)になる。  Here, the potential of the node 1362 becomes “L” (here, 0.0 V) when XWDATAO is “H” and WC is “H” (when set), and XWDATAO is “L”. ”And when WC is“ H ”(at reset), it becomes“ H ”(3.3 V here), and when WC is“ L ”(when reading), it is“ H ”(here 3. 3V).
なお、 CSLOが「L」の場合 (カラムスィッチ 1304が選択されない場合）、第 2セレクタ 1366の図 12中、左側の回路によって 0. 0Vが選択されてノード CL00の電位が 0. 0 Vになるとともに、第 2セレクタ 1366の図 12中、右側の回路によって 3. 3Vが選択さ れてノード CPL00の電位が 3. 3Vになる。つまり、カラムスィッチ 1304を構成する n MOSトランジスタ 1301のゲート電位が 0. 0Vに制御されるとともに、カラムスィッチ 1 304を構成する pMOSトランジスタ 1303のゲート電位が 3. 3Vに制御される。 [0137] 同様に、 CSL1が「L」の場合 (カラムスィッチ 1314が選択されない場合）、第 3セレ クタ 1367の図 12中、左側の回路によって 0. OVが選択されてノード CL01の電位が 0. OVになるとともに、第 2セレクタ 1367の図 12中、右側の回路によって 3. 3Vが選 択されてノード CPL01の電位が 3. 3Vになる。つまり、カラムスィッチ 1314を構成す る nMOSトランジスタ 1311のゲート電位が 0. 0Vに制御されるとともに、カラムスイツ チ 1314を構成する pMOSトランジスタ 1313のゲート電位が 3. 3Vに制御される。 When CSLO is “L” (when column switch 1304 is not selected), 0.0V is selected by the circuit on the left side of FIG. 12 of second selector 1366 and the potential of node CL00 becomes 0.0 V. At the same time, 3.3V is selected by the circuit on the right side in FIG. 12 of the second selector 1366, and the potential of the node CPL00 becomes 3.3V. That is, the gate potential of the nMOS transistor 1301 constituting the column switch 1304 is controlled to 0.0V, and the gate potential of the pMOS transistor 1303 constituting the column switch 1304 is controlled to 3.3V. Similarly, when CSL1 is “L” (when column switch 1314 is not selected), the circuit on the left side in FIG. 12 of third selector 1367 selects 0.OV and the potential of node CL01 is 0. At the same time, 3.3V is selected by the circuit on the right side of Fig. 12 of the second selector 1367 and the potential of the node CPL01 becomes 3.3V. That is, the gate potential of the nMOS transistor 1311 constituting the column switch 1314 is controlled to 0.0V, and the gate potential of the pMOS transistor 1313 constituting the column switch 1314 is controlled to 3.3V.
[0138] なお、 CSL1が「H」の場合 (カラムスィッチ 1314が選択される場合）、第 3セレクタ 1 367の図 12中、左側の回路によってノード 1361の電位が選択されてノード CL01に 供給されるとともに、第 3セレクタ 1367の図 12中、右側の回路によってノード 1362の 電位が選択されてノード CPL01に供給される。つまり、カラムスィッチ 1314を構成す る nMOSトランジスタ 1311のゲート電位がノード 1361の電位（セット時には 3. 3V、 リセット時には 2. 4V、読出時には 0. 9V)に制御されるとともに、カラムスィッチ 1314 を構成する pMOSトランジスタ 1313のゲート電位力 ード 1362の電位（セット時には 0. 0V、リセット時には 3. 3V、読出時には 3. 3V)に制御される。  Note that when CSL1 is “H” (when the column switch 1314 is selected), the potential of the node 1361 is selected by the circuit on the left side of FIG. 12 of the third selector 1367 and supplied to the node CL01. At the same time, the potential of the node 1362 is selected by the circuit on the right side of the third selector 1367 in FIG. 12 and supplied to the node CPL01. In other words, the gate potential of the nMOS transistor 1311 constituting the column switch 1314 is controlled to the potential of the node 1361 (3.3V at the time of setting, 2.4V at the time of resetting, 0.9V at the time of reading), and the column switch 1314 is constituted. The gate potential of the pMOS transistor 1313 is controlled to the potential of 1362 (0.0V at set, 3.3V at reset, 3.3V at read).
[0139] ところで、制御回路 (多機能 pMOSトランジスタ用制御回路;読出回路用制御回路） 1357は、例えば図 10に示すように、リセット時よりもセット時の方が高電位になり、か つ、リセット時よりも読出時の方が高電位になるように、多機能トランジスタ 1101 (電 流制限機能を有するトランジスタ)のゲート電位を制御する。  By the way, the control circuit (multifunctional pMOS transistor control circuit; readout circuit control circuit) 1357 has a higher potential at the time of setting than at the time of resetting as shown in FIG. 10, for example. The gate potential of the multi-function transistor 1101 (transistor having a current limiting function) is controlled so that the potential during reading is higher than that during reset.
ここでは、制御回路 1357は、例えば図 10に示すように、ノード XWE0の電位を、セ ット時 (選択時）に 2. 5Vに制御し、リセット時 (選択時）に 0. 0Vに制御し、読出時 (選 択時）に 2. 74Vに制御し、省電力時 (非選択時）に 3. 3V (VDD)に制御する。なお 、省電力モードは設けなくても良い。  Here, for example, as shown in Fig. 10, the control circuit 1357 controls the potential of the node XWE0 to 2.5 V at the time of setting (when selected) and to 0.0 V at the time of reset (when selecting) When reading (selected), control to 2.74V, and when saving power (not selected), control to 3.3V (VDD). Note that the power saving mode may not be provided.
[0140] これにより、セット時及び読出時に、選択される抵抗変ィ匕メモリ素子 1401に電源（3 . 3V— VDD電源)から供給される電流が制限される。つまり、選択される抵抗変化メ モリ素子 1401に接続されたビットライン 1302と電源（3. 3V— VDD電源）との間に 設けられた多機能トランジスタ 1101は、セット時及び読出時に電流制限機能を有す る。なお、多機能トランジスタ 1101は、リセット時にはスィッチオン状態になるため、実 質的には、電流制限機能を有しない。 [0141] ここで、読出時のノード XWEOの電位は、 3. 3V— VDD電源電位から pMOSトラン ジスタ 1101の閾値分を弓 I V、た電位よりもさらに少し低 ヽ電位に設定するのが好まし い。特に、読出時のノード XWEOの電位は、セット時のノード XWEOの電位よりも高く 設定するのが好ましい。 This limits the current supplied from the power supply (3.3 V—VDD power supply) to the selected resistance change memory element 1401 at the time of setting and reading. That is, the multi-function transistor 1101 provided between the bit line 1302 connected to the selected resistance change memory element 1401 and the power supply (3.3V—VDD power supply) has a current limiting function at the time of setting and reading. Yes. Note that the multi-function transistor 1101 does not actually have a current limiting function because it is in a switch-on state upon reset. [0141] Here, it is preferable that the potential of node XWEO at the time of reading is set to a voltage slightly lower than the potential of 3.3V—VDD power supply potential and the threshold value of pMOS transistor 1101 at bow IV. Yes. In particular, the potential of the node XWEO at the time of reading is preferably set higher than the potential of the node XWEO at the time of setting.
これは、負荷によらず、比較的一定の電流を流すことができるようにするためである 。また、カラムスィッチ 1304を構成するクランプトランジスタ 1301によってビットライン 1302の電位が制限されている条件下においても、抵抗変ィ匕メモリ素子 1401の抵抗 状態に応じてビットライン 1302の電位に大きな差が生じるようにするためである。  This is to allow a relatively constant current to flow regardless of the load. In addition, even under the condition where the potential of the bit line 1302 is limited by the clamp transistor 1301 constituting the column switch 1304, a large difference occurs in the potential of the bit line 1302 depending on the resistance state of the resistance change memory element 1401. It is for doing so.
[0142] つまり、ノード XWE0の電位を高めに設定することによって、 pMOSトランジスタ 11 01を小さい電流を流す電流源とし、抵抗変化メモリ素子 1401が低抵抗状態の場合 に抵抗変ィ匕メモリ素子 1401の両端に力かる電圧を低く抑え、ビットライン 1302の電 位が低くなるようにする一方、抵抗変化メモリ素子 1401が高抵抗状態の場合に抵抗 変ィ匕メモリ素子 1401の両端に力かる電圧が高くなり、ビットライン 1302の電位が高く なるようにして、抵抗変ィ匕メモリ素子 1401の抵抗状態に応じてビットライン 1302の電 位に大きな差が生じるようにするためである。  That is, by setting the potential of the node XWE0 high, the pMOS transistor 1101 is used as a current source for passing a small current, and when the resistance change memory element 1401 is in the low resistance state, the resistance change memory element 1401 While the voltage applied to both ends is kept low so that the potential of the bit line 1302 is lowered, the voltage applied to both ends of the resistance change memory element 1401 is high when the resistance change memory element 1401 is in a high resistance state. This is because the potential of the bit line 1302 is increased so that the potential of the bit line 1302 varies greatly depending on the resistance state of the resistance change memory element 1401.
[0143] したがって、上述のように、読出時のノード XWE0の電位を例えば 2. 74Vに設定し ている。  Therefore, as described above, the potential of node XWE0 at the time of reading is set to 2.74V, for example.
このように多機能トランジスタ 1101のゲート電位を制御するためには、制御回路 13 57を、例えば図 14に示すように、トランジスタ 1158, 1159からなる第 1セレクタ（電 位セレクタ） 1165と、トランジスタ 1155〜1157からなる第 2セレクタ（電位セレクタ） 1 166と、トランジスタ 1151〜1153及びインバータ 1154からなる第 3セレクタ（電位セ レクタ） 1167とを備えるものとして構成し、これらのセレクタ 1165〜1167〖こよって、 図 13に示すような DC— DCコンバータ 1359によって生成された一定電位（ここでは 3. 3V, 2. 74V, 2. 5V, 0. 0V)を選択して供給することで、ノード XWE0の電位を 制御するように構成すれば良 ヽ。  In order to control the gate potential of the multi-function transistor 1101, the control circuit 1357 includes a first selector (potential selector) 1165 composed of transistors 1158 and 1159, and a transistor 1155 as shown in FIG. The second selector (potential selector) 1166 consisting of ~ 1157 and the third selector (potential selector) 1167 consisting of transistors 1151 to 1153 and an inverter 1154, and these selectors 1165 to 1167 By selecting and supplying a constant potential (3.3V, 2.74V, 2.5V, 0.0V in this case) generated by the DC-DC converter 1359 as shown in Fig. 13, the potential of node XWE0 If it is configured to control
[0144] なお、図 14中、 WDATA0は、書き込むデータが供給されるノードである。 WCは、 ライトコントロール信号が供給されるノードであり、書き込みモード時は「H」（High)、 読み出しモード時は「L」（Low)になる。 XWCは、 WCの反転信号が供給されるノー ドである。 CEはチップィネーブル信号が供給されるノードであり、省電力モード時は「 LJ (Low)、それ以外は「H」（High)になる。 In FIG. 14, WDATA0 is a node to which data to be written is supplied. WC is a node to which a write control signal is supplied, and is “H” (High) in the write mode and “L” (Low) in the read mode. XWC is a node that is supplied with the WC inversion signal. It is. CE is a node to which a chip enable signal is supplied, and is “LJ (Low)” in the power saving mode, and “H” (High) otherwise.
[0145] 例えば、 WDATAOが「H」の場合（リセット時）、第 1セレクタ 1165によって 0. OVが 選択されてノード 1162の電位は 0. OVになる。また、 WDATAOが「L」の場合（セット 時）、第 1セレクタ 1165によって 2. 5Vが選択されてノード 1162の電位は 2. 5Vにな る。 [0145] For example, when WDATAO is “H” (at reset), 0.OV is selected by the first selector 1165, and the potential of the node 1162 becomes 0.OV. When WDATAO is “L” (when set), 2.5V is selected by the first selector 1165 and the potential of the node 1162 becomes 2.5V.
次いで、 WCが「H」の場合（書込時）、第 2セレクタ 1166によってノード 1162の電 位 (セット時には 2. 5V、リセット時には 0. OV)が選択されてノード 1161に供給される 。一方、 WCが「L」の場合 (読出時）、第 2セレクタ 1166によって 2. 74Vが選択され てノード 1161に供給される。  Next, when WC is “H” (during writing), the second selector 1166 selects the potential of the node 1162 (2.5 V at the time of setting, 0.OV at the time of resetting) and is supplied to the node 1161. On the other hand, when WC is “L” (during reading), 2.74V is selected by the second selector 1166 and supplied to the node 1161.
[0146] 次に、 CEが「H」の場合 (セット時，リセット時，読出時）、第 3セレクタ 1167によって ノード 1161の電位（セット時には 2. 5V、リセット時には 0. 0V、読出時には 2. 74V) が選択されてノード XWE0に供給される。つまり、多機能トランジスタ 1101のゲート 電位がノード 1161の電位 (セット時には 2. 5V、リセット時には 0. 0V、読出時には 2 . 74V)に制御される。一方、 CEが「L」の場合 (省電力モード時）、第 3セレクタ 1167 によって 3. 3Vが選択されてノード XWE0に供給される。つまり、多機能トランジスタ 1 101のゲート電位が 3. 3Vに制御される。  Next, when CE is “H” (when set, reset, or read), the third selector 1167 causes the potential of the node 1161 (2.5V at set, 0.0V at reset, 2. at read). 74V) is selected and supplied to node XWE0. That is, the gate potential of the multi-function transistor 1101 is controlled to the potential of the node 1161 (2.5 V at the time of setting, 0.0 V at the time of resetting, 2.74 V at the time of reading). On the other hand, when CE is “L” (in power saving mode), 3.3V is selected by the third selector 1167 and supplied to the node XWE0. That is, the gate potential of the multi-function transistor 1101 is controlled to 3.3V.
[0147] ところで、制御回路 (ワードライン用制御回路） 1356は、上述の第 1実施形態及び 第 2実施形態の場合と同様に、リセット時、セット時及び読出時 (選択時)のいずれの 場合も、選択されるメモリセルの選択トランジスタ（ここではメモリセル 1403の選択トラ ンジスタ 1402)のゲート電位を同電位（一定電位；ここでは 1. 8V)に制御する（例え ば図 10参照)。ここでは、選択時 (リセット時、セット時及び読出時）に、制御回路 135 6は、選択される選択トランジスタ 1402のゲートに接続されたワードライン WL0の電 位を 1. 8V (—定電位）に制御する。  By the way, the control circuit (word line control circuit) 1356 can be reset, set, or read (selected) in the same manner as in the first and second embodiments described above. In addition, the gate potential of the selection transistor of the selected memory cell (here, the selection transistor 1402 of the memory cell 1403) is controlled to the same potential (constant potential; here, 1.8 V) (see, for example, FIG. 10). Here, at the time of selection (at reset, set and read), the control circuit 135 6 sets the potential of the word line WL0 connected to the gate of the selected selection transistor 1402 to 1.8 V (—constant potential). To control.
[0148] なお、複数の選択トランジスタ 1402, 1412のいずれも選択されない場合（非選択 時）には、制御回路 1356は、選択トランジスタ 1402, 1412をスィッチオフ状態に制 御することになる (非選択時の制御)。つまり、制御回路 1356は、選択されない選択ト ランジスタ 1402, 1412のゲート電位（即ち、選択されない選択トランジスタ 1402, 1 412のゲートに接続されたワードライン WLOの電位）を 0. OV (VSS)に制御すること になる（例えば図 10参照)。 [0148] When none of the plurality of selection transistors 1402 and 1412 is selected (when not selected), the control circuit 1356 controls the selection transistors 1402 and 1412 to be in a switch-off state (not selected). Control of time). That is, the control circuit 1356 controls the gate potential of the non-selected transistor 1402, 1412 (that is, the non-selected selection transistor 1402, 1). The potential of the word line WLO connected to the gate of 412 is controlled to 0. OV (VSS) (see Figure 10 for example).
[0149] このように、ビットライン 1302を選択する場合、ノード CLOOの電位は、セット時 Zリ セット時 Zオフ時に、それぞれ、 3. 3V/2. 4V/0. 9Vに制御され、ノード CPLOO の電位は、セット時 Zリセット時 Zオフ時に、それぞれ、 0. OV/3. 3V/3. 3Vに制 御されるのに対し、いずれの場合も、ノード CL01の電位は 0. 0Vに制御され、ノード[0149] As described above, when the bit line 1302 is selected, the potential of the node CLOO is controlled to 3.3V / 2.4V / 0.9V at the time of set Z reset, Z off, respectively, and the node CPLOO Is set to 0. OV / 3. 3V / 3. 3V when Z is reset, and Z is off. In both cases, the potential of node CL01 is controlled to 0.0V. The node
CPL01は 3. 3Vに制御されることになる。 CPL01 will be controlled to 3.3V.
[0150] このようにして、多機能トランジスタ 1101,カラムスィッチ 1304, 1314を制御するこ とで、書き込み (セット及びリセット)や読み出しに必要な電圧及び電流を、選択される 抵抗変ィ匕メモリ素子 1401にカ卩えることができる。 In this way, by controlling the multi-function transistor 1101 and the column switches 1304 and 1314, the voltage and current required for writing (set and reset) and reading are selected. It can be raised to 1401.
なお、リセット時、セット時、読出時における制御回路のノード XWEO、ノード CLOO の電位は、書込特性や読出特性に大きな影響を与えるため、慎重に決める必要があ る。また、上述の数値はあくまでも例として挙げたものであり、これらの数値に限られる ものではない。  Note that the potential at the node XWEO and node CLOO of the control circuit at reset, set, and read has a large effect on the write characteristics and read characteristics, so it must be determined carefully. In addition, the above numerical values are given as examples only, and are not limited to these numerical values.
[0151] ところで、上述の第 1実施形態及び第 2実施形態の場合と同様に、本実施形態にか 力る抵抗変化メモリは、例えば図 11の全体回路構成図に示すように、同一回路構成 の複数（ここでは 8つ）のメモリブロック（メモリセルブロック） 1701〜 1708を備える。 ここでは、 8つのメモリブロック 1701〜1708を備える抵抗変ィ匕メモリの構成例を示 している。つまり、入出力の外部インターフェイスが 8つあり、 8ビット単位で書き込み 又は読み出しを行なえる 8ビット入出力インターフェイスの抵抗変化メモリ（低価格品） の構成例を示している。なお、抵抗変化メモリの構成は、これに限られるものではなく 、例えば 32ビット入出力インターフェイスの抵抗変化メモリ（高性能品）として構成す ることちでさる。  By the way, as in the case of the first embodiment and the second embodiment described above, the resistance change memory according to this embodiment has the same circuit configuration as shown in, for example, the overall circuit configuration diagram of FIG. A plurality of (here, eight) memory blocks (memory cell blocks) 1701 to 1708 are provided. Here, a configuration example of a resistance change memory including eight memory blocks 1701 to 1708 is shown. In other words, the figure shows an example of the configuration of an 8-bit input / output interface resistance change memory (low-priced product) that has 8 input / output external interfaces and can write or read in 8-bit units. The configuration of the resistance change memory is not limited to this. For example, the resistance change memory may be configured as a resistance change memory (high performance product) of a 32-bit input / output interface.
[0152] なお、ここでは、説明の便宜上、 1つのビットラインに接続されたメモリセルを 3つだ け示しているが、実際には、多数、例えば 512個、あるいは 1024個のメモリセルが設 けられている。  [0152] Here, for convenience of explanation, only three memory cells connected to one bit line are shown, but in reality, a large number, for example, 512 or 1024 memory cells are provided. It is
そして、上述の第 1実施形態の場合と同様に、各メモリブロック 1701〜1708には、 共通のワードライン WL0〜WL2が複数（ここでは 3つ）接続されている。つまり、ヮー ドライン WL0〜WL2は全てのメモリブロック 1701〜 1708を通るように設けられて!/ヽ る。 As in the case of the first embodiment described above, a plurality (three in this case) of common word lines WL0 to WL2 are connected to the memory blocks 1701 to 1708. In other words, The drains WL0 to WL2 are provided to pass through all the memory blocks 1701 to 1708.
[0153] なお、ここでは、説明の便宜上、 1つのマスタービットラインに接続されたビットライン を 2つだけ示し、 1つのワードラインに 16個のメモリセルを接続している力 実際には 、 1つのマスタービットラインにカラムスィッチを介して 8つのビットラインが接続されて おり、 1つのワードラインは 64個のメモリセルに接続されている。なお、 4〜16本のビ ットラインを設けることが多い。  [0153] Here, for convenience of explanation, only two bit lines connected to one master bit line are shown, and the force of connecting 16 memory cells to one word line is actually 1 Eight bit lines are connected to one master bit line via a column switch, and one word line is connected to 64 memory cells. In many cases, 4 to 16 bit lines are provided.
[0154] 次に、抵抗変化メモリ素子 1401の読出時の動作を説明する。  Next, an operation at the time of reading of the resistance change memory element 1401 will be described.
読出時には、制御回路 1357, 1358, 1356が、例えば図 10に示すように、ノード X WEOの電位を 2. 74V (読出用電流制限制御電位）に制御し、ノード CLOOの電位を 0. 9V (読出用クランプ制御電位）に制御し、ノード CL01の電位を 0. OVに制御し、 ワードライン WLOの電位を 1. 8Vに制御し、ワードライン WL1, WL2の電位を 0. OV に制御する。  At the time of reading, the control circuits 1357, 1358, 1356 control the potential of the node X WEO to 2.74V (reading current limit control potential) and the potential of the node CLOO to 0.9V ( Control the potential of node CL01 to 0.OV, control the potential of word line WLO to 1.8V, and control the potential of word lines WL1, WL2 to 0.OV.
[0155] この結果、制御回路 1357のノード XWEOを介して多機能 pMOSトランジスタ 1101 のゲート電位が 2. 74Vに制御される。これにより、多機能 pMOSトランジスタ 1101に よって、選択される抵抗変化メモリ素子 1401に電源（3. 3V— VDD電源)から供給さ れる電流が制限される。  As a result, the gate potential of the multi-function pMOS transistor 1101 is controlled to 2.74 V via the node XWEO of the control circuit 1357. Thus, the current supplied from the power source (3.3V—VDD power source) to the selected resistance change memory element 1401 is limited by the multi-function pMOS transistor 1101.
また、例えば図 10に示すように、制御回路 1358のノード CL00を介してカラムスィ ツチ 1304を構成する nMOSトランジスタ 1301のゲート電位が 0. 9Vに制御され、こ れにより、ビットライン 1302が選択されるとともに、 nMOSトランジスタ 1301が、選択 されるビットライン 1302の電位を読出用所定値以下にクランプする。なお、カラムスィ ツチ 1304を構成する pMOSトランジスタ 1303のゲート電位は 3. 3Vに制御され、 p MOSトランジスタ 1303はスィッチオン状態 (全開状態）になる。  Further, for example, as shown in FIG. 10, the gate potential of the nMOS transistor 1301 constituting the column switch 1304 is controlled to 0.9 V via the node CL00 of the control circuit 1358, and thereby the bit line 1302 is selected. At the same time, the nMOS transistor 1301 clamps the potential of the selected bit line 1302 below a predetermined value for reading. Note that the gate potential of the pMOS transistor 1303 constituting the column switch 1304 is controlled to 3.3 V, and the pMOS transistor 1303 is switched on (fully opened).
[0156] この場合、例えば図 10に示すように、制御回路 1358のノード CL01を介してカラム スィッチ 1314を構成する nMOSトランジスタ 1311のゲート電位は 0. 0Vに制御され 、カラムスィッチ 1311はスィッチオフ状態 (全閉状態）になる。これにより、ビットライン 1312は選択されない。なお、カラムスィッチ 1314を構成する pMOSトランジスタ 131 3のゲート電位は 3. 3Vに制御され、 pMOSトランジスタ 1313はスィッチオン状態（全 開状態）になる。 In this case, for example, as shown in FIG. 10, the gate potential of the nMOS transistor 1311 constituting the column switch 1314 is controlled to 0.0 V via the node CL01 of the control circuit 1358, and the column switch 1311 is in the switch-off state. (Fully closed state). As a result, the bit line 1312 is not selected. Note that the gate potential of the pMOS transistor 1313 constituting the column switch 1314 is controlled to 3.3 V, and the pMOS transistor 1313 is switched on (all Open state).
[0157] また、制御回路 1356によってワードライン WLOの電位が 1. 8Vに制御されると（即 ち、ワードライン WLOが選択されると）、メモリセル 1403の選択トランジスタ 1402のゲ ート電位は 1. 8Vに制御される。  [0157] When the potential of the word line WLO is controlled to 1.8 V by the control circuit 1356 (that is, when the word line WLO is selected), the gate potential of the selection transistor 1402 of the memory cell 1403 is 1. Controlled to 8V.
この場合、電流が流れる経路 (読出時の電流パス）は、 3. 3V— VDD電源→多機 能 pMOSトランジスタ 1101→カラムスィッチ 1304→抵抗変化メモリ素子 1401→選 択トランジスタ 1402→GNDである。  In this case, the path through which the current flows (current path at the time of reading) is 3.3V—VDD power supply → multifunctional pMOS transistor 1101 → column switch 1304 → resistance memory element 1401 → selection transistor 1402 → GND.
[0158] このような経路で抵抗変ィ匕メモリ素子 1401に電流を流すことで、抵抗変ィ匕メモリ素 子 1401の抵抗状態を読み出される。 [0158] The resistance state of the resistance change memory element 1401 is read by passing a current through the resistance change memory element 1401 through such a path.
特に、本実施形態では、抵抗変化メモリ素子 1401の高抵抗状態及び低抵抗状態 における抵抗値の差が、大きな電位の差として、読出回路 1204の一次出力ノード 1 In particular, in the present embodiment, the resistance value difference between the high resistance state and the low resistance state of the resistance change memory element 1401 is a large potential difference.
206から出力されるようにして!/、る。 Output from 206! /
[0159] つまり、例えば図 10に示すように、制御回路 1357のノード XWE0を介して多機能 pThat is, as shown in FIG. 10, for example, the multifunction p is connected via the node XWE0 of the control circuit 1357.
MOSトランジスタ（読出用電流源） 1101のゲート電位は 2. 74V程度に制御される。 これにより、多機能 pMOSトランジスタ 1101は、読出時の電流パスに一定の電流を 流す電流源として機能する。つまり、多機能 pMOSトランジスタ 1101の電流制限機 能によって、読出時の電流パスに一定以上の電流が流れないようになる。 The gate potential of the MOS transistor (readout current source) 1101 is controlled to about 2.74V. As a result, the multi-function pMOS transistor 1101 functions as a current source that allows a constant current to flow in the current path during reading. In other words, the current limiting function of the multi-function pMOS transistor 1101 prevents a current exceeding a certain level from flowing in the current path during reading.
[0160] ここでは、多機能 pMOSトランジスタ 1101のゲートに接続されたノード XWE0の電 位を所望の設定値 (ここでは 2. 74V)に制御することによって、制限電流、即ち、読 出時の電流パスに流れる電流の上限を決めている。 [0160] Here, by controlling the potential of the node XWE0 connected to the gate of the multi-function pMOS transistor 1101 to a desired set value (here 2.74V), the limiting current, that is, the current at the time of reading is set. The upper limit of the current flowing through the path is determined.
また、例えば図 10に示すように、制御回路 1358のノード CL00を介してカラムスィ ツチ 1304を構成する nMOSトランジスタ（読出用クランプトランジスタ） 1301のゲート 電位が 0. 9Vに制御される。これにより、ビットライン 1302の電位が読出用所定値以 下にクランプされる。  For example, as shown in FIG. 10, the gate potential of the nMOS transistor (reading clamp transistor) 1301 constituting the column switch 1304 is controlled to 0.9 V via the node CL00 of the control circuit 1358. As a result, the potential of the bit line 1302 is clamped below a predetermined value for reading.
[0161] ここでは、カラムスィッチ 1304を構成する nMOSトランジスタ 1301のゲートに接続 されたノード CL00の電位を所望の設定値 (ここでは 0. 9V)に制御することによって、 制限電位、即ち、ビットライン 1302の電位の上限を決めている。  [0161] Here, by controlling the potential of the node CL00 connected to the gate of the nMOS transistor 1301 constituting the column switch 1304 to a desired set value (0.9 V in this case), the limit potential, that is, the bit line The upper limit of the potential of 1302 is determined.
ここで、カラムスィッチ 1304を構成する nMOSトランジスタ 1301のソース'ゲート間 の電圧がしきい値電圧よりも少し高い領域では、カラムスィッチ 1304を構成する nM OSトランジスタ 1301のソース'ドレイン間の抵抗は、ソース'ゲート間電圧のわずかな 違いによって、大きく異なるものとなる。つまり、カラムスィッチ 1304を構成する nMO Sトランジスタ 1301のソースが接続されているビットライン 1302の電位の差によって、 カラムスィッチ 1304を構成する nMOSトランジスタ 1301のソース ·ドレイン間の抵抗 は大きく異なるものとなる。 Here, between the source and gate of the nMOS transistor 1301 constituting the column switch 1304 In a region where the voltage of the nMOS transistor 1301 constituting the column switch 1304 is slightly higher than the threshold voltage, the resistance between the source and the drain of the nMOS transistor 1301 varies greatly depending on a slight difference in the voltage between the source and the gate. In other words, the resistance between the source and drain of the nMOS transistor 1301 constituting the column switch 1304 differs greatly depending on the potential difference of the bit line 1302 to which the source of the nMOS transistor 1301 constituting the column switch 1304 is connected. .
[0162] 多機能 pMOSトランジスタ 1101は、読出時の電流パスに一定の電流を流そうとす るため、抵抗変化メモリ素子 1401が低抵抗状態の場合と高抵抗状態の場合とで、抵 抗変化メモリ素子 1401の抵抗値の差が、そのまま、ビットライン 1302の電位差 (即ち 、カラムスィッチ 1304を構成する nMOSトランジスタ 1301のソース'ゲート間の電位 差）となり、この差によって、カラムスィッチ 1304を構成する nMOSトランジスタ 1301 のソース ·ドレイン間の電位差 (電圧）は大きく異なるものとなる。  [0162] The multi-function pMOS transistor 1101 tries to pass a constant current through the current path during reading. Therefore, the resistance change between the resistance change memory element 1401 in the low resistance state and in the high resistance state The difference in resistance value of the memory element 1401 becomes the potential difference of the bit line 1302 (that is, the potential difference between the source and gate of the nMOS transistor 1301 constituting the column switch 1304), and this difference constitutes the column switch 1304. The potential difference (voltage) between the source and drain of the nMOS transistor 1301 differs greatly.
[0163] このようにして、抵抗変ィ匕メモリ素子 1401の高抵抗状態及び低抵抗状態における 抵抗値の差が、大きな電位の差として、一次出力ノード 1206 (マスタービットライン） 力 出力される。  In this way, the resistance value difference between the high resistance state and the low resistance state of the resistance change memory element 1401 is output as a primary potential node 1206 (master bit line) as a large potential difference.
なお、その他の構成及び動作については、上述の第 1実施形態及び第 2実施形態 のものと同様であるため、ここでは説明を省略する。  Other configurations and operations are the same as those in the first embodiment and the second embodiment described above, and thus description thereof is omitted here.
[0164] したがって、本実施形態に力かる抵抗変化メモリによれば、上述の第 1実施形態及 び第 2実施形態のものと同様の効果がある。特に、本抵抗変化メモリによれば、書込 回路と読出回路とを別に設ける場合に比べて占有面積を節約することができるという 禾 IJ点ちある。 Therefore, according to the resistance change memory according to this embodiment, there are the same effects as those of the first embodiment and the second embodiment described above. In particular, according to the resistance change memory, the occupied area can be saved as compared with the case where the writing circuit and the reading circuit are provided separately.
ここで、図 15 (A) ,図 15 (B)は、上述のような本抵抗変ィ匕メモリの回路構成におけ るシミュレーション結果を示して 、る。  Here, FIGS. 15A and 15B show the simulation results in the circuit configuration of the resistance change memory as described above.
[0165] ここでは、抵抗変ィ匕メモリ素子 1401は、高抵抗状態の抵抗値が 80k Ω、低抵抗状 態の抵抗値が 4k Ωの純抵抗を用いて 、る。 [0165] Here, the resistance change memory element 1401 uses a pure resistance having a resistance value of 80 kΩ in the high resistance state and a resistance value of 4 kΩ in the low resistance state.
まず、図 15 (A)は、オフ時 (省電力時)、セット前 (抵抗変化メモリ素子 1401が高抵 抗状態)、セット後 (抵抗変化メモリ素子 1401が低抵抗状態)、抵抗変化メモリ素子 1 401が低抵抗状態の場合の読出時 (低抵抗読出時)、リセット前 (抵抗変化メモリ素子 1401が低抵抗状態）、リセット後 (抵抗変化メモリ素子 1401が高抵抗状態）、抵抗変 ィ匕メモリ素子 1401が高抵抗状態の場合の読出時 (高抵抗読出時)のそれぞれの場 合における、多機能 pMOSトランジスタ 1101のゲート電位 (即ち、制御回路 1357の ノード XWE0の設定電位）（V)、カラムスィッチ（nMOSトランジスタ） 1301のゲート電 位（即ち、制御回路 1358のノード CL00の設定電位）（V)、カラムスィッチ（pMOSト ランジスタ） 1303のゲート電位（即ち、制御回路 1357のノード CPL00の設定電位） 、抵抗変化メモリ素子 1401の両端に力かる電圧値 (V)、読出し結果の 1次出力ノー ド 1206の電位 (V)、抵抗変ィヒメモリ素子 1401を流れる電流値 A)のそれぞれの シミュレーション結果を示して 、る。 First, Fig. 15 (A) shows a resistance change memory element when off (during power saving), before setting (resistance change memory element 1401 is in a high resistance state), after setting (resistance change memory element 1401 is in a low resistance state). 1 When reading when 401 is in low resistance state (when reading low resistance), before resetting (resistance change memory element 1401 is in the low resistance state), after reset (resistance change memory element 1401 is in the high resistance state), and in the case of reading when resistance change memory element 1401 is in the high resistance state (during high resistance reading), The gate potential of the multifunction pMOS transistor 1101 (ie, the set potential of the node XWE0 of the control circuit 1357) (V), the gate potential of the column switch (nMOS transistor) 1301 (ie, the set potential of the node CL00 of the control circuit 1358) ( V), column switch (pMOS transistor) 1303 gate potential (ie, set potential of node CPL00 of control circuit 1357), voltage value (V) applied to both ends of resistance change memory element 1401, primary output of read result The simulation results of the potential of the node 1206 (V) and the current value A) flowing through the resistive memory element 1401 are shown.
[0166] 図 15 (A)に示すように、セット後に抵抗変ィ匕メモリ素子 1401を流れる電流は 100 μ Α程度に抑えられ、リセット後の抵抗変ィ匕メモリ素子 1401の両端に力かる電圧は 1 . 5V以下に抑えられている。  As shown in FIG. 15 (A), the current flowing through the resistance change memory element 1401 after setting is suppressed to about 100 μΑ, and the voltage applied to both ends of the resistance change memory element 1401 after reset Is kept below 1.5V.
また、セット前には、 3. IV程度の電圧を抵抗変ィ匕メモリ素子 1401に印加できるこ とがわかる。このように、カラムスィッチ 1304を、 pMOSトランジスタ 1303を備えるも のとして構成することで、抵抗変化メモリ素子 1401に、上述の第 1実施形態の場合よ りも大きな電圧が印加され、抵抗変化メモリ素子 1401に対する印加電圧を改善する ことができることがゎカゝる。  It can also be seen that a voltage of about 3. IV can be applied to the resistance change memory element 1401 before setting. Thus, by configuring the column switch 1304 to include the pMOS transistor 1303, a larger voltage than that in the first embodiment is applied to the resistance change memory element 1401, and the resistance change memory element It can be seen that the applied voltage to 1401 can be improved.
[0167] さらに、抵抗変化メモリ素子 1401が低抵抗状態の場合の読出時 (低抵抗読出時） には、 1次出力ノード 1206の電位は 0. 105Vであり、抵抗変化メモリ素子 1401が高 抵抗状態の場合の読出時 (高抵抗読出時）には、 1次出力ノード 1206の電位は 1. 7 63Vであり、抵抗変化メモリ素子 1401が低抵抗状態の場合と高抵抗状態の場合と で、 1次出力ノード 1206の電位は 3. IV以上の差があることがわかる。  [0167] Furthermore, when reading when resistance change memory element 1401 is in a low resistance state (during low resistance reading), the potential of primary output node 1206 is 0.105V, and resistance change memory element 1401 has a high resistance. At the time of reading in the state (high resistance reading), the potential of the primary output node 1206 is 1.763 V, and the resistance change memory element 1401 is in the low resistance state and in the high resistance state, It can be seen that the potential of the primary output node 1206 has a difference of 3. IV or more.
[0168] 次に、図 15 (B)は、シミュレーション力も得られた抵抗変化メモリ素子 1401のセット 電圧及びリセット電圧の範囲を示して!/、る。  Next, FIG. 15B shows the range of the set voltage and the reset voltage of the resistance change memory element 1401 in which the simulation capability is also obtained!
図 15 (B)に示すように、抵抗変化メモリを構成するトランジスタにばらつきがない場 合は、抵抗変ィヒメモリ素子 1401のセット電圧は 1. 498V以上 3. 135V以下であり、 リセット電圧は 0. 408V以上 1. 039V以下であることが求められる。  As shown in Fig. 15 (B), when there is no variation in the transistors that make up the resistance change memory, the set voltage of the resistance change memory element 1401 is 1.498V or more and 3.135V or less, and the reset voltage is 0. 408V or more 1. 039V or less is required.
[0169] つまり、抵抗変ィ匕メモリ素子 1401のセット電圧及びリセット電圧がこれらの範囲内で あれば、上述のような抵抗変化メモリの回路構成で書き込みを行なえることになる。 例えば、抵抗変ィ匕メモリ素子 1401のリセット電圧が 0. 75V、セット電圧が 1. 6Vの 場合は、上述の回路構成で書き込みを行なうことができる。 That is, the set voltage and reset voltage of the resistance change memory element 1401 are within these ranges. If it exists, writing can be performed with the circuit configuration of the resistance change memory as described above. For example, when the reset voltage of the resistance change memory element 1401 is 0.75 V and the set voltage is 1.6 V, writing can be performed with the above-described circuit configuration.
仮に、抵抗変ィ匕メモリ素子 1401のフォーミング電圧が 1. 498V以上 3. 135V以下 である場合、上述の回路構成におけるセット時の動作によってフォーミングを行なうこ ともできる。本実施形態のように、カラムスィッチ 1304を、 pMOSトランジスタ 1303を 備えるものとして構成すると、上述の第 1実施形態のものよりもフォーミングを行ない やすくなるという効果もある。  If the forming voltage of the resistance change memory element 1401 is 1.498V or more and 3.135V or less, the forming can be performed by the setting operation in the above circuit configuration. If the column switch 1304 is configured to include the pMOS transistor 1303 as in the present embodiment, there is an effect that forming is easier than in the first embodiment.
[0170] し力しながら、実際にはトランジスタはばらつきがあるため、その分のマージンを考 慮し、図 15 (B)に示すように、抵抗変ィヒメモリ素子 1401のセット電圧及びリセット電 圧として許容される範囲は狭くなる。 [0170] However, since the transistors actually vary, considering the margin, the set voltage and the reset voltage of the resistance variable memory element 1401 as shown in FIG. The allowable range is narrowed.
本実施形態では、上述の第 2実施形態の場合と同様に、上述の第 1実施形態のも のよりもセット電圧の範囲が広くなるため、上述の第 1実施形態のものよりも抵抗変化 メモリ素子 1401のセット電圧がばらつ!/ヽて 、ても良く、プロセスが容易になると 、う利 点がある。  In the present embodiment, as in the case of the second embodiment, the set voltage range is wider than that of the first embodiment. Therefore, the resistance change memory is larger than that of the first embodiment. The set voltage of element 1401 may vary!
[0171] なお、本実施形態は、上述の第 2実施形態の変形例として説明しているが、これに 限られるものではなぐ例えば、本実施形態を、上述の第 1実施形態のものに適用す ることちでさる。  [0171] Although the present embodiment has been described as a modification of the above-described second embodiment, the present embodiment is not limited to this. For example, the present embodiment is applied to the above-described first embodiment. It ’s all right.
[その他]  [Other]
なお、上述の各実施形態におけるシミュレーション [図 4 (A) ,図 4 (B) ,図 9 (A) , 図 9 (B) ,図 15 (A) ,図 15 (B)参照]では、抵抗変化メモリ素子 1401の高抵抗状態 の抵抗値を 80k Ωとし、抵抗変化メモリ素子 1401の低抵抗状態の抵抗値を 4k Ωとし ているため、抵抗変化メモリを構成する各トランジスタのゲート幅は上述のように設定 しているが、抵抗変化メモリ素子 1401の低抵抗状態の抵抗値が異なる場合、それに 応じて、抵抗変化メモリを構成する各トランジスタに必要なゲート幅を変える必要があ る。  In the simulations in the above-described embodiments [see FIG. 4 (A), FIG. 4 (B), FIG. 9 (A), FIG. 9 (B), FIG. 15 (A), FIG. 15 (B)] Since the resistance value in the high resistance state of the change memory element 1401 is 80 kΩ and the resistance value in the low resistance state of the resistance change memory element 1401 is 4 kΩ, the gate width of each transistor constituting the resistance change memory is as described above. However, if the resistance value of the resistance change memory element 1401 is different, the gate width required for each transistor constituting the resistance change memory must be changed accordingly.
[0172] ここで、抵抗変化メモリを構成する各トランジスタに最も電流を流す必要があるのは 、リセット前 (低抵抗状態)である。このため、各トランジスタに必要なゲート幅は、リセ ットスイッチング電流 (リセット電圧 Z低抵抗状態の抵抗変化メモリ素子の抵抗値）に 応じて決めること〖こなる。 Here, it is before resetting (low resistance state) that the most current needs to flow through each transistor constituting the resistance change memory. For this reason, the gate width required for each transistor is reset. Switching current (reset voltage Z resistance value of resistance change memory element in low resistance state).
具体的には、各トランジスタに必要なゲート幅は、リセットスイッチング電流に比例し て大きくなるように設定すれば良い。例えば、全てのトランジスタのゲート幅を、リセッ トスイッチング電流に比例して同じ割合で大きくなるように設定すれば良 、。  Specifically, the gate width required for each transistor may be set so as to increase in proportion to the reset switching current. For example, the gate width of all transistors can be set to increase at the same rate in proportion to the reset switching current.
[0173] 上述の各実施形態におけるシミュレーション [図 4 (A) ,図 4 (B) ,図 9 (A) ,図 9 (B) ,図 15 (A) ,図 15 (B)参照]では、リセット前に約 250 Aの電流が流れているため、 これを考慮して、必要なリセットスイッチング電流を 250 A X aとした場合 (aをゲート 幅変換係数と呼ぶことにする）、書込用又は多機能 pMOSトランジスタ 1101及び力 ラムスイッチ 1304, 1314を構成する nMOS卜ランジスタ 1301, 1311のゲート幅を 1 2. 0 /z m X aとし、カラムスィッチ 1304, 1314を構成する pMOSトランジスタ 1303, 1313のゲート幅を 6. 0 /z m X aとし、選択トランジスタ 1402, 1412のゲート幅を 1. 0 ^u m X aとすれば良い。  [0173] In the simulations in the above-described embodiments [see FIG. 4 (A), FIG. 4 (B), FIG. 9 (A), FIG. 9 (B), FIG. 15 (A), FIG. 15 (B)] Considering this because a current of approximately 250 A flows before resetting, if the required reset switching current is 250 AX a (a is referred to as the gate width conversion factor), Multi-functional pMOS transistor 1101 and force Ram switches 1304 and 1314 nMOS 卜 transistors 1301 and 1311 have a gate width of 12.0 / zm Xa, and column switches 1304 and 1314 constitute pMOS transistors 1303 and 1313 The width may be 6.0 / zm X a and the gate widths of the selection transistors 1402 and 1412 may be 1.0 ^ um X a.
[0174] ここで、図 16 (A)は、このような考え方に基づいて作成したリセットスイッチング電流  [0174] Here, Fig. 16 (A) shows the reset switching current created based on this concept.
(mA)とゲート幅変換係数との関係（ゲート幅変換係数のリセットスィッチング電流依 存性）を示している。なお、ゲート幅変換係数 aは選択トランジスタ 1402, 1412のゲ ート幅と見ることもできる。この関係は次式で表すことができる。  The relationship between (mA) and the gate width conversion coefficient (dependence of the gate width conversion coefficient on the reset switching current) is shown. The gate width conversion coefficient a can also be regarded as the gate width of the selection transistors 1402 and 1412. This relationship can be expressed by the following equation.
ゲート幅変換係数 a=4. 00 (/mA) Xリセットスイッチング電流  Gate width conversion coefficient a = 4.00 (/ mA) X reset switching current
また、図 16 (B)は、リセットスィッチング電流 (mA)と書込用又は多機能 pMOSトラ ンジスタ 1101及びカラムスィッチ 1304, 1314を構成する nMOSトランジスタ 1301, 1311のゲート幅の関係（pMOSトランジスタ 1101及びカラムスィッチ 1304, 1314 を構成する nMOSトランジスタ 1301, 1311のゲート幅のリセットスイッチング電流依 存性)を示している。この関係は次式で表すことができる。  FIG. 16B shows the relationship between the reset switching current (mA) and the gate width of the nMOS transistors 1301 and 1311 constituting the write or multi-function pMOS transistor 1101 and the column switches 1304 and 1314 (pMOS transistor 1101 and The reset switching current dependence of the gate width of the nMOS transistors 1301 and 1311 constituting the column switches 1304 and 1314 is shown. This relationship can be expressed by the following equation.
[0175] 書込用又は多機能 pMOSトランジスタ及びカラムスィッチを構成する nMOSトラン ジスタのゲート幅 =48. 0 ( μ m/mA) Xリセットスイッチング電流 [0175] nMOS transistor gate width for writing or multi-function pMOS transistor and column switch = 48.0 (μm / mA) X reset switching current
また、上述の各実施形態では、抵抗変ィ匕メモリ素子 1401, 1411に記憶されている データ（情報）は、複数のビットライン 1302, 1312を介して、 1次出力ノード 1206か ら読み出されるようになつている力 例えば大容量のメモリとして構成する場合は、読 み出しのスピードを速くするために、 1次出力ノード 1206の外側に駆動回路を設ける のが好ましい。 In each of the above-described embodiments, the data (information) stored in the resistance change memory elements 1401 and 1411 is read from the primary output node 1206 via the plurality of bit lines 1302 and 1312. For example, when configuring as a large-capacity memory, read It is preferable to provide a drive circuit outside the primary output node 1206 in order to increase the protruding speed.
[0176] 例えば図 17に示すように、各メモリブロック 1701〜1708を、多機能 pMOSトランジ スタ 1101, 1又は複数のビットライン， 1又は複数のカラムスィッチ，複数のメモリセル を備える複数のサブブロック 1701— 1〜 1701— 4を備えるものとして構成し、各サブ ブロック 1701— 1〜1701— 4の 1次出力ノード 1206— 1〜1206— 4に接続されるよ うに駆動回路を設ければ良い。なお、ここでは、カラムスィッチを構成するトランジスタ のゲート電位を制御するために接続されるノードは、 1つのサブブロック内に設けられ るカラムスィッチで共通にして 、る。  For example, as shown in FIG. 17, each of the memory blocks 1701 to 1708 is divided into a multi-function pMOS transistor 1101, one or a plurality of bit lines, one or a plurality of column switches, and a plurality of sub-blocks including a plurality of memory cells. The driver circuit may be provided so as to be connected to the primary output nodes 1206-1 to 1206-4 of the sub-blocks 1701-1 to 1701-4. Here, the nodes connected to control the gate potential of the transistors constituting the column switch are common to the column switches provided in one sub-block.
[0177] ここでは、駆動回路は、例えば図 17に示すように、各サブブロック 1701— 1〜170 1—4の 1次出力ノード 1206— 1〜1206—4のそれぞれに接続された複数のインバ ータ 1801〜1804と、各インバータ 1801〜1804のそれぞれに接続された複数のト ランスミッションゲート 1851〜1854とを備え、各サブブロック 1701— 1〜1701— 4 の 1次出力ノード 1206— 1〜1206— 4力 各インバータ 1801〜1804及び各トラン スミッションゲート 1851〜1854を介して、 1つの出力ノード 1841に接続されている。 これにより、各 1次出力ノード 1206— 1〜4からの出力は、各インバータ 1801〜180 4によって増幅され、出力ノード 1841から出力されるようになっている。  Here, as shown in FIG. 17, for example, the drive circuit includes a plurality of inverters connected to each of the primary output nodes 1206-1 to 1206-4 of each of the sub-blocks 1701-1 to 170 1-4. 1801 to 1804 and a plurality of transmission gates 1851 to 1854 connected to each of the inverters 1801 to 1804, and the primary output nodes 1206 to 1 of each of the sub blocks 1701-1 to 1701-4 1206-4 forces Connected to one output node 1841 through each inverter 1801 to 1804 and each transmission gate 1851 to 1854. As a result, the outputs from the primary output nodes 1206-1 to 4 are amplified by the inverters 1801 to 1804 and output from the output node 1841.
[0178] なお、この駆動回路において出力ノード 1841の寄生容量を駆動するのは、各イン バータ 1801〜1804であり、各サブブロック 1701— 1〜 1701— 4に含まれる書き込 み又は読み出しのための回路（図 10参照）ではな 、。  [0178] Note that in this drive circuit, the parasitic capacitance of the output node 1841 is driven by each of the inverters 1801 to 1804, for writing or reading included in each of the sub-blocks 1701-1 to 1701-4. This is not the circuit (see Figure 10).
ここで、各トランスミッションゲート 1851〜1854は、例えば図 17に示すように、 nM OSトランジスタ 1811〜1814及び pMOSトランジスタ 1821〜1824からなり、それぞ れ、制御回路（図示せず）の各ノード GCL0〜GCL3に接続されている。なお、ノード GCL0〜GCL3は、インバータ 1831〜1834を介して pMOSトランジスタ 1821〜18 24に接続されており、ノード GCL0〜GCL3からの制御信号は論理反転されて入力 されるようになつている。  Here, as shown in FIG. 17, for example, the transmission gates 1851 to 1854 are composed of nM OS transistors 1811 to 1814 and pMOS transistors 1821 to 1824, respectively, and each of the nodes GCL0 to GCL0 to Connected to GCL3. The nodes GCL0 to GCL3 are connected to the pMOS transistors 1821 to 1824 via the inverters 1831 to 1834, and the control signals from the nodes GCL0 to GCL3 are logically inverted and input.
[0179] そして、読出時に制御回路のノード GCL0〜GCL3のうちのいずれ力 1つが「H」に なり、複数のトランスミッションゲート 1841〜1844のうちのいずれ力 1つが選択され、 1次出力ノード 1206— 1〜1206— 4と出力ノード 1841とを接続する経路のうちのい ずれ力 1つが導通するようになっている。これにより、読出時には、トランスミッションゲ ート 1851〜1854及びカラムスィッチ 1304, 1314によって、サブブロック 1701— 1 〜1701— 4に含まれる 1本のビットラインが選択されることになる。 [0179] Then, at the time of reading, any one of the nodes GCL0 to GCL3 of the control circuit becomes "H", and any one of the plurality of transmission gates 1841 to 1844 is selected, Any one of the paths connecting the primary output nodes 1206-1 to 1206-4 and the output node 1841 is conducted. Thus, at the time of reading, one bit line included in the sub-blocks 1701-1 to 1701-4 is selected by the transmission gates 1851 to 1854 and the column switches 1304 and 1314.
[0180] また、各サブブロック 1701— 1〜 1701—4に含まれる多機能 pMOSトランジスタ 1 101のうちのいずれか 1つが読み出しモードになり（即ち、ノード XWE0の電位が読 出時の設定電位に制御され)、それ以外は省電力モードになる（即ち、ノード XWE0 の電位が省電力時の設定電位に制御される）。これにより、各サブブロック 1701— 1 〜1701— 4のうちのいずれか 1つが選択される。  [0180] In addition, one of the multi-function pMOS transistors 1101 included in each of the sub-blocks 1701-1-1 to 1701-4 is in the read mode (that is, the potential of the node XWE0 becomes the set potential at the time of reading) Otherwise, the power saving mode is set (that is, the potential of the node XWE0 is controlled to the set potential at the time of power saving). As a result, any one of the sub-blocks 1701-1 to 1701-4 is selected.
[0181] また、上述の各実施形態では、各メモリブロック 1701〜1708の 1次出力ノード 120 6〜8206からデータ（情報）が読み出されるようになつている力 例えば図 18に示す ように、各メモリブロックの 1次出力ノード 1206〜8206に接続されるように出力バッフ ァ（読出用バッファ） 1901〜1908を設けても良い。  [0181] Also, in each of the above-described embodiments, the force that causes data (information) to be read from the primary output nodes 1206 to 8206 of the memory blocks 1701 to 1708, for example, as shown in FIG. Output buffers (read buffers) 1901 to 1908 may be provided so as to be connected to the primary output nodes 1206 to 8206 of the memory block.
この場合、各メモリブロック 1701〜1708から読出されたデータは、 1次出力ノード 1 206〜8206力ら読出用ノ ッファ 1901〜1908に一時的に蓄えられ、必要なときに外 部から参照されるようにすることができる。  In this case, the data read from each of the memory blocks 1701 to 1708 is temporarily stored in the reading output 1901 to 1908 from the primary output node 1206 to 8206, and is referred to from the outside when necessary. Can be.
[0182] なお、このような読出用バッファを設ける構成（図 18参照）と、上述の駆動回路を設 ける構成（図 17参照）とを組み合わせることもできる。この場合、図 18中、メモリブロッ ク 1701の 1次出力ノード 1206は、図 17の出力ノード 1841に置き換わり、同様に、 他のメモジブロック 1702〜1708の 1次出力ノード 2206〜8206も、図 17の出力ノー ド 1841に相当する出力ノードに置き換わる。  [0182] Note that a configuration in which such a read buffer is provided (see FIG. 18) can be combined with a configuration in which the above-described driving circuit is provided (see FIG. 17). In this case, in FIG. 18, the primary output node 1206 of the memory block 1701 is replaced with the output node 1841 of FIG. 17, and similarly, the primary output nodes 2206 to 8206 of the other memory blocks 1702 to 1708 are also shown in FIG. It replaces the output node corresponding to 17 output nodes 1841.
[0183] また、上述の第 3実施形態では、多機能 pMOSトランジスタ 1101のゲート電位を制 御する制御回路 1357、及び、カラムスィッチ 1304, 1314のゲート電位を制御する 制御回路 1358の具体的な構成例を説明しているが、上述の第 1、第 2実施形態に おける制御回路も同様に構成すれば良い。  In the third embodiment described above, the specific configuration of the control circuit 1357 that controls the gate potential of the multi-function pMOS transistor 1101 and the control circuit 1358 that controls the gate potential of the column switches 1304 and 1314 Although an example is described, the control circuit in the first and second embodiments described above may be configured similarly.
また、上述の各実施形態では、本発明を ReRAMに適用した場合を例に説明して いるが、抵抗変化を利用する抵抗変化メモリはこれに限られるものではなぐ例えば 相変化メモリ (PRAM)や磁気抵抗メモリ (MRAM)などにも本発明を適用することが できる。 In each of the above embodiments, the case where the present invention is applied to ReRAM is described as an example. However, the resistance change memory using resistance change is not limited to this, for example, a phase change memory (PRAM), The present invention can also be applied to magnetoresistive memory (MRAM). it can.
また、本発明は、上述した各実施形態に限定されるものではなぐ本発明の趣旨を 逸脱しな ヽ範囲で種々変形することができる。  The present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention.

Claims

請求の範囲 The scope of the claims
[1] 複数のビットラインと、前記複数のビットラインと電源との間に設けられた 1つのトラン ジスタと、前記複数のビットラインのそれぞれに設けられた複数のカラムスィッチと、前 記複数のビットラインのそれぞれに接続され、電気的刺激による抵抗値の変化によつ て情報を記憶しうる複数の抵抗変化メモリ素子と、前記複数の抵抗変化メモリ素子の それぞれに接続された複数の選択トランジスタとを含む複数のメモリブロックと、 前記複数の選択トランジスタを接続するワードラインとを備え、  [1] A plurality of bit lines, one transistor provided between the plurality of bit lines and a power source, a plurality of column switches provided on each of the plurality of bit lines, A plurality of resistance change memory elements connected to each of the bit lines and capable of storing information according to a change in resistance value caused by electrical stimulation, and a plurality of selection transistors connected to each of the plurality of resistance change memory elements A plurality of memory blocks, and a word line connecting the plurality of selection transistors,
前記トランジスタが、電流制限機能を有するトランジスタであり、  The transistor is a transistor having a current limiting function;
前記カラムスィッチが、前記ビットラインの電位を所定値以下にクランプする機能を 有するクランプトランジスタを含み、  The column switch includes a clamp transistor having a function of clamping the potential of the bit line to a predetermined value or less;
前記ワードラインが、前記複数のメモリブロックのそれぞれに含まれる前記選択トラ ンジスタを接続するように構成されて ヽることを特徴とする抵抗変化メモリ。  The resistance change memory, wherein the word line is configured to connect the selected transistors included in each of the plurality of memory blocks.
[2] 前記抵抗変化メモリ素子は、電圧印加によって抵抗値が変化して高抵抗状態又は 低抵抗状態になる素子であり、  [2] The resistance change memory element is an element in which a resistance value is changed by voltage application to be in a high resistance state or a low resistance state.
前記複数の抵抗変化メモリ素子のうち、選択される抵抗変化メモリ素子を高抵抗状 態又は低抵抗状態にして書き込むために、前記複数のクランプトランジスタのうち、 選択されるクランプトランジスタのゲート電位、及び、前記電流制限機能を有するトラ ンジスタのゲート電位を制御する制御回路を備えることを特徴とする、請求項 1記載 の抵抗変化メモリ。  Among the plurality of resistance change memory elements, in order to write the selected resistance change memory element in a high resistance state or a low resistance state, the gate potential of the selected clamp transistor among the plurality of clamp transistors, and The resistance change memory according to claim 1, further comprising a control circuit that controls a gate potential of the transistor having the current limiting function.
[3] 前記制御回路は、選択される前記抵抗変化メモリ素子を低抵抗状態から高抵抗状 態にするリセット時に、選択される前記抵抗変化メモリ素子に接続された前記ビットラ インの電位が所定値以下にクランプされるように、前記ビットラインに設けられた前記 クランプトランジスタのゲート電位を制御するように構成されることを特徴とする、請求 項 2記載の抵抗変化メモリ。  [3] The control circuit, when resetting the selected resistance change memory element from a low resistance state to a high resistance state, the potential of the bit line connected to the selected resistance change memory element is a predetermined value. 3. The resistance change memory according to claim 2, wherein the resistance change memory is configured to control a gate potential of the clamp transistor provided in the bit line so as to be clamped below.
[4] 前記制御回路は、選択される前記抵抗変化メモリ素子を高抵抗状態から低抵抗状 態にするセット時に、選択される前記抵抗変化メモリ素子に前記電源力も供給される 電流が制限されるように、前記電流制限機能を有するトランジスタのゲート電位を制 御するように構成されることを特徴とする、請求項 2又は 3記載の抵抗変化メモリ。 [4] When the selected resistance change memory element is set from the high resistance state to the low resistance state, the control circuit is supplied with the power supply power to the selected resistance change memory element. 4. The resistance change memory according to claim 2, wherein the resistance change memory is configured to control a gate potential of the transistor having the current limiting function.
[5] 前記制御回路は、前記複数のクランプトランジスタのうち、選択されないクランプトラ ンジスタのゲート電位をグランド電位に制御するように構成されることを特徴とする請 求項 2〜4のいずれか 1項に記載の抵抗変ィ匕メモリ。 [5] The control circuit according to any one of claims 2 to 4, wherein the control circuit is configured to control a gate potential of an unselected clamp transistor among the plurality of clamp transistors to a ground potential. The resistance change memory according to the item.
[6] 前記制御回路は、選択される前記クランプトランジスタのゲート電位、及び、前記電 流制限機能を有するトランジスタのゲート電位を、それぞれ、前記抵抗変化メモリ素 子を高抵抗状態から低抵抗状態にするセット時と前記抵抗変化メモリ素子を低抵抗 状態から高抵抗状態にするリセット時とで異なる電位に制御するように構成されること を特徴とする、請求項 2〜5のいずれ力 1項に記載の抵抗変化メモリ。 [6] The control circuit sets the gate potential of the selected clamp transistor and the gate potential of the transistor having the current limiting function from the high resistance state to the low resistance state, respectively. 6. The force 1 according to claim 2, wherein the power control unit is configured to be controlled to have different potentials at the time of setting to perform and at the time of resetting the resistance change memory element from a low resistance state to a high resistance state. The resistance change memory described.
[7] 前記制御回路は、 [7] The control circuit includes:
前記リセット時よりも前記セット時の方が高電位になるように、選択される前記クラン プトランジスタのゲート電位を制御し、  Controlling the gate potential of the selected clamp transistor so that the potential at the time of setting is higher than that at the time of resetting;
前記リセット時よりも前記セット時の方が高電位になるように、前記電流制限機能を 有するトランジスタのゲート電位を制御し、  Controlling the gate potential of the transistor having the current limiting function so that the potential at the time of setting is higher than that at the time of resetting;
前記リセット時と前記セット時とで、前記複数の選択トランジスタのうち、選択される 選択トランジスタのゲート電位を同電位に制御するように構成されることを特徴とする The gate potential of the selected selection transistor among the plurality of selection transistors is controlled to the same potential at the time of resetting and at the time of setting.
、請求項 6記載の抵抗変化メモリ。 The resistance change memory according to claim 6.
[8] 前記複数のクランプトランジスタのソースは、それぞれ、前記抵抗変化メモリ素子が 接続されたビットラインに接続されており、 [8] Sources of the plurality of clamp transistors are respectively connected to bit lines to which the resistance change memory elements are connected,
前記複数のクランプトランジスタのドレインは、前記電流制限機能を有するトランジ スタのドレインに接続されており、  The drains of the plurality of clamp transistors are connected to the drains of the transistors having the current limiting function,
前記電流制限機能を有するトランジスタのソースは、前記電源に接続されて 、るこ とを特徴とする、請求項 1〜7のいずれか 1項に記載の抵抗変化メモリ。  The resistance change memory according to claim 1, wherein a source of the transistor having a current limiting function is connected to the power source.
[9] 前記クランプトランジスタは、前記選択トランジスタのゲート酸ィ匕膜よりも所定値以上 厚いゲート酸ィ匕膜を備えることを特徴とする、請求項 1〜8のいずれ力 1項に記載の 抵抗変化メモリ。 [9] The resistance according to any one of [1] to [8], wherein the clamp transistor includes a gate oxide film thicker than a gate oxide film of the selection transistor by a predetermined value or more. Change memory.
[10] 前記複数のクランプトランジスタのドレインと前記電流制限機能を有するトランジスタ のドレインとの接点に接続された読出回路を備えることを特徴とする、請求項 1〜9の いずれか 1項に記載の抵抗変ィ匕メモリ。 [10] The read circuit according to any one of claims 1 to 9, further comprising a readout circuit connected to a contact point between a drain of the plurality of clamp transistors and a drain of the transistor having the current limiting function. Resistance change memory.
[11] 電流制限機能を有する読出用トランジスタと、前記ビットラインの電位を読出用所定 値以下にクランプする機能を有する読出用クランプトランジスタとを含む読出回路を 備え、 [11] A read circuit including a read transistor having a current limiting function and a read clamp transistor having a function of clamping the potential of the bit line below a predetermined value for reading,
前記制御回路が、選択される前記抵抗変化メモリ素子の抵抗状態を読み出すため に、前記読出用トランジスタのゲート電位及び前記読出用クランプトランジスタのゲー ト電位を制御するように構成されることを特徴とする、請求項 2〜9のいずれ力 1項に 記載の抵抗変化メモリ。  The control circuit is configured to control a gate potential of the read transistor and a gate potential of the read clamp transistor in order to read a resistance state of the selected resistance change memory element. The resistance change memory according to claim 1, wherein the force is any one of claims 2 to 9.
[12] 前記制御回路は、選択される前記抵抗変化メモリ素子の抵抗状態を読み出す場合 に、選択される前記抵抗変化メモリ素子に接続された前記ビットラインの電位が読出 用所定値以下にクランプされるように、前記読出用クランプトランジスタのゲート電位 を制御するように構成されることを特徴とする、請求項 11記載の抵抗変化メモリ。  [12] When the control circuit reads the resistance state of the selected resistance change memory element, the potential of the bit line connected to the selected resistance change memory element is clamped below a predetermined value for reading. 12. The resistance change memory according to claim 11, wherein the resistance change memory is configured to control a gate potential of the read clamp transistor.
[13] 前記制御回路は、選択される前記抵抗変化メモリ素子の抵抗状態を読み出す場合 に、選択される前記抵抗変化メモリ素子に前記電源力も供給される電流が制限され るように、前記読出用トランジスタのゲート電位を制御するように構成されることを特徴 とする、請求項 11又は 12記載の抵抗変化メモリ。  [13] When the resistance state of the selected resistance change memory element is read, the control circuit is configured to limit the current supplied to the selected resistance change memory element as well as the power supply power. 13. The resistance change memory according to claim 11, wherein the resistance change memory is configured to control a gate potential of the transistor.
[14] 前記制御回路は、前記読出用トランジスタのゲート電位及び前記読出用クランプト ランジスタのゲート電位を、それぞれ、前記抵抗変化メモリ素子を高抵抗状態から低 抵抗状態にするセット時、前記抵抗変化メモリ素子を低抵抗状態から高抵抗状態に するリセット時、前記抵抗変化メモリ素子の抵抗状態を読み出す読出時で異なる電 位に制御するように構成されることを特徴とする、請求項 11〜13の 、ずれか 1項に 記載の抵抗変化メモリ。  [14] The control circuit may be configured such that when the resistance change memory element is set from a high resistance state to a low resistance state, the gate potential of the read transistor and the gate potential of the read clamp transistor are set, respectively. 14. The device according to claim 11, wherein the device is configured to be controlled to a different potential at the time of reading to read out the resistance state of the resistance change memory device at the time of resetting the device from a low resistance state to a high resistance state. The resistance change memory described in item 1 above.
[15] 前記制御回路は、  [15] The control circuit includes:
前記リセット時よりも前記セット時の方が高電位になり、かつ、前記読出時よりも前記 リセット時の方が高電位になるように、選択される前記読出用クランプトランジスタのゲ ート電位を制御し、  The gate potential of the selected read clamp transistor is set so that the set potential is higher than the reset time and the reset potential is higher than the read time. Control
前記リセット時よりも前記セット時の方が高電位になり、かつ、前記リセット時よりも前 記読出時の方が高電位になるように、前記読出用トランジスタのゲート電位を制御し 選択される前記クランプトランジスタをスィッチオン状態に制御し、 The gate potential of the reading transistor is controlled so that the potential at the time of setting is higher than that at the time of resetting and is higher than that at the time of resetting. Controlling the selected clamp transistor to a switch-on state;
前記リセット時、前記セット時及び前記読出時で、前記複数の選択トランジスタのう ち、選択される選択トランジスタのゲート電位を同電位に制御するように構成されるこ とを特徴とする、請求項 14記載の抵抗変化メモリ。  The configuration is characterized in that the gate potential of the selected selection transistor among the plurality of selection transistors is controlled to the same potential at the time of reset, at the time of setting and at the time of reading. 14. The resistance change memory according to 14.
[16] 前記制御回路が、選択される前記抵抗変化メモリ素子の抵抗状態を読み出すため に、選択される前記クランプトランジスタのゲート電位、及び、前記電流制限機能を有 するトランジスタのゲート電位を制御するように構成されることを特徴とする、請求項 2 〜9の 、ずれか 1項に記載の抵抗変ィ匕メモリ。  [16] The control circuit controls a gate potential of the selected clamp transistor and a gate potential of the transistor having a current limiting function in order to read the resistance state of the selected resistance change memory element. 10. The resistance change memory according to claim 2, wherein the resistance change memory is configured as described above.
[17] 前記制御回路は、選択される前記抵抗変化メモリ素子の抵抗状態を読み出す場合 に、選択される前記抵抗変化メモリ素子に接続されたビットラインの電位が読出用所 定値以下にクランプされるように、前記ビットラインに設けられた前記クランプトランジ スタのゲート電位を制御するように構成されることを特徴とする、請求項 16記載の抵 抗変化メモリ。  [17] When the control circuit reads the resistance state of the selected resistance change memory element, the potential of the bit line connected to the selected resistance change memory element is clamped below a predetermined value for reading. 17. The resistance change memory according to claim 16, wherein the resistance change memory is configured to control a gate potential of the clamp transistor provided in the bit line.
[18] 前記制御回路は、選択される前記抵抗変化メモリ素子の抵抗状態を読み出す場合 に、選択される前記抵抗変化メモリ素子に前記電源力も供給される電流が制限され るように、前記電流制限機能を有するトランジスタのゲート電位を制御するように構成 されることを特徴とする、請求項 16又は 17記載の抵抗変化メモリ。  [18] When the control circuit reads the resistance state of the selected resistance change memory element, the current limit is set such that the current supplied to the selected resistance change memory element is also limited. 18. The resistance change memory according to claim 16, wherein the resistance change memory is configured to control a gate potential of a transistor having a function.
[19] 前記制御回路は、選択される前記クランプトランジスタのゲート電位、及び、前記電 流制限機能を有するトランジスタのゲート電位を、それぞれ、前記抵抗変化メモリ素 子を高抵抗状態から低抵抗状態にするセット時、前記抵抗変化メモリ素子を低抵抗 状態から高抵抗状態にするリセット時、前記抵抗変化メモリ素子の抵抗状態を読み 出す読出時で異なる電位に制御するように構成されることを特徴とする、請求項 16 〜18のいずれか 1項に記載の抵抗変ィ匕メモリ。  [19] The control circuit changes the gate potential of the selected clamp transistor and the gate potential of the transistor having the current limiting function from the high resistance state to the low resistance state, respectively. The resistance change memory element is configured to be controlled to have a different potential at the time of reset, when the resistance change memory element is reset from the low resistance state to the high resistance state, and when reading out the resistance state of the resistance change memory element. The resistance change memory according to any one of claims 16 to 18.
[20] 前記制御回路は、  [20] The control circuit includes:
前記リセット時よりも前記セット時の方が高電位になり、かつ、前記読出時よりも前記 リセット時の方が高電位になるように、選択される前記クランプトランジスタのゲート電 位を制御し、  Controlling the gate potential of the selected clamp transistor so that it is at a higher potential at the time of setting than at the time of reset and at a higher potential at the time of reset than at the time of reading;
前記リセット時よりも前記セット時の方が高電位になり、かつ、前記リセット時よりも前 記読出時の方が高電位になるように、前記電流制限機能を有するトランジスタのゲー ト電位を制御し、 The potential at the time of setting is higher than that at the time of reset and before the time of resetting. The gate potential of the transistor having the current limiting function is controlled so that the potential at the time of reading / writing is higher,
前記リセット時、前記セット時及び前記読出時で、前記複数の選択トランジスタのう ち、選択される選択トランジスタのゲート電位を同電位に制御するように構成されるこ とを特徴とする、請求項 19記載の抵抗変化メモリ。  The configuration is characterized in that the gate potential of the selected selection transistor among the plurality of selection transistors is controlled to the same potential at the time of reset, at the time of setting and at the time of reading. 19. The resistance change memory according to 19.
[21] 前記クランプトランジスタは、 nMOSトランジスタであり、 [21] The clamp transistor is an nMOS transistor,
前記電流制限機能を有するトランジスタは、 pMOSトランジスタであることを特徴と する、請求項 1〜20のいずれか 1項に記載の抵抗変化メモリ。  The resistance change memory according to claim 1, wherein the transistor having a current limiting function is a pMOS transistor.
[22] 前記クランプトランジスタは、 nMOSトランジスタと、前記 nMOSトランジスタに並列 に接続された pMOSトランジスタとからなり、前記 nMOSトランジスタと前記 pMOSト ランジスタとがソース及びドレインを共有して 、ることを特徴とする、 1〜20の!、ずれ 力 1項に記載の抵抗変化メモリ。 [22] The clamp transistor includes an nMOS transistor and a pMOS transistor connected in parallel to the nMOS transistor, and the nMOS transistor and the pMOS transistor share a source and a drain. 1 to 20 !, displacement force The resistance change memory according to item 1.
[23] 前記クランプトランジスタは、 nMOSトランジスタと、前記 nMOSトランジスタに並列 に接続された pMOSトランジスタとからなり、前記 nMOSトランジスタと前記 pMOSト ランジスタとがソース及びドレインを共有しており、 [23] The clamp transistor includes an nMOS transistor and a pMOS transistor connected in parallel with the nMOS transistor, and the nMOS transistor and the pMOS transistor share a source and a drain,
前記制御回路は、前記クランプトランジスタを構成する pMOSトランジスタのうち、選 択される pMOSトランジスタを、前記抵抗変化メモリ素子を高抵抗状態力ゝら低抵抗状 態にするセット時にスィッチオン状態に制御し、前記抵抗変化メモリ素子を低抵抗状 態から高抵抗状態にするリセット時にスィッチオフ状態に制御するように構成されるこ とを特徴とする、請求項 2〜20の 、ずれか 1項に記載の抵抗変ィ匕メモリ。  The control circuit controls a pMOS transistor selected from among the pMOS transistors constituting the clamp transistor to a switch-on state at the time of setting the resistance change memory element to a low resistance state as well as a high resistance state force. 21. The shift according to any one of claims 2 to 20, wherein the resistance change memory element is configured to be controlled to be in a switch-off state at the time of resetting from a low resistance state to a high resistance state. Resistance memory.
[24] 前記制御回路は、前記クランプトランジスタを構成する pMOSトランジスタのうち、選 択されない pMOSトランジスタをスィッチオフ状態に制御するように構成されることを 特徴とする、請求項 23記載の抵抗変化メモリ。 24. The resistance change memory according to claim 23, wherein the control circuit is configured to control a pMOS transistor that is not selected among the pMOS transistors constituting the clamp transistor to a switch-off state. .
[25] 前記クランプトランジスタを構成する pMOSトランジスタは、前記選択トランジスタの ゲート酸ィ匕膜よりも所定値以上厚 ヽゲート酸ィ匕膜を備えることを特徴とする、請求項 2[25] The pMOS transistor constituting the clamp transistor includes a gate oxide film having a thickness greater than a predetermined value than the gate oxide film of the selection transistor.
2〜24の 、ずれか 1項に記載の抵抗変ィ匕メモリ。 2 to 24. The resistance change memory according to item 1.
[26] 前記制御回路は、省電力モード時に、前記電流制限機能を有するトランジスタをス イッチオフ状態に制御するように構成されることを特徴とする、請求項 2〜25のいず れカ 1項に記載の抵抗変化メモリ。 26. The control circuit according to claim 2, wherein the control circuit is configured to control the transistor having the current limiting function to a switch-off state in a power saving mode. The resistance change memory described in item 1.
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