WO2008023684A1

WO2008023684A1 - Unité d'opération arithmétique de résidus en parallèle et procédé d'opération arithmétique de résidus en parallèle

Info

Publication number: WO2008023684A1
Application number: PCT/JP2007/066156
Authority: WO
Inventors: Hiroyuki Motozuka
Original assignee: Panasonic Corporation
Priority date: 2006-08-22
Filing date: 2007-08-21
Publication date: 2008-02-28
Also published as: US20100198892A1; CN101507120A; JP4976397B2; US8700971B2; JPWO2008023684A1

Description

明細書

並列剰余演算器及び並列剰余演算方法

技術分野

[0001] 本発明は、並列剰余演算器及び並列剰余演算方法に関し、例えば、ターボ復号器などの出力が並列で入力され、デジタル情報の誤りを検出する並列剰余演算器及び並列剰余演算方法に関する。

背景技術

[0002] 無線によるパケット通信や、光ディスクなどの記録ディスクなど、さまざまな分野で C RC (Cyclic Redundancy Check :巡回冗長検査）符号が用いられている。例えば、無線通信システムでは、無線回線を介して通信することから無線伝送路にお!/、て送信データに誤りが発生する可能性があるので、 CRCを使用した誤り訂正回路を設ける。送信側で送信データ列に基づレ、て CRCビットを生成し、それを送信データ列の後ろに付加する。 CRCビットを付加したビット列は、畳み込み符号化やターボ符号化などの符号化方式を用いて符号化され、これにより得られる符号化ビット列が送信される

[0003] CRC符号の原理については、非特許文献 1に詳細に記載されている。

[0004] 図 1は、 CRC符号の使われ方を説明する図である。

[0005] 図 1において、入力源（ソース） 11からの入力データ列 Aは、 CRC符号化部 12で C RC符号化され、送信データ列 Bとして通信路 13を介して受信側に送信される。通信路 13は、例えば無線伝送路でありビット誤り（ノイズ) Eが付加される。受信側では、ビット誤り Eが付加された送信データ列 B'を受信し、 CRC検査部 14で CRC検査し、 C RC検査に基づく受信データ A'を出力側（シンク） 15に渡す。無線通信システムが、誤り訂正能力が高いターボ符号化と ARQ (Auto Repeat reQuest)とを組み合わせた HARQ (Hybrid Auto Repeat reQuest)の場合、 CRC検査部 14で CRCチェックを行い、誤りの発生状況を検出し、誤りが発生していない場合、データ列 Aの受信データ A'を出力するとともに、通信相手に送信する ACK/NACK信号として ACK信号を形成する。これに対して、誤りが発生した場合、受信データを出力せずに、通信相手に送信する ACK/NACK信号として NACK信号を形成する。

[0006] より一般的に説明する。

[0007] nビットの入力データ列を A = [a a - - -a a ]とする。 aが MSB (Most Significant

0 1 n— 2 n— 1 0

Bit)、すなわち先に送信されるビットでる。 a , · · · , a をそれぞれ GF(2)の元（すな

0 n— 1

わち、ィ直 0又は 1をとる）とし、ビット列を次式（1)のように多項式で表す。

[0008] 國

A(D) = 。。" + ^D"-¹ +■■· + a が + a„—₂D + a„_,

入力データ列 Aは、 CRC符号化され、次式（2)の Bとなる。一般に用いられる CRC 符号化では、 nビットの入力データ列の後に長さ cのビット列を追加することで行われる。追加された cビットを CRCと呼ぶこともある。

[0009] B = [a a - - -a a r r - · τ r ] …（2)

0 1 c 2 c— 1 0 1 c 2 c— 1

CRCの多項式表現を、次式（3)で表すとすると、 Bの多項式表現は、次式 (4)で示される。

[0010] [数 2]

R(D) = ^ が- ZT- ¹ + η£>" +■·■ + r_c—₂D + r_c_,

… 3 )

B(D)=A(D)D^C + R(D) …（4)

CRC符号化は、あらかじめ定められた c次の多項式 G(D)に対し、 B(D)が G(D)で害 ij り切れるように R(D)が定められる。すなわち、 A(D)D^eを G(D)で割った剰余が R(D)である。

[0011] 上記 G(D)は生成多項式と呼ばれ、次式（5)で示される。

[0012] [数 3]

G(D) = ZT + ^g,D^c- ^l =び + g。 -' + gび-¹ + - + g_c_₃D² + g D + g_c__x

- ( 5 )

以下では、生成多項式の次数 cを CRCの次数と呼ぶ場合がある。

[0013] 以上をまとめると、次式（6)になる。 Q(D)は A(D)D^eを G(D)で除した商である。 [0014] B(D)=A(D)D^C + R(D) = G(D)Q(D) …（6)

以上のようにして CRC符号化された n + cビットが、通信路 13を介して送信される。通信路 13では、ビット誤り（ノイズ) E(D)が付加される。

[0015] CRC検査は、受信値 B' (D) = B(D) + E(D)が G(D)で割り切れるかどうかを検査することで行われる。受信値にビット誤りがなければ (すなわち、 E(D) = 0のとき）、 B' (D G(D)で割り切れる。受信値にビット誤りがある場合、 E(D)が G(D)で割り切れない場合には B' (D)が G(D)で割り切れなくなる。したがって、通信路でビット誤りが発生したことを検出できる。 E(D)が G(D)で割り切れる場合、誤りがあることを CRCにより検出できない。しかし、 cが十分な長さを持っていればその発生確率は低い。 cとしては、 3 2〜8といった値がよく用いられる。

[0016] 図 2は、より実際的なシステムに適用した CRC符号の使われ方を説明する図である

〇

[0017] 図 2において、情報源（ソース） 21からの入力データ A(D)は、 CRC符号化部 22で CRC符号化され、 CRC符号化されたデータ B(D)は誤り訂正符号化部 23で送信データ C(D)として通信路 24を介して受信側に送信される。送信側では、 CRC符号化ののち、誤り訂正符号化が行われる。誤り訂正符号化の方法としては、リードソロモン符号、畳み込み符号、ターボ符号、などが用いられる。

[0018] 通信路 24において、ビット誤り（ノイズ) Eが付加されることがある。受信側では、ビット誤り Eが付加された送信データ列 C' (D)を受信し、誤り訂正復号部 25で誤り訂正の復号を行って送信データ B' (D)を出力し、 CRC検査部 26で CRC検査し、 CRC検査に基づく受信データ A'を出力側（シンク） 27に渡す。受信側では、誤り訂正符号の復号が行われる。これにより、通信路 24で加えられたビット誤りの大部分が取り除かれる。 CRC検査部 26による CRC検査では、誤り訂正復号で取りきれなかった誤りがあるかどうかを検査する。

[0019] (従来例 1：逐次 CRC計算回路）

図 3は、一般的によく知られる逐次 CRC計算回路の構成を示す図である。

[0020] 図 3において、逐次 CRC計算回路 30は、 EXOR (排他的論理和）回路 31と、 [0]〜

[c— 1]のフリップフロップ（FF) 32と、 AND回路 33とから構成される。 [0021] 図 3は、シフトレジスタを用いた一般的な構成であり、入力データ列の先頭から lbit ずつ毎クロックサイクル入力する。

[0022] 逐次 CRC計算回路 30の CRC符号化では、 a[t]で示す入力端子に、 a〜a を 1

0 1 ビットずつ入力する。すべて入力した後、 cビットのフリップフロップ (FF)に保持されている値が、 CRC演算結果となる。

[0023] CRC検査では、受信した n + cビットのデータ B' (D)を 1ビットずつ入力した後、フリップフ口ップに残った値が 0かどうかを判定する。又は、 B ' (D)の先頭の nビットを入力し、フリップフロップに残った値が B' (D)の残りの cビットと一致するかどうかを判定してあよい。

[0024] しかし、この構成では、入力が nビットの場合、 CRC符号化に少なくとも nクロックを要し、処理遅延時間が大きいという問題がある。

[0025] (従来例 2：部分 CRCを算出する方法）

特許文献 1には、部分 CRCを算出することで処理遅延時間を短縮する部分 CRC 算出方法が開示されている。

[0026] 特許文献 1では、剰余 R(D)の計算式を次式（7)のように変形する。

[0027] [数 4]

R(D) = A(D)modG(D)

= 。 lmodG(£>)

= J ^D'-'^-' modGiD))

…（7 ) ここで、

をあら力、じめ求めておき、入力データをパラレルで一度に入力することで 1クロックサイクルで CRCを求めること力 Sできる。

[0028] 図 4は、部分 CRC回路の構成を示す図であり、上記式（7)において n= 16, c = 24 の場合の部分 CRC回路を示す。

[0029] 図 4において、部分 CRC回路 40は、演算対象ビット列 A[0]A[15]入力端子 41と、各ビット列 A[0]A[15]とあら力、じめ算出された部分 CRCの ANDをとる AND回路 42 と、部分 CRCをまとめる加算回路 43とから構成される。 [0030] AND回路 42では、あらかじめ算出された部分 CRCの、各演算対象ビット列の有効値を部分 CRC符号にデコードし、加算回路 43では、演算対象ビット列全体に対する CRC符号を求める。

[0031] しかし、特許文献 1に示される並列度 nの構成では、 nが大きくなると、回路規模がとても大きくなつてしまう。並列度を下げ、データの一部を順次入力していくことも考えられるが、 i = 0〜n— 1に対する任意の部分 CRCを即座に計算することは回路規模や処理遅延の面から困難である。そこで、すべての部分 CRCをあらかじめ求めておく必要があるが、 nが大きい場合には、部分 CRCを保持しておくメモリの容量が大きくなってしまい、コストの増大を招く。

[0032] (従来例 3：サブブロックに分割する方法）

また、特許文献 2, 3には、データをサブブロックに分割して並列処理を行うサブブロック分割型並列 CRC回路が開示されている。特許文献 2, 3では、剰余 R(D)の計算式を次式 (8)のように変形する。

[0033] [数 5コ

R(D) = A(D)mod G(D)

= g a, >"-^I+<;-ⁱ j mod G(Z))

= 2 " ) mod G{D) + ( 2 a,£>"-^1+c-' I mod G(D)

( 8 ) すなわち、上記式（8)長さ nのデータを、長さ mと n— mに分割し、（a)長さ n— mの C RC計算と、（b)長さ mの CRC計算とに分解する。

[0034] しかし、このサブブロック分割方法では、（a)の結果に D^mmodG(D)を乗算したのち、 G(D)による剰余を計算しなければならない。これらの処理のため、乗算器と剰余計算器が追加で必要となり、回路規模及び処理遅延の増加を招いていた。

[0035] 最も一般的な並列化方法として、シリアル 'パラレル変換型の並列 CRC回路がある

[0036] 図 5A及び図 5Bは、シリアル 'パラレル変換型の並列 CRC回路を示す図である。図 5Aにおいて、 S/P変換型並列 CRC回路 50は、 S/P変換器 51と、並列 CRC回路 52とから構成される。

[0037] S/P変換型並列 CRC回路 50は、図 5Bに示すように、 S/P変換器 51により入力をシリアル 'パラレル変換し、並列 CRC回路 52で並列処理による CRC計算を行う。並列処理は、例えば lbyteずつ処理する。この並列化方法は、ハード ' ·ソフトいずれにおレ、ても実装及び応用例が多レ、。

非特許文献 1 :今井秀樹著、「符号理論」、電子情報通信学会、 1990年 3月特許文献 1 :特開平 8— 149017号公報

特許文献 2：特表 2003— 523682号公幸

特許文献 3 :特開 2005— 6188号公報

発明の開示

発明が解決しょうとする課題

[0038] しかしながら、このような従来の CRC計算回路にあっては、以下のような課題がある

[0039] (1)上述したように、逐次 CRC計算回路は、処理遅延時間が非常に大きぐ部分 C

RC回路は、部分 CRCを保持しておくメモリの容量が大きくなりコストの増大を招く。

[0040] (2)サブブロック分割型並列 CRC回路は、以下の点で必要性が高!/、。

[0041] 並列ターボデコーダの出力は、サブブロック分割型であるため、サブブロック分割型並列 CRC回路を適用できれば、メモリを介さずに直接入力可能という利点がある。すなわち、並列ターボ復号器の出力を CRC計算回路に直接入力するため、並列 CR C計算回路は、シリアル 'パラレル変換型 (例えば、先頭から lbyteずつ処理)ではなく、サブブロック分割型 (例えば、データ系列を長さ Mの小ブロックに分割）である必要がある。したがって、サブブロック分割型並列 CRC回路は、 S/P型並列 CRC回路を使う場合に比べ、インターフェースとなるメモリが不要となり、処理遅延の削減、回路規模 '電流の削減につながる。し力もながら、このサブブロック分割型並列 CRC回路では、サブブロックに分割し並列処理するため、並列処理する複数 CRC剰余発生器の後段に、乗算器と加算器などの剰余計算器が追加で必要となり、回路規模及び処理遅延の増加を招く。 [0042] (3)シリアル 'パラレル変換型並列 CRC回路では、インターフェースメモリが必要となり、このことは、処理遅延の増加をもたらし、 ACK送信の遅れ、反復停止の遅れによる消費電流増加を招く。

[0043] 上述したように、サブブロック分割型並列 CRC回路は、サブブロック分割を行う並列ターボ復号器と組み合わせる場合には、利点が大きいが、従来のサブブロック分割型並列 CRC回路は、処理遅延 ·回路規模が大きぐ処理遅延 ·回路規模の小さい C RC回路が求められている。

[0044] 本発明の目的は、処理遅延を小さくすることができ、追加の乗算回路'剰余回路を不要にして回路規模を小さくすることができる並列剰余演算器を提供することである課題を解決するための手段

[0045] 本発明の並列剰余演算器は、入力データが複数のサブブロックに分割されて並列に入力される並列剰余演算器であって、前記各サブブロックの先頭点に対応する部分剰余を初期値として生成する初期値生成手段と、前記初期値生成手段から各サブブロックの先頭に対応する部分剰余を初期値として受け取り、残りの部分剰余を所定の漸化式に従って順次生成する部分剰余生成手段と、前記入力データと、前記部分剰余生成手段から出力される部分剰余の値の論理を計算する論理手段と、前記論理手段から出力される値を、累積的に加算する累積加算手段とを備える構成を採る。

[0046] 本発明の並列剰余演算器は、入力データが複数のサブブロックに分割されて並列に入力される並列剰余演算器であって、前記各サブブロックの最終点に対応する部分剰余を初期値として生成する初期値生成手段と、前記初期値生成手段から各サブブロックの最終点に対応する部分剰余を初期値として受け取り、残りの部分剰余を所定の漸化式に従って順次生成する逆順部分剰余生成手段と、前記入力データと、前記逆順部分剰余生成手段から出力される逆順部分剰余の値の論理を計算する論理手段と、前記論理手段から出力される値を、累積的に加算する累積加算手段とを備える構成を採る。

[0047] 本発明の並列剰余演算方法は、長さ nの入力データを長さ n— mと mのデータ列に分割し、分割された個々のデータ列をサブブロックとするとき、最大次数 cにおいて定められる多項式 G(D)の値に応じて、各サブブロックの i = 0, mにおける先頭点の部分剰余である Dⁿ_^1+emodG(D)と Dⁿ_^1+e_^mmodG(D)を初期値としてあらかじめ求めるステップと、前記 Dⁿ_^1+cmodG(D)と Dⁿ_^1+c_^mmodG(D)を初期値として、 i= l〜m— 1 及び i = m + l〜n— 1に対応する部分剰余を、順次算出するステップとを有する。

[0048] 本発明の並列剰余演算方法は、長さ nの入力データを長さ n— mと mのデータ列に分割し、分割された個々のデータ列をサブブロックとするとき、最大次数 cにおいて定められる多項式 G(D)の値に応じて、各サブブロックの i = m— 1 , n— 1における最終

^υπιο(1θω)を初期値としてあらかじめ求めるステップと、

初期値として、 i = m— 2〜0及び i = n— 2〜mに対応する逆順部分剰余を、順次算出するステップとを有する。

発明の効果

[0049] 本発明によれば、処理遅延を小さくすることができ、部分 CRCをすベて保存しておく必要が無ぐまた追加の乗算回路 ·剰余回路を不要にして回路規模を小さくすること力できる。特に、サブブロック分割を行う並列ターボ復号器と組み合わせた場合に処理遅延を格段に小さくすることができる。

図面の簡単な説明

[0050] [図 1]CRC符号の使われ方を説明する図

[図 2]実際的なシステムに適用した CRC符号の使われ方を説明する図

[図 3]従来の CRC計算回路の構成を示す図

[図 4]従来の部分 CRC回路の構成を示す図

[図 5A]従来のシリアル 'パラレル変換型の並列 CRC回路を示す図

[図 5B]従来のシリアル 'パラレル変換型の並列 CRC回路を示す図

[図 6]本発明の実施の形態 1に係る並列剰余演算器の全体構成を示すブロック図

[図 7]上記実施の形態 1に係る並列剰余演算器のデータの入出力を示すタイミングチヤー卜

[図 8]上記実施の形態 1に係る並列剰余演算器の部分 CRC生成部が計算する部分 CRCを表にまとめた図

[図 9]上記実施の形態 1に係る並列剰余演算器の部分 CRC生成部の回路構成を示す図

[図 10]上記実施の形態 1に係る並列剰余演算器の部分 CRC生成部の動作を示すタイミングチャート

[図 11]上記実施の形態 1に係る並列剰余演算器の AND部の回路構成を示す図 [図 12]上記実施の形態 1に係る並列剰余演算器の AND部の動作を示すタイミングチャート

[図 13]上記実施の形態 1に係る並列剰余演算器の累積加算部の回路構成を示す図 [図 14]上記実施の形態 1に係る並列剰余演算器の初期値生成部の構成を示すプロック図

[図 15]上記実施の形態 1に係る並列剰余演算器の初期値候補生成部の回路構成を示す図

[図 16]上記実施の形態 1に係る並列剰余演算器の初期値生成部の動作を示すタイミ

[図 17]本発明の実施の形態 2に係る並列剰余演算器の全体構成を示すブロック図 [図 18]上記実施の形態 2に係る並列剰余演算器の逆順部分 CRC生成部の回路構成を示す図

[図 19]上記実施の形態 2に係る並列剰余演算器のそれぞれの部分 CRC生成部が計算する部分 CRCを表にまとめた図

[図 20]上記実施の形態 2に係る並列剰余演算器の初期値生成部の動作を示すタイミ発明を実施するための最良の形態

[0051] 以下、本発明の実施の形態について、図面を参照して詳細に説明する。

[0052] (基本原理）

まず、本発明の基本原理について説明する。

[0053] 本発明は、全体構成に関連する [ポイント 1]、部分 CRC生成回路に関連する [ボイント 2]、部分 CRC生成回路（逆順）に関連する [ポイント 3]を有する。 [0054] [ポイント 1] :全体構成に関連して

本発明では、剰余 R(D)の計算式を次式 (9)のように変形する。

[0055] [数 6]

R(D) ^ A(D)mod G(D)

= (_aiD"-^{l+c i} mod G(D))

= ^; mod G(Z))) +J{_aiD" ^c -' modG(£»))

(a) .(b)

... ( 9 ) すなわち、上記従来例 2 (部分 CRCを算出する方法）と同様に、部分 CRC(Dⁿ— ^odG D の和として CRCを計算するよう式変形し、さらに、上記従来例 3 (サブブロックに分割する方法）と同様に、長さ nのデータを長さ n— mと mに分割する。以下、分割された個々のデータ列をサブブロックと呼ぶことにする。入力データは、上記式（9) 中 (a)に対応する a〜a と、（b)に対応する a〜a に分割され、それぞれを並列に

0 m— 1 m n— 1

計算することで高速計算を実現する。

[0056] このとき、本発明では、次のようにして部分剰余（部分 CRC)を算出する。ここで、入力データは、上記式（9)中 (a)に対応するサブブロック 1は、 a力も 1ビットずつ順に、 a

0

まで、上記式（9)中 (b)に対応するサブブロック 2は、 a力も 1ビットずつ順に、 a ま m— 1 m n— 1 で、それぞれ与えられる（入力される）ものとする。 [手順 1] i = 0, mにおける部分 CR Cの値（すなわち、サブブロックの先頭点における部分 CRC) Dⁿ_^1+emodG(D))、 Dⁿ_ 1^+e_^mmodG(D》をあらかじめ求めておく。 [手順 2] 上記の 2つの値を初期値として、 i = l〜m— 1及び i = m + l〜n— 1に対応する部分 CRCを、順次算出する。

[0057] 上記のような計算方法をとつたので、本発明のサブブロック分割型並列 CRC回路は、（1)部分 CRCをすベて保存しておく必要が無ぐ（2)追加の乗算回路'剰余回路が不要のため、小型 ·低遅延という特徴がある。

[0058] [ポイント 2]：部分 CRC生成回路に関連して

上記、サブブロックの先頭点における部分 CRCを元に、その他の部分 CRCを順次求める方法につ!/、て、好適な計算方法にっレ、て説明する。

[0059] 生成多項式を次式（10)としたとき、通常用いられる CRCの生成多項式は、最低次の項の係数 g の値が 1である、という特徴がある。 [0060] [数 7]

G(D) = Z)^C + び-】-' + g₀D^c~^l + _giD + - + g_c—₃D² + g_c.₂D + g_c_,

… ( 1 0 ) この特徴を利用すると、次式（11)に示す漸化式により、 D^TmodG(D)の値から D' modG(D)の値を容易に求めることができる。

[0061] [数 8]

DM_T{D) = D^T modG(D)tおくとき、

UDM_T (£>) + G(Z))) » 1 wAe"(DM(r)の最低次の係数が 1 )

) DM_T (D) » \ w/w¾(i)M(r)の最低次の係数が 0)

… （1 1 )

ここで、演算子》を、次のように定義した。

A{D) = _iD' としたとき、

なお、演算》は、シフトレジスタのみで実現することができる。

また、 )M_T ( )の最低次の係数とは、 Ζ)Λ^ (Ζ))の。の係数である。

( DM_T (D) = y " £>' ' としたとき、 D⁰の係数は α_{τ 0} ) 以上から、次の手順により、上記 [ポイント 1]で述べた並列 CRC計算を効率よく実現できる。 [手 1噴 1，] DM (D) = Dⁿ— ^1+cmodG(D)及び DM (D) = Dⁿ— ^1+c— ^m modG(D)をあらかじめ求めておく。 [手順 2，] DM (D)を元に、 i= l〜m— 1に対応する部分 CRC(DM (D)〜DM (D))及び、 i二 m+ l〜n— 1に対応する部分 CRC(DM (D)〜DM (D))を、順次求める。

[0062] 上記のように、部分 CRCをシフトレジスタを用いて順次計算する方法をとつたので、本発明のサブブロック分割型並列 CRC回路は、 modG(D)上で定義される多項式の除算を行うことなぐ小型の回路で部分 CRCを算出することができる。

[0063] [ポイント 3]：部分 CRC生成回路（逆順）に関連して

上記では、各サブブロックのデータは、元のデータ順に従い順序良く入力する（例えば a 〜a )とした力 S、逆順 (例えば a 〜a )に入力するような並列 CRC計算回路も実現できる。 [0064] すなわち、下記の算出式（12)において、サブブロック 1では、 a 〜aの順に、サ

m-l 0

ブブロック 2では、 a 〜a の順にデータを入力する。これは、ターボ復号器の出力を

1 m

並列 CRC計算器に直接入力するような場合に特に有効である。

[0065] [数 9]

R(D) = A(D)mod G(D)

mod G(D))+ Y (α, -¹ +'.-'· mod G(D))

·· . ( 1 2 ) 部分 CRCの生成手順は次の通りである。 [手順 1] i = m-l, n— 1における部分 CR Cの値 (すなわち、サブブロックの最終点における部分 CRC) Dⁿ_^1+e_^(m_^UmodG(D) 、 Dⁿ_^1+e_ ⁽ⁿ_^UmodG(D)をあらかじめ求めておく。 [手順 2] 上記の 2つの値を初期値として、 i = m— 2〜0及び i = n— 2〜mに対応する部分 CRCを、順次算出する。

[0066] 好適な方法では、次の漸化式（13)を用いると良い。

[0067] [数 10]

DM_T (D) = D^T modG(D)tおくとき、

(DM_T (D)D + G(D) w/!e"CDM(r)の最高次の係数が 0)

) ⁼ | DM_T (D)D wAe«(Z)M(r)の最高次の係数が 1)

- ( 1 3 ) 上記のように、部分 CRCを逆順に順次生成する方法をとつたので、本発明のサブブロック分割型並列 CRC回路は、データが（部分的に）逆順になっている場合にも、並べ替え操作を行うことなぐ CRC計算が行えるようになった。その結果、並べ替え操作のための処理遅延をなくすことができた。

[0068] (実施の形態 1)

図 6は、上記基本原理に基づく本発明の実施の形態 1に係る並列剰余演算器の全体構成を示すブロック図である。本実施の形態は、上記 [ポイント 1]及び [ポイント 2]に対応する例である。「ポイント」の説明では、データを 2分割する（2並列）例を示したが、実施の形態 1では、 4並列の場合を例として説明する。すなわち、長さ nの入力データを i = 0〜m— 1、 i = m〜2m— 1、 i = 2m〜3m—丄、 i = 3m〜： ιι― 1の 4つのケププロックに分害 ijする。また、 CRCの長さを 24ビット（c = 24)とした。

[0069] 図 6において、並列 CRC計算回路（並列剰余演算器） 100は、入力端子 10；!〜 10

4 (入力端子く 1〉〜く 4〉）、初期値生成部 110、部分 CRC生成部 111〜； 114 (部分 C

RC生成部く 1〉〜く 4〉）、 AND部 121〜； 124 (AND部く 1〉〜く 4〉）、及び累積加算部

130を備えて構成される。

[0070] 初期値生成部 110は、部分 CRC生成部 111〜； 114に入力する初期値 I；!〜 14 (初期値く 1〉〜く 4〉）を生成する。具体的には、各サブブロックの i = 0, m, 2m, 3mにおける先頭点の部分 CRC (部分剰余）である Dⁿ— ^1+emodG(D)Dⁿ— ^1+e— ^mmodG(D)と Dⁿ

— ^1+e_^2mmodG(D)と Dⁿ_^1+e_^3mmodG(D)を初期値として生成する。初期値生成部 110 の実装方法については、図 14乃至図 16により後述する。

[0071] 部分 CRC生成部 111〜； 114 (部分 CRC生成部く 1〉〜く 4〉）は、それぞれのサブブロックの先頭に対応する部分 CRCを初期値として初期値生成部 110から受け取り、残りの部分 CRCを漸化式に基づき順次生成する。部分 CRC生成部 11；!〜 114の構成及び動作については、図 8乃至図 10により後述する。

[0072] AND部 121〜； 124 (AND部く 1〉〜く 4〉）は、入力端子 101〜； 104から入力された 1 ビットと、部分 CRC生成部 111〜； 114から出力された 24ビットの値の AND (論理積）を計算する。なお、部分 CRCの値の論理を計算する論理回路であればよぐ AND ( 論理積）には限定されない。 AND部 121〜； 124の構成及び動作については、図 11 及び図 12により後述する。

[0073] 累積加算部 130は、 AND部 121〜； 124から出力される値を、累積的に加算する。

この加算は、ビットごとの排他的論理和（EXOR)である。累積加算部 130の構成及び動作については、図 13により後述する。

[0074] 以下、上述のように構成された並列剰余演算器の動作について説明する。まず、並列 CRC計算回路 100の全体の動作タイミングについて述べる。

[0075] 本実施の形態では、データを 4分割する 4並列の場合を例に採る。また、 CRCの長さを 24ビット (c = 24)としている。

[0076] 入力データの長さを N [ビット]とし、サブブロック 1〜3の長さを M [ビット]とし、サブブロック 4のサイズを残りの N— 3M [ビット]とするようにデータを分割した。この分割方法は一例であり、どのように定めてもよい。

[0077] 図 7は、データの入出力を示すタイミングチャートであり、入力データを A[n— 1 : 0] のように表記した。また、図 7中、 tは時刻を表す。図 6中の信号 tは、明記していない

[0078] 入力端子 101には、 alに示すサブブロック 1のデータ（A[0] A[M— 1])が、 A[0] を先頭に 1ビットずつ入力される。入力端子 102には、 a2に示すサブブロック 2のデータ（A[M] A[2M— 1])力 A[M]を先頭に 1ビットずつ入力される。入力端子 103 , 104も同様である。なお、上記の例では、サブブロック 4のサイズは他のサブブロックと異なる（端数のため、他より 1ビット少ない）とした。そこで、図 7の a4に示すように、時刻 M— 1には、入力端子 104には 0を入力するようにした。

[0079] すべてのデータが入力されると、所望の CRCの値が CRC出力端子 (r)から出力される。本実施の形態では、すべての入力が完了した後も、入力端子の値を 0に保持している限り、出力端子 (r)に所望の CRCの値が保持されるようになっている。

[0080] 次に、並列 CRC計算回路 100の個々のモジュールについて説明する。

[0081] 〔部分 CRC生成部 111〜； 114〕

図 8は、部分 CRC生成部 11；! 114が計算（担当）する部分 CRCを表にまとめた図である。ここで、 DM{T}(D)という表記を用いた。 DM{T}(D) = DM (D) = D^Tmod τ

G(D)である。

[0082] 部分 CRC生成部 111〜； 114 (部分 CRC生成部く 1〉〜く 4〉）は、それぞれのサブブロックの先頭（0 M 2M 3M)に対応する部分 CRCを初期値として初期値生成回路 110から受け取り、残りの部分 CRCを前述した漸化式（11)に基づき順次生成する

[0083] 例えば、図 8の表において、回路番号 1の部分 CRC生成部 111は、入力データ番号 0 M—1、初期値を DM{N—l + c}(D)とするとき、生成する部分 CRCは DM{N - 1 + c— 1 }(D)〜DM{N— l + c - (M- l) }(D)である。同様に、部分 CRC生成部 112〜； 114は、それぞれのサブブロックの先頭（M 2M 3M)に対応する部分 CRC を初期値として残りの部分 CRCを前記式（11)に基づき順次生成する。

[0084] 次に、部分 CRC生成部 111を例に採り、さらに詳細に説明する。 [0085] 図 9は、部分 CRC生成部 111の回路構成を示す図である。部分 CRC生成部 111

〜； 114は、同一構成をとるため部分 CRC生成部 111を代表して説明する。

[0086] 図 9において、部分 CRC生成部 111は、セレクタ 201、 Dフリップフロップ（FF) 202

、 EXOR回路 203、及び AND回路 204から構成される。

[0087] 部分 CRC生成部 111は、 24ビット分の Dフリップフロップ 202を中心とした構成となつている。なお、フリップフロップが数珠繋ぎになっている構成はしばしばシフトレジスタとも呼ば'れる。

[0088] 11[23 : 0]は初期値であり、 g[23 : 0]は生成多項式を表す値である。例えば、生成多項式が次式（14)で定義されるとき、

g[0] = g[17] = g[18] = g[22] = g[23] = l ,

g[l] = g[2] = ... =g[15] = g[16] = g[19] = g[20] = g[21] = 0と定める。ここで、 g[i] は、 D —¹の係数である。 D^eの係数は常に 1であるから、 g[—l]を定義する必要はない。

[0089] G(D) = D²⁴ + D²³ + D⁶ + D⁵ + D+ 1 - - - (14)

16進数で表記すると、

g = C60001Hである。

[0090] pl[23 : 0]は、生成された部分 CRCである。

[0091] 次に、部分 CRC生成部 111の動作を説明する。

[0092] 図 10は、部分 CRC生成部 111の動作を示すタイミングチャートである。図 10中、 Id は制御信号で、 ld= lのとき、初期値 IIの値がシフトレジスタにロードされる。ここで、 I 1の値は、具体的には、図 8表に示した通り DM{N— l + c}(D)である。図 10のタイミングチャートでは、見易さのため N— l + c = 98であるとした。

[0093] すると、時亥 ijt = 0には、ロードされた値そのものが A[0]に対応する部分 CRCとして出力される。同時に、部分 CRC生成部 111内部では、次の DM[97]の値が漸化式に基づき算出される。

[0094] 回路図の信号名に従うと、計算式は次式（15)のようになる。なお、 pi 'は更新後の

(例えば DM[97])、 piは更新前の（例えば DM[98])シフトレジスタの内容である。

[0095] pl，[23 : 0] = {pl[22 : 0], 0} +pl[23] * {g[22 : 0]， 1 } -• (15)

上記式（15)中の +はビットごとの排他的論理和（EXOR)、 *は論理積 (AND)である。また、 {pl[22:0]， 0}という表記は、シフト操作を表す。すなわち、 piの値を 1ビット分上位方向にシフトし、 LSBに 0を揷入することを意味する。 {g[22:0]， 1}は、同様にシフト操作である力 S、 LSBに 1を揷入することを意味する。

[0096] 以上のように、並列 CRC計算回路 100の部分 CRC生成部 111〜； 114は、シフトレジスタと、ビットごとの AND'EXORという簡易な構成のみで、入力データに合わせて適時必要な部分 CRCを算出することができる。

[0097] 〔AND部 121〜； 124〕

AND部 12；!〜 124 (AND部く 1〉〜く 4〉）は、入力端子 101〜104から入力された 1 ビットと、上記部分 CRC生成部 111〜； 114から出力された 24ビットの値の AND (論理積)を計算する。

[0098] 図 11は、 AND部 121の回路構成を示す図である。 AND部 121〜； 124は、同一構成をとるため AND部 121を代表して説明する。

[0099] 図 11において、 AND部 121は、入力端子 101から入力された 1ビットと、部分 CRC 生成部 111〜； 114から出力された 24ビットの値の ANDを計算する AND回路 211から構成される。

[0100] 図 11に示す AND部 121では、入力端子 101から入力された 1ビットと、部分 CRC 生成部 111〜； 114から出力された 24ビットの値の ANDを計算する。すなわち、次式 (15)にお!/、て、 a

当する。

[0101] [数 11]

R(D) = A(D)modG(D)

= (a_iDⁿ'^l+c-^,modG(D))

= +J (f modG(/))) + V modG(£i))

(a) (b)

… （15) 図 12は、 AND部 121の動作を示すタイミングチャートである。図 12において、時刻を表す tは、前記図 10の tと共通である。すなわち、部分 CRC生成部 111〜； 114では、入力データと対応付けられるべき部分 CRCをタイミング良く生成しているのである。 [0102] 〔累積加算部 130〕

図 13は、累積加算部 130の回路構成を示す図である。

[0103] 図 13において、累積加算部 130は、 EXOR回路 211、フリップフロップ（FF) 222、及びスィッチ回路 223から構成される。

[0104] 累積加算部 130では、 AND部く 1〉〜く 4〉から出力される値を、累積的に加算していく。ここで、加算はビットごとの排他的論理和（EXOR)である。すなわち、 i = 0〜23 に対し、次式（16)に示す演算を行う。

[0105] s' [i] = s[i] EXOR ql[i] EXOR q2[i] EXOR q3[i] EXOR q4[i]

-•(16)

上記式（16)中、 sは更新前のフリップフロップの値、 s'は更新後のフリップフロップのィ直である。

[0106] 〔初期値生成部 110〕

初期値生成部 110の実装方法について説明する。

[0107] サブブロックサイズ Mと生成多項式があらかじめ定められている場合は、必要な Dⁿ ^+ImodG(D)の値をあら力、じめ求めておき、メモリ（RAMや ROM)に保存しておけばよい。とりうる Iの種類は少ないので、メモリ容量は少なくてよい。

[0108] 本実施の形態では、サブブロックサイズ Mが固定値であるとすれば、 DM{N— 1 + c }(D)、 DM{N— 1 + c— M}(D)、 DM{N— 1 + c— 2M}(D)、 DM{N— 1 + c— 3M} (D)の 4つの値のみ求めておけばよ!/、ので、メモリ容量は 24ビット X 4通り = 96ビットのみでよい。

[0109] また、サブブロックサイズ Mや生成多項式が変更される場合にも、変更される度に、 CPUや DSPを用いてソフトウェアにより値を求め、 RAMに保存すればよい。

[0110] D^n+ImodG(D) (I = 0〜N— 1)は、次の漸化式（17)により求めることができる。 T = c + I, I = 0〜N— 1である。

[0111] [数 12]

D^r+l mod G(D) = (D^T modG(D))DmodG(D)

_ \{D^T mod G(D))D + G(D) when(D^T mod G(D)の最高次の係数が 1)

~ | ^τ mod G(D))D wAe"(Z)^r modG( )の最高次の係数が 0) ここで、 D^cmodG(D) = G(D)— D^cである。

[0112] 上記の初期値生成を高速に行う必要がある場合には、次に示すようなハードウェアを用いるとよい。

[0113] 図 14は、初期値生成部 110の構成を示すブロック図である。

[0114] 図 14において、初期値生成部 110は、初期値候補生成部 230、データ取得タイミング生成部 231、データ取得部 24；!〜 244 (データ取得部く 1〉〜く 4〉）、及び初期値記憶部 25；!〜 254 (初期値記憶部く 1〉〜く 4〉）を備えて構成される。

[0115] 図 15は、上記初期値候補生成部 230の回路構成を示す図である。

[0116] 図 15において、初期値候補生成部 230は、セレクタ 261、フリップフロップ（FF) 26

2、 EXOR回路 263、及び AND回路 264から構成される。

[0117] 初期値候補生成部 230は、 D^n+ImodG(D)の値を I = 0〜N—1まで順次求める。内部構成は、図 15の通りである。

[0118] 図 16は、初期値生成部 110の動作を示すタイミングチャートである。

[0119] データ取得部 241 (データ取得部く 1〉）は、部分 CRC生成部 111 (図 6参照）で使用する初期値 DM{N—l + c }(D)を取得し、初期値記憶部 251 (初期値記憶部く 1 に保存する。すなわち、データ取得タイミング生成部 231は、図 16に示すように、初期値候補生成部 230が DM{N— 1 + _C }(D)を出力したときに ldlにトリガ信号を送る。データ取得部 241は、 ldlのトリガ信号に応じて初期値候補生成部 230の出力を取得することにより、初期値記憶部 1に格納すべき値 DM {Ν- 1 + c }を取得することができる。

[0120] 同様に、 DM{N— 1 + c— M}(D)が出力されるタイミングで ld2にトリガ信号が出力され、 DM{N— 1 + c— 2M}(D)が出力されるタイミング (I=j=N— 1— 2M)で ld3にトリガ信号が出力され、 DM{N—l + c— 3M}(D)が出カされるタィミング(I = k = N—l 3M)で ld4にトリガ信号が出力される。

[0121] 以上のように、本実施の形態によれば、並列 CRC計算回路 100は、入力データが複数のサブブロックに分割されて並列に入力される入力端子 101〜； 104、各サブブロックの先頭点に対応する部分 CRCを初期値として生成する初期値生成部 110、各サブブロックの先頭に対応する部分 CRCを初期値として受け取り、残りの部分 CRC を所定の漸化式に従って順次生成する部分 CRC生成部 111〜； 114、部分 CRCの値の論理積を計算する AND部 121〜； 124、及び AND部 121〜； 124から出力される値を累積的に加算する累積加算部 130を備える。部分 CRC生成では、 m番目の入力の次数（n— 1 m)に生成多項式の次数 cを足した次数（i = n— 1 m + c)につ!/、て示される剰余 R(D)の計算式を、

に変形して、各サブブロックの先頭点に対応する部分 CRCを生成している。これにより、本実施の形態では、処理遅延を小さくすることができ、追加の乗算回路'剰余回路を不要にして回路規模を小さくすることができる。具体的な効果は以下の通りであ

[0122] (1)従来構成では、分割した入力データの CRCを求めてから合成していたので、追加の乗算回路'剰余回路が必要となり、回路規模や処理遅延の増大を招いていた。本実施の形態では、並列度に応じた個数の部分 CRC生成部 11；!〜 114を設けることにより、簡易な構成でサブブロック分割型の並列 CRC計算を行うことができる。また、従来の乗算回路の代わりに AND回路が使用できるので遅延が小さい、さらに、最終段に追加の剰余計算回路が不要となり、遅延及び回路規模が小さい利点があ

[0123] (2)従来例 2のように従来構成では、あらかじめ部分 CRCを求めておく必要があつたため、入力データのサイズに比例して、記憶容量の増加を招いていた。これに対し、本実施の形態では、部分 CRC生成部 111〜； 114は、初期値を元に順次新たな値を生成するようにしたので、入力データのサイズにかかわらない回路規模 '記憶容量で部分 CRCを算出できる。

[0124] (3)本実施の形態では、部分 CRCをシフトレジスタを用いて順次計算する方法をとつているので、 modG(D)上で定義される多項式の除算を行うことなぐ小型の回路で部分 CRCを算出できる。

[0125] このように、サブブロック分割型並列 CRC回路の新しい構成を実現することができた。ターボ復号器と組み合わせて用いる場合に、処理遅延を少なくし、 ACK/NAC K送信までの遅延を短縮することができる。ターボ符号の反復復号を行う場合に、反復ごとに即座に CRC判定ができるので、復号を早期に停止し、消費電力を低減できる。ターボ復号器と CRC計算回路の間のインターフェースメモリへのアクセスを不要とできるので、消費電力を低減できる。

[0126] 以上のように、特に、サブブロック分割を行う並列ターボ復号器と組み合わせた場合に処理遅延を格段に小さくすることができる。ターボ符号の種別を問わず、汎用に適用可能であり、実施も容易である。

[0127] (実施の形態 2)

図 17は、本発明の実施の形態 2に係る並列剰余演算器の全体構成を示すブロック図である。図 6と同一構成部分には同一符号を付している。

[0128] 本実施の形態は、基本原理で述べた [ポイント 3]に対応する例である。 [ポイント 3]では、サブブロックごとにデータ入力順を逆順にする例について述べた。データを 4分割する 4並列において、サブブロックく 2〉とサブブロックく 4〉を逆順にする場合を例として説明する。

[0129] 図 17において、並列 CRC計算回路（並列剰余演算器） 300は、入力端子 10；!〜 1 04 (入力端子く 1〉〜く 4〉）、初期値生成部 310、部分 CRC生成部 111 , 113 (部分 C RC生成部く 1〉，く 3〉）、逆順部分 CRC生成部 312, 314 (逆順部分 CRC生成部く 2〉 ,く 4〉）、 AND部 121〜； 124 (AND部く 1〉〜く 4〉）、及び累積加算部 130を備えて構成される。

[0130] 図 17の並列 CRC計算回路 300は、サブブロックサイズを Mとし、入力端子 102, 1

04についてのみデータの入力順を逆にした例である。

[0131] 構成上の特徴は、次の通りである。

[0132] 図 6の並列 CRC計算回路 100と比較して、部分 CRC生成部 112, 114を、それぞれ逆順部分 CRC生成部 312, 314に変更した。また、逆順部分 CRC生成回路 312 , 314に入力する初期値を変更した。このため、初期値生成部 310で生成する初期値は、図 6の初期値生成部 110と異なるが、構成は同一（図 14参照）である。

[0133] 図 18は、逆順部分 CRC生成部 312の回路構成を示す図である。逆順部分 CRC 生成部 312, 314は、同一構成をとるため逆順部分 CRC生成部 312を代表して説明する。

[0134] 図 18において、逆順部分 CRC生成部 312は、セレクタ 401、 Dフリップフロップ（F F) 402、 EXOR回路 403、及び AND回路 404から構成される。

[0135] 逆順部分 CRC生成部 312は、部分 CRC生成部 111 (図 9参照）と同様、 24ビット分の Dフリップフロップ 402を中心とした構成となっている力データの生成方向が逆方向である。

[0136] 図 19は、それぞれの部分 CRC生成部、すなわち部分 CRC生成部 111 ,逆順部分

CRC生成部 312,部分 CRC生成部 113,逆順部分 CRC生成部 314が計算（担当）する部分 CRCを表にまとめた図である。ここで、 DM{T}(D)という表記を用いた。 D

M{T}(D) = DM (D) = D^TmodG(D)である。

τ

[0137] 図 19の表に示すように、回路番号 2, 4の入力データ順が逆になつており、それに対応して初期値と部分 CRCの生成順が変わっている。

[0138] 基本原理の [ポイント 3]で説明した通り、次の漸化式（18)に基づき DM{N— 1 + c

— (2M— 1)}(D)を初期値として、 DM{N— 1 + c— (2M— 2)}(D)〜DM{N— 1 + c M}(D)の値を順次求めるものである。

[0139] [数 13]

_ (DM_T(D)D + G(D) w¾e«(£!M(r)の最高次の係数が 0)

Γ^+1ν I DM_T(D)D w/ze«(Z)M(r)の最高次の係数が 1)

（1 8 ) 正順の部分 CRC生成部 111 , 113では、 Tが減少していく方向に算出したのに対し、逆順部分 CRC生成部 312, 314では、 Tが増加していく方向に算出しているのがゎカゝる。

[0140] 上述したように、初期値生成部 310は、実施の形態 1の部分 CRC生成部 111と同等の構成となる。但し、逆順部分 CRC生成部 312で必要とされる初期値は、 DM{N — 1 + c— M}(D)ではなぐ DM{N— 1 + c— (2M—1)}(D)であるから、 ld2のトリガを発生するタイミングが異なる。すなわち、 I = N—1—(2M—1)のタイミングで ld2 = lとなる。 ld4のタイミングについても同様であり、 1 = 0のタイミングで 14 = 0となる。

[0141] 図 20は、初期値生成部 310の動作を示すタイミングチャートである。並列 CRC計算回路 100の初期値生成部 100の動作を示すタイミングチャート図 16と比較すると、信号 ld2と ld4に対しトリガが出力されるタイミングが異なることが分かる。 [0142] このように、本実施の形態では、実施の形態 1の効果に加えてさらに、サブブロックごとにデータの入力順を逆順に入力することができる。したがって、サブブロック分割を行う並列ターボ復号器と組み合わせる場合の親和性が高い。例えば、ターボ複合器で Max— log— MAP復号を行うとき、ターボ復号器の出力を本並列 CRC計算回路（並列剰余演算器） 300に直接入力することができる。特に、サブブロック分割を行う並列ターボ復号器と組み合わせた場合に処理遅延を格段に小さくすることができる

〇

[0143] 以上の説明は本発明の好適な実施の形態の例証であり、本発明の範囲はこれに限定されることはない。

[0144] 例えば、上記各実施の形態では、データを 4分割する（4並列）の場合を例にとって説明したが、分割数や CRCのビット長さはこれに限定されない。

[0145] また、上記実施の形態 1では、部分 CRC生成部 111は図 10に示したように 1クロックサイクルあたり 1つの部分 CRCを式（8)により計算するものとした力式（8)を繰り返し用いることにより、 1クロックサイクルあたり 2以上の部分 CRCを計算するようにしても良い。例えば、部分 CRC生成部 111は、 DM{N—l + c + i}(D) (iは整数）から、 2つの部分 CRC、 DM{N— l + c + i+ l }(D)と DM{N— l + c + i + 2}(D)を出力する。このような構成により、各入力端子 101〜； 104には 1クロックサイクルごとに 2ビットのデータを入力すること力 Sできるようになる。すなわち、データをサブブロック分割した上で、各サブブロックのデータをシリアル 'パラレル変換する場合にも、本明細に「ポイント 1」「ポイント 2」として示した方法を用いて、簡易な構成で並列計算が可能となる。

[0146] また、上記実施の形態 2では、サブブロック 2, 4を逆順にした力、どのサブブロックを逆順にしてもよく、一部のサブブロックのみ逆順としてもよい。

[0147] また、本実施の形態では、並列剰余演算器及び並列 CRC計算回路という名称を用いたが、これは説明の便宜上であり、 CRC計算回路、誤り訂正回路、誤り訂正方法等であってもよい。

[0148] また、本発明を本アルゴリズムによる並列剰余演算器及び並列剰余演算方法が実現できればよぐハードウェアで構成する場合は勿論のこと、並列剰余演算方法を機能させるためのソフトウェアで実現することも可能である。このソフトウェアはコンビユータで読み取り可能な記録媒体に格納されている。

[0149] また、上記各実施の形態の説明に用いた各機能ブロックは、典型的には集積回路である LSIとして実現される。これらは個別に 1チップ化されても良いし、一部又は全てを含むように 1チップ化されても良い。ここでは、 LSIとした力集積度の違いにより、 IC、システム LSI、スーパー LSI、ウルトラ LSIと呼称されることもある。また、集積回路化の手法は LSIに限るものではなぐ専用回路又は汎用プロセッサで実現しても良い。 LSI製造後に、プログラムすることが可能な FPGA (Field Programmable Gate Arr ay)や、 LSI内部の回路セルの接続や設定を再構成可能なリコンフィギユラブル 'プロセッサ一を利用しても良い。さらには、半導体技術の進歩又は派生する別技術により LSIに置き換わる集積回路化の技術が登場すれば、当然、その技術を用いて機能ブロックの集積化を行っても良い。例えば、ノ^オ技術の適用等が可能性としてありえる

〇

[0150] 2006年 8月 22曰出願の特願 2006— 225934の曰本出願に含まれる明細書、図面および要約書の開示内容は、すべて本願に援用される。

産業上の利用可能性

[0151] 本発明に係る並列剰余演算器及び並列剰余演算方法は、ターボ復号器などの出力が並列で入力され、デジタル情報の誤りを検出する通信システムにおいて、従来の CRC計算回路に代えて使用される新規な並列剰余演算器及び並列剰余演算方法として有用である。例えば、誤り訂正のために畳み込み符号、ターボ符号化等で符号化された送信データを復号するため、受信側で、ビタビ復号器やターボ復号器等の軟出力復号器や伝送誤りの有無を検出するための巡回符号を使用する受信装置や携帯電話等の通信端末装置に用いるに好適である。

Claims

請求の範囲

[1] 入力データが複数のサブブロックに分割されて並列に入力される並列剰余演算器であって、

前記各サブブロックの先頭点に対応する部分剰余を初期値として生成する初期値生成手段と、

前記初期値生成手段から各サブブロックの先頭に対応する部分剰余を初期値として受け取り、残りの部分剰余を所定の漸化式に従って順次生成する部分剰余生成手段と、

前記入力データと、前記部分剰余生成手段から出力される部分剰余の値の論理を計算する論理手段と、

前記論理手段から出力される値を、累積的に加算する累積加算手段とを備える並列剰余演算器。

[2] 入力データが複数のサブブロックに分割されて並列に入力される並列剰余演算器であって、

前記各サブブロックの最終点に対応する部分剰余を初期値として生成する初期値生成手段と、

前記初期値生成手段から各サブブロックの最終点に対応する部分剰余を初期値として受け取り、残りの部分剰余を所定の漸化式に従って順次生成する逆順部分剰余生成手段と、

前記入力データと、前記逆順部分剰余生成手段から出力される逆順部分剰余の値の論理を計算する論理手段と、

[3] 前記初期値生成手段は、長さ nの入力データを長さ n— mと mのデータ列に分割し、分割された個々のデータ列をサブブロックとするとき、最大次数 cにおいて定められる多項式 G(D)の値に応じて、各サブブロックの i = 0, mにおける先頭点の部分剰余である Dⁿ_^1+emodG(D)と Dⁿ_^1+e_^mmodG(D)を初期値として生成する請求項 1記載の並列剰余演算器。

[4] 前記初期値生成手段は、長さ nの入力データを長さ n— mと mのデータ列に分割し、分割された個々のデータ列をサブブロックとするとき、最大次数 cにおいて定められる多項式 G(D)の値に応じて、各サブブロックの i = m— 1 , n—1における最終点の部分剰余である Dⁿ— ^1+e— ^(m— "modG D)と Dⁿ— ^1+e— ⁽ⁿ— "modG D)を初期値として生成する請求項 2記載の並列剰余演算器。

[5] 前記部分剰余生成手段は、元のデータ順に従いデータが入力され、

前記 Dⁿ— ^1+emodG(D)と Dⁿ— ^1+e— ^mmodG(D)を初期値として、 i= l〜m— 1及び i = m + l〜n— 1に対応する部分剰余を、所定の漸化式により算出する請求項 1記載の並列剰余演算器。

[6] 前記逆順部分剰余生成手段は、元のデータ順を逆順にしてデータが入力され、前記 Dⁿ— ^1+c— (^m— "modG D)と Dⁿ— ^1+c— (ⁿ— "modG D)を初期値として、 i = m— 2〜0 及び i = n— 2〜mに対応する逆順部分剰余を、所定の漸化式により算出する請求項

2記載の並列剰余演算器。

[7] 前記累積加算手段は、ビットごとの排他的論理和により加算する請求項 1に記載の並列剰余演算器。

[8] 長さ nの入力データを長さ n— mと mのデータ列に分割し、分割された個々のデータ列をサブブロックとするとき、最大次数 cにおいて定められる多項式 G(D)の値に応じて、各サブブロックの i = 0, mにおける先頭点の部分剰余である Dⁿ_^1+emodG(D)と D n_^1+e_^mmodG(D)を初期値としてあらかじめ求めるステップと、

前記 Dⁿ— ^1+emodG(D)と Dⁿ— ^1+e— ^mmodG(D)を初期値として、 i= l〜m— 1及び i = m + l〜n— 1に対応する部分剰余を、順次算出するステップと

を有する並列剰余演算方法。

[9] 長さ nの入力データを長さ n— mと mのデータ列に分割し、分割された個々のデータ列をサブブロックとするとき、最大次数 cにおいて定められる多項式 G(D)の値に応じて、各サブブロックの i = m— 1 , n— 1における最終点の部分剰余である Dⁿ_^1+e— ^(m_" modG(D)と ϋ^η_^{1+ (η}_^υιηο(1θ )を初期値としてあらかじめ求めるステップと、前記 Dⁿ— ^1+c— (^m— "modG D)と Dⁿ— ^1+c— (ⁿ— "modG D)を初期値として、 i = m— 2〜0 及び i = n— 2〜mに対応する逆順部分剰余を、順次算出するステップとを有する並列剰余演算方法。

[10] 前記部分剰余を算出するステップでは、

元のデータ順に従いデータを入力し、

前記 Dⁿ— ^1+emodG(D)と Dⁿ— ^1+e— ^mmodG(D)を初期値として、 i= l〜m— 1及び i = m + l〜n— 1に対応する部分剰余を、所定の漸化式により算出する請求項 8記載の並列剰余演算方法。

[11] 前記逆順部分剰余を算出するステップでは、

元のデータ順を逆順にしてデータを入力し、

前記 Dⁿ— (^m— "modG D)と Dⁿ— (ⁿ— "modG D)を初期値として、 i = m— 2〜0 及び i = n— 2〜mに対応する部分剰余を、所定の漸化式により算出する請求項 9記載の並列剰余演算方法。

[12] さらに、入力データと、前記部分剰余の値の論理を計算するステップと、

前記論理計算された値を、累積的に加算するステップとを有する請求項 8記載の並列剰余演算方法。

[13] さらに、入力データと、前記逆順部分剰余の値の論理を計算するステップと、

前記論理計算された値を、累積的に加算するステップとを有する請求項 9記載の並列剰余演算方法。