TWI747822B - 工程矽基板上的氮化鎵（ＧａＮ）裝置 - Google Patents

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Abstract

提出用以容納及/或控制在大直徑矽基板上的III-N生長期間所招致之應力/張力的矽上氮化鎵(GOS)結構和技術，矽基板的背面可被處理以使具有標準化直徑和厚度的基板適於GOS應用，在高溫外延生長製程期間的弓曲及/或翹曲可藉由預處理矽基板來予以減緩，以便用抗衡由III-N材料所誘發的應力之方式來預施壓基板，及/或改進基板的能力來吸收應力，在工程GOS基板上所製造的III-N裝置可與在分開之基板上所製造的矽MOS裝置集成在一起，被使用來改進基板恢復力及/或抗衡由III-N材料所誘發的基板應力之結構可被進一步使用來使III-N和3D IC的矽MOS裝置互連。

Description

工程矽基板上的氮化鎵(GaN)裝置
本發明係有關工程矽基板上的氮化鎵(GaN)裝置。
對於可攜式電子應用中之積體電路(IC)的需求已激發更高等級的半導體裝置整合。發展中之許多先進的半導體裝置試圖使對像是電源管理IC和RF功率放大器之高電壓和高頻率應用有特別希望的III-N材料起制衡作用，III-N異質外延(異質結構)場效電晶體(HFET)，諸如高電子遷移率電晶體(HEMT)和金屬氧化物半導體(MOS)HEMT，使用具有一或多個異質接面的半導體異質結構。以GaN為基礎的HFET裝置從相對寬的能帶隙(~3.4eV)中獲利，其致能比以Si為基礎的MOSFET更高的崩潰電壓以及高的載子遷移率。III-N材料系統對光電子(例如，LED)、光電伏打、及感應器而言也是有用的，而光電子、光電伏打、及感應器的其中一或多者可能有益於整合成電子裝置平台。
異質外延生長III-N膜於矽基板上係有利的，兩者皆 來自有前景的(perspective)基板成本並且有可能更緊密地使以GaN為基礎的裝置與以Si為基礎的裝置相整合。然而，由於氮化物材料與矽基板之間的晶格失配和線性熱膨脹係數的失配，所以此種的矽上氮化鎵(GaN-on-silicon(GOS))生長係困難的。在高溫製程期間，諸如外延生長，熱膨脹失配會導致基板弓曲(bowing)和翹曲(warping)。弓曲是基板表面之垂直位移的量測，並且隨著基板直徑的增加而變得更顯著，除非矽基板厚度顯著地增加以提供對抗更大之熱失配應力所需的更大剛性。矽基板直徑和厚度被標準化，但是，對於GOS應用有些許憂心。結果，在200mm、725μm厚的矽基板中誘發(induce)約300μm之弓曲的高溫GaN生長可能誘發在300mm、775μm厚的矽基板中有超過650μm的弓曲。
因為已知之經應力工程的緩衝層不能夠容納(accommodate)矽CMOS之目前所使用和發展中之直徑的矽基板中所誘發的弓曲，所以能夠縮減晶圓弓曲的替換的技術和架構對於製造以GaN為基礎的裝置於這些大直徑矽基板上將會是有利的。
一種III-N半導體裝置結構，裝置結構包括：於第一區域中、在含矽基板的正面之上的一或多個單晶III-N半導體材料層；於第二區域中、在基板的正面之上的一或多個矽通道MOSFET；在基板的正面之上並且結合III-N半 導體材料層之至少其中一者的微電子裝置；以及於第一溝槽之內、在基板之背面上與第一區域對面的第一應力調諧材料和與第一應力調諧材料不同、於第二溝槽之內、在基板之背面上與第二區域對面的第二應力調諧材料，至少第一應力調諧材料用以對抗矽基板中由III-N半導體材料層所誘發的應力。
202:工程GOS基板
203:GaN裝置基板
204:三維積體電路
205:矽基板
206:背面
207:正面
210:AlN成核層
215:轉變層
220:GaN層
225:III-N材料層
230:GaN裝置
240:應力調諧材料
250:CMOS裝置基板
260:矽MOSFET
265:垂直互連
270:薄矽基板
280:接合層
401:經應力工程的矽基板
402:大直徑GOS基板
403:GOS裝置基板
404:三維積體電路
441:背面溝槽
442:應力調諧(吸收)材料
505:GOS基板
510:GOS基板
515:GOS基板
520:GaN裝置區域
525:矽裝置區域
545:應力調諧材料
550:溝槽隔離電介質
601:GOS裝置基板
642:矽穿孔(TSV)
680:凸塊
700:系統
705:移動式計算平台
706:資料伺服器機器
710:集成系統
715:電池
720:擴展示圖
725:RF(無線)積體電路(RFIC)
730:電源管理積體電路(PMIC)
735:控制器
750:經封裝的單體IC
760:中介層
800:計算裝置
802:主機板
804:處理器
806:通訊晶片
本文中所述的材料係僅藉由舉例說明而非限制性地繪示於附圖中。為了繪示的簡單和清楚，圖形中所繪示的元件不需要按尺寸來予以繪出。舉例來說，為了清楚起見，一些元件的尺寸相對於其他的元件可以被誇大。此外，再被認為適當之處，參考標記已被重複於圖形之中來表示相對應或類似的元件。在附圖中：圖1係依據實施例，繪示GOS基板和製作於此種基板上之集成裝置的背面處理的流程圖；圖2繪示依據一些實施例，包含背面應力調諧材料之GOS基板的剖面示圖；圖3係依據實施例，繪示GOS基板和製作於此種基板上之集成裝置的背面處理的流程圖；圖4繪示依據一些實施例，包含背面應力調諧結構之GOS基板的剖面示圖；圖5A和5B係依據一些實施例，GOS基板上之背面應力調諧結構的平面示圖； 圖5C係依據一些實施例，包含背面應力調諧結構之GOS基板的剖面示圖；圖5D係依據一些實施例，GOS基板上之背面應力調諧結構的平面示圖；圖6A係依據一些實施例，包含背面應力調諧結構之GOS基板的剖面示圖；圖6B係依據一些實施例，GOS基板上之背面應力調諧結構的平面示圖；圖6C係依據一些實施例，包含設於薄的矽基板上之以Si為基礎的CMOS裝置和設於經應力工程之矽基板上之以III-N為基礎的裝置之3D IC結構的剖面示圖；圖7繪示依據本發明的一些實施例，使用包含薄的矽基板上之矽FET和經應力工程之矽基板上之GaN HFET的3D IC的移動式計算平台和資料伺服器機器；以及圖8係依據本發明的實施例，電子計算裝置的功能性方塊圖。
參照所含之圖形來說明一或多個實施例。儘管特定的組態和配置被詳細地描述和討論，應該了解這僅僅是為了例示而做的。習於相關技藝者將認知其他的組態和配置係可能的而沒有違離此發明說明的精神及範疇，對習於相關技藝者而言，顯然在本文中所述的技術及/或配置也可被使用於除了在本文中所詳細敘述者以外的各種其他的系統 及應用。
在下面的詳細說明中提及附圖，其構成說明的一部分且繪示代表性實施例。此外，能夠了解到其他實施例可被利用以及其他結構及/或邏輯改變可被做成，而不會違離所申請之標的的範疇。也應注意到，例如上、下、頂部、底部等等的方式和參考可被用來僅協助圖中之特徵的說明。因此，並非以限制性的觀點來提出下面的詳細說明，而且所申請之標的的範疇係完全藉由附加之申請專利範圍以及其等同物來予以界定。
在下面的說明中，許多的細節被提出，但是對於習於此技藝者而言，可以在沒有這些特定的細節下仍可實施該等實施例係顯而易知的。在一些例子中，以方塊圖的型式而非詳細地顯示眾所周知的方法和裝置，以免模糊本發明。此說明書全文中的「一實施例」或「一個實施例」表示所述之與該實施例相關的特定特徵、結構、功能、或特性係包含在至少一個實施例中。因此，語詞「在一實施例中」、「在一個實施例中」、或「在一些實施例中」出現在此說明書全文之不同的位置中並不一定指相同的實施例。此外，在「一實施例」或「一些實施例」的情況下所述的特定特徵、結構、功能、或特性可以用任何適合的方式而被結合於一或多個實施例中。舉例來說，第一實施例可與第二實施例相結合於與該二實施例相關聯之特定的特徵、結構、功能、或特性並不互斥的任何之處。
如同在代表性實施例的說明中以及在附加之申請專利 範圍中所使用者，單數型式「一」及「該」想要也包含複數型式，除非文本中很清楚有不同的指示。亦將了解到如同本文中所使用之用語「及/或」係指並且包含相關聯之表列項目的一或多個的任何及所有可能的組合。
用語「耦合」及「連接」以及其衍生詞，在本文中可被用來說明組件之間的功能或結構關係。應該了解到這些用語並不想要彼此為同義字。反而是，在特定的實施例中，「連接」可被用來表示二或多個元件彼此係處於實體、光學或電性接觸，「耦合」可被用來表示二或多個元件彼此係處於直接或間接(具有其他中介元件介於其間)實體或電性接觸，及/或該二或多個元件彼此共同合作或互相作用(例如，如同處於因果關係)。
如同本文中所使用之用語「之上(over)」、「之下(under)」、「之間(between)」、及「上(on)」係指一個組件或材料相關於其他組件或材料的相對位置，在該處，此種具體關係係值得注意的。舉例來說，在材料的情況中，一個材料或設於另一者之上或之下的材料可直接接觸或者可具有一或多個中間材料。而且，設於兩個材料或諸材料之間的一個材料可與該兩層直接相接觸或者可具有一或多個中間材料。相反地，在第二材料或材料「上」的第一材料或材料可與第二材料/材料直接相接觸。在組件組合的情況中，可做出類似的區別。
如同說明書全文中所使用者，配合用語「的至少其中一個」或「的其中一或多個」之一表列的項目可以意謂所 表列之項目的任何組合。舉例來說，語詞「A,B或C的至少其中一個」可以意謂A；B；C；A和B；A和C；B和C；或A,B和C。
本文中所示者為用以容納和控制在至少300mm之大直徑矽基板上的III-N生長期間所招致之應力/張力的GOS結構和技術。本案發明人在他們的工作中已經注意到，如果在失配材料的熱處理期間之由應力所誘發的基板曲度係足夠大，則基板中的塑性變形(plastic deformation)將因滑移(slip)及/或錯位(dislocation)而發生，導致永久性基板弓曲(bow)。如此之永久變形其後會阻止適當的光微影成像，舉例來說，其可能會有需要少於+/-30μm之晶圓弓曲/平坦度規格的景深限制。雖然小量的弓曲可經由在矽基板與III-N裝置材料之間設置緩衝結構的使用來予以補償，但是本案發明人已判定對於遠超過直徑200mm的基板而言，單憑緩衝層不可能使應力不超過會導致永久弓曲的臨界位準(critical level)。
因此，在一些實施例中，在高溫製程期間(諸如，III-N材料之外延生長)的弓曲及/或翹曲藉由以應力調諧材料來預處理矽基板而被減緩。應力調諧材料可預施壓(pre-stress)該基板以抗衡由III-N材料所誘發之應力及/或改進基板的能力以吸收應力(亦即，恢復力)。在進一步說明於下的一些實施例中，具有針對矽CMOS應用之標準化直徑和厚度的矽基板係適合使用於經由背面處理的GOS應用。在一些其他的實施例中，製造於工程GOS基 板上的III-N裝置與製造於分開基板上的矽MOS裝置被集成在一起。在一或多個代表性實施例中，被使用來改進基板恢復力及/或抗衡由III-N材料所誘發之GOS基板應力的結構被進一步使用來使3D IC的III-N和矽MOS裝置互連。
在一些實施例中，GOS基板包含設置於基板的背面上之應力調諧材料，在相反的正面上設置有III-N材料。應力調諧材料可預施壓GOS基板以便抗衡由III-N材料所誘發之後續應力，該應力造成本文中所謂的「原位」弓曲，原位弓曲發生在III-N材料的單側外延生長期間。在一些實施例中，應力調諧材料誘發減緩應力，其使由GOS基板所經受的張力縮減至與矽的塑性變形相關聯之臨界值以下的位準。應力調諧材料可藉此確保當在使用來使裝置層圖案化於GOS基板上的溫度(例如，25-30℃)時，GOS基板從原位弓曲狀態回到足夠平坦的狀態。因此，雖然原位弓曲在某種程度上仍然會發生於在有背面應力調諧材料時，但是弓曲被降低至臨界位準以下。在代表性實施例中，應力調諧材料為在經過IC封裝、晶片級集成、及/或板級集成全程後仍保持的永久性架構特徵。
圖1為依據實施例，繪示GOS基板和製作於此種基板上之集成裝置的背面處理的流程圖。方法101開始於操作105，在操作105，矽基板205被接收到，如同進一步由圖2所繪示出者。在一些實施例中，矽基板205為具有預定晶體方位的單晶，實質單晶之矽基板205的結晶學方 位可任意為(100)、(111)、或(110)，其他的結晶學方位也是可能的。在一個代表性矽基板實施例中，矽基板205為(100)矽。對於(100)矽基板，正面表面可有利地斜切(miscut)或偏切(offcut)，舉例來說，2-10°朝向[110]，以促進III-N材料層的晶核形成。在一些代表性實施例中，基板直徑D為至少300mm和T1為約775μm。在有利的實施例中，基板直徑D為450mm和T1為至少900μm。
在操作110，應力調諧材料240被沉積在矽基板205的背面上。在由圖1所代表的一些實施例中，應力調諧材料240被毯式(blanket)沉積在整個基板直徑D上。在沉積操作110期間，當在操作110使用單面沉積製程時，矽基板正面207可用任何已知的犧牲硬式遮罩材料(未繪示出)來予以保護。或者，應力調諧材料240可被沉積在矽基板的背面206和正面207兩者上，隨後剝除正面207。應力調諧材料240可藉由，舉例來說，外延、原子層沉積(ALD)、化學氣相沉積(CVD)、或物理氣相沉積(PVD)來予以沉積。
可基於與後續外延生長操作115相關聯的原位弓曲的位準來規定應力調諧材料240的膜厚度及/或膜組成及/或內膜應力。在由圖2所代表的一些代表性實施例中，以超過900℃(例如，1000℃)的高溫外延製程而外延生長III-N材料層225於操作115。原位弓曲矽基板205之臨界位準可維持而不需經受熱塑性變形的知識可被利用來改變 應力調諧材料240的特性，以便至少避免達到臨界應力位準。
III-N材料層225可包含AlN、GaN、AlGaN、InAlGaN、等等的任一者。在一些實施例中，III-N材料層225包含至少一GaN層220。在代表性實施例中，至少GaN層220具有單晶微結構。GaN層220的晶體品質可視用來形成GaN層220的材料組成和技術而有巨大的變化。舉例來說，GaN層220可具有和108-1011/cm2一樣高的錯位密度。在一些實施例中，III-N材料層225的c軸係理想的對齊大約正交於矽基板205的正面表面。然而，實際上，c軸可稍微地傾斜，例如少於垂直幾度，舉例來說，由於不完美地外延生長於偏切(offcut)或離軸(off-axis)的基板上、等等。在一些實施例中，{000-1}平面係更接近矽基板205。因為Ga(或其他第III族元素)的三個鍵指向基板(未繪示出)，所以此等實施例可被稱為Ga極性(+c)。對於Ga(或其他第III族元素)的三個鍵指在相反的方向上的替代實施例，GaN層220將被稱為N極性(-c)。
III-N材料層225的厚度可改變，但是在代表性實施例中具有至少1μm的總厚度，有利地是至少3μm，並且可以為5μm，或更多。同樣地，GaN層220的厚度可改變，但是在代表性實施例中具有至少1μm的厚度，有利地是至少1-3μm，並且可以為4μm，或更多。在高溫時所生長之此等厚度的GaN膜可被施壓(stress)於好幾百 MPa。在一些實施例中，GaN層220被直接設置於AlN成核層210上，而AlN成核層210被設置在矽基板205上。然而，在圖2所繪示的實施例中，GaN層220被設置於AlGaN轉變層215上，AlGaN轉變層215可包括一或多個材料層，其中，第III族次晶格的範圍，舉例來說，從在AlGaN轉變層215接近AlN成核層210之部分中80-90%的鋁下降到在AlGaN轉變層215接近GaN層220之部分中10-20%的鋁。GaN層220可包含GaN通道材料、及一或多個極化層(例如，AlN、及/或AlInN、及/或AlGaN、及/或InGaN)，已在該通道材料之內產生二維的電子氣體(2DEG)。其他的代表性裝置層材料包含一或多個穿隧材料層、量子井結構材料(例如，InGaN)、等等。
對於由圖2所代表的實施例，AlGaN轉變層215可連同應力調諧材料240被使用來調諧晶圓平坦度。視為Al內容而定，在III-N材料層225已經生長和GOS基板被冷卻至環境室溫之後，介於AlGaN轉變層215、AlN成核層210、與GaN層220之間的晶格失配可補充由應力調諧材料240所誘發的應力，而到達平坦的GOS基板狀態。
為了抗衡III-N材料層225中的應力，應力調諧材料240於室溫(25-30℃)時可以在壓應力或張應力下。應力調諧材料240的應力位準可至少部份基於該材料相對於矽基板205和III-N材料層225之線性熱膨脹係數的線性熱膨脹係數而被施加工程，以便勝過矽基板205在III-N外延生長期間和之後的應變極限。III-N材料層225典型上 於升高生長溫度時在壓應力下，當冷卻時即變為張應力。然後，在生長期間，原位弓曲可為正的，而當冷卻至環境室溫時即變為負的。應力調諧材料240在壓應力下於III-N外延生長溫度時因此可縮減正的原位弓曲，以防止曲率超過與矽基板205之塑性變形的臨界值，藉以改進外延後的平坦度。應力調諧材料240在張應力下於室溫時可縮減負的原位弓曲，再次改進外延後的平坦度。
在由圖1所代表的代表性實施例中，應力調諧材料240係在張應力下於室溫時。應力調諧材料240中的張應力可以(但是不需要)誘發矽基板205中顯著的弓曲，由應力調諧材料240所誘發的任何弓曲係要保持在臨界弓曲下，矽基板205可維持在於應力調諧操作110所使用之沉積溫度而不需經歷永久性翹曲。在一些實施例中，應力調諧材料240被沉積於相對低的沉積溫度，例如不超過800℃，且較佳不超過450℃。在低溫時，由於由應力調諧材料240所誘發的應力，矽基板205將不會經歷塑性變形。應力調諧材料240也可被沉積於高的沉積溫度，例如以超過950℃的外延製程。然而，在此等實施例中，應力調諧材料240中的總應力可被限定於較低的臨界值，以便避免使矽基板205塑性變形於應力調諧操作110。
在代表性實施例中，應力調諧材料240具有正的線性熱膨脹係數，其為至少4ppm/℃，且較佳在4.5ppm/℃與6ppm/℃之間。III-N材料層225也具有在此範圍內之正的線性熱膨脹係數，所以有足夠厚度的應力調諧材料240 然後在整個處理溫度週期期間幾乎可使正面膜與背面膜平衡。在用來形成III-N材料層225的外延製程為單面且包含一或多個900-1100℃的高溫製程之代表性實施例中，應力調諧材料240具有與III-N材料層225不同的組成。然而，應力調諧材料240較佳可包含III-N材料層，因為熱膨脹係數然後可以和III-N材料層225良好的匹配。在一些此等的實施例中，應力調諧材料240包括在張應力下於室溫時的AlN。結晶AlN應力調諧材料240可被外延生長，或者多晶AlN應力調諧材料240可由ALD或濺鍍沉積來予以形成，結晶AlN應力調諧材料240可被外延生長於低溫(LT)時，並且具有高的缺陷密度。在代表性實施例中，AlN的厚度超過AlN成核層210的厚度。應力調諧材料240也可包含高溫(HT)III-N材料層，諸如但不限於HT-AlGaN及/或GaN。
在替換實施例中，應力調諧材料240為氮氧化矽(SixNy)，其較佳可以在張應力或壓應力下係可調諧來置放應力調諧材料240的條件下來予以濺鍍沉積。在還是其他實施例中，應力調諧材料240可為熱氧化物(SiO2)、氧氮化矽(SiOxNy)、摻碳氧化物(SiOxC)、鈦、鎢、鈦鎢合金(TiW)、鉻(Cr)、及鎳釩(NiV)的任一者，其任一者，舉例來說，也可被濺鍍沉積。這些材料可與高溫III-N外延製程相容，這些材料具有適合的熱膨脹係數、與矽基板表面良好地黏著、並且能夠被沉積於各種的壓力和磁控功率以達成適合用來抗 衡III-N材料層225中之應力的預定膜應力。這些材料也較佳可與許多先進封裝製程(例如，底層凸塊金屬化層和重新分佈層)中所使用的背面處理相容。對於矽基板205係要保持全厚度(full thickness)的實施例，為了GaN裝置互聯/封裝的目的，在III-N外延之前所施加的應力調諧材料240可進一步被利用順流(downstream)，如同下面所進一步說明者。
應力調諧材料240的膜厚度至少部分視III-N外延層的特性而定。舉例來說，用於包含AlGaN轉變層的GOS基板之應力調諧材料可以比不包含AlGaN轉變層的GOS基板之應力調諧材料更薄。在一些代表性實施例中，應力調諧材料240具有至少0.1μm的厚度，並且可為1μm或更多。在例如經高度施壓之氧氮化矽的實施例中，~100nm的厚度可能是足夠的。
在一些實施例中，在形成工程GOS基板202之後，方法101繼續於操作120，在操作120，GaN裝置230被製造於GaN層220，任何已知的技術可被利用來製造任何已知之以GaN為基礎的裝置，諸如但不限於GaN通道HEMT、GaN通道MOS-HEMT、及以GaN為基礎的LED。在GaN裝置製造全程，以及任何習知之線路互連製造的後端，應力調諧材料240可維持在矽基板205的背面上以保持GOS基板平坦度。
在其他實施例中，在操作120所形成的GaN裝置基板可與CMOS裝置基板被進一步集成，其可被轉移至 GaN裝置基板上，如同在本文的其他地方所進一步說明者。應力調諧材料在基板轉移製程全程可再次維持在矽基板的背面上以保持GOS基板平坦度。圖2繪示GaN裝置基板203與CMOS裝置基板250垂直地集成已形成三維積體電路(3D IC)204的代表性實施例，GaN裝置基板203可與一或多個CMOS裝置基板250相堆疊，不是以晶圓級(例如，3DWLP)就是以晶粒級(例如，3D-SIC)，使用適合於該應用之任何已知的3D IC技術。在一些實施例中，晶粒接合或晶圓接合製程被使用來物理地黏著接合層280。任何已知的接合製程可被使用，因為本文中的實施例並不受限於此方面。垂直互連265代表「後鑽孔」TSV架構，該架構可將功率提供給GaN裝置230及/或使GaN裝置230互連至由矽MOSFET260所施行的CMOS控制器電路。
在由圖2所代表的實施例中，矽MOSFET260被設置在具有低於100μm之厚度的薄矽基板270，與GaN裝置基板203相關聯的矽基板205具有較大的厚度，例如，維持在全厚度T1，其對於300mm的實施例而言可以為約775μm。應力調諧材料240也被保留在3D IC 204中，全部GaN裝置基板203的保留具有經由任何晶圓級3D IC處理操作來維持平坦度的優點。由於矽基板205的較大厚度，所以接合層280被設置在經薄化之矽基板(亦即，薄矽基板)270的背面與GaN裝置基板203的頂面之間。因此，3D IC 204為「CMOS在上-GaN在下」的集成方案。 在一些實施例中，GaN裝置230為高電壓電晶體(例如，GaN-通道FET)而矽MOSFET 260施行CMOS中的控制器電路。對於一些特定實施例來說，3D IC 404為高電壓RF功率放大器3D SoC。
在一些實施例中，GOS基板包含具有背面應力調諧結構的矽基板。背面應力調諧結構可被形成於III-N外延生長之前，以提升上述之應力調諧材料的應用，或者改進矽基板之能力已吸收在外延生長期間所經受的應力而不會塑性變形。圖3為依據一些實施例，繪示GOS基板和製作於此種基板上之集成裝置的背面處理的流程圖，圖4繪示依據一些實施例，包含背面應力調諧結構之GOS基板的剖面示圖。
首先參考圖3，方法301開始於操作105接收矽基板205，如同上面在方法101(圖1)的上下文中所述者。在操作310，矽基板205的背面被溝槽蝕刻，例如，使用任何已知的深矽蝕刻(例如，矽穿孔蝕刻製程)，以形成具有多個背面溝槽或凹部441的非平面背面表面(圖4)。在操作320，一或多個應力調諧材料，或應力吸收材料，442被沉積於該等溝槽中以形成經應力工程的矽基板401。在操作115，III-N材料實質上被外延生長於該經應力工程的矽基板上，如同上面在方法101的上下文中所述者，以形成具有所想要之平坦度的大直徑GOS基板402。在操作120，任何以GaN為基礎的裝置(亦即，GaN裝置)230用任何已知的技術而被製造於大直徑GOS基板 402中以形成GOS裝置基板403。在下面所述的一些其他實施例中，方法301包含操作350，在操作350，任何已知的組合技術被使用來形成包含GOS裝置基板403和CMOS裝置基板250兩者的3D IC 404。
背面溝槽可被均勻地分佈在基板區上，或者被集中於特定區域中。進一步參考圖4，背面溝槽441可具有寬範圍的尺寸。在代表性實施例中，背面溝槽441具有在5-100μm範圍中的臨界橫向尺寸，帶有10-300μm的深度。在例示的實施例中，背面溝槽441並不延伸穿過整個矽基板厚度。然而，在一些所繪示實施例中，背面溝槽441可具有足夠大的尺寸，以完全延伸穿過矽基板205的厚度。
圖5A和5B為依據一些實施例，GOS基板上之背面應力調諧結構的平面示圖。在圖5B的範例中，GOS基板505具有包括背面溝槽441延伸於大多數基板面積之上的柵格之背面206，該柵格圖案可有利地以均勻地在整個基板面積之上二維的方式管理基板應力。在圖5B的範例中，GOS基板510具有包括環形背面溝槽441的非平面背面206，環形背面溝槽可延伸於GOS基板510的整個背面表面上，或者被限制在內部與外部基板半徑之間，環形背面溝槽可有利地管理具有半徑對稱的基板應力。
在一些實施例中，形成在矽基板中的背面應力調諧結構係回填有一或多個應力調諧材料，該回填製程可繼續進行任何已知的鑲嵌技術(例如，滿溢和研磨)。使用此種技術，上述用於毯式膜實施例之應力調諧材料的任一者可 被利用來回填一或多個背面溝槽，溝槽圖案化和回填可被利用來限制將應力調諧材料施加於基板背面的特定區域。複雜的應力場可以此方式而被誘發出，不是容納在後續III-N材料外延期間所誘發的複雜應力場，就是工程GOS基板之不同裝置區域上的張力。在一些實施例中，應力調諧材料被設置在位於基板區域之內的溝槽中，其中，III-N材料被外延形成於基板的正面上。因此，針對III-N材料被集中的實施例(亦即，III-N材料非為覆蓋整個矽基板直徑之毯式膜的實施例)，應力調諧材料也可被集中。
圖5C為依據一些實施例，包含選擇性回填背面應力調諧結構之GOS基板515的剖面示圖，圖5D為依據一些實施例，GOS基板515上之選擇性回填背面應力調諧結構的平面示圖。GOS基板515包含被溝槽隔離電介質550所分開的GaN裝置區域520和矽裝置區域525。在繪示性實施例中，以應力調諧材料240來回填第一背面溝槽而以不同的應力調諧材料545來回填第二背面溝槽，背面溝槽布局構成交替的應力調諧材料240和545的圖案(例如，棋盤格)，其具有分別對應於GaN裝置區域和矽裝置區域520、525之橫向臨界尺寸D1和D2，應力調諧材料545可為例如上面針對應力調諧材料240所述之材料的任一者。在繪示性實施例中，由III-N材料所誘發之應力(例如，GaN層220、AlGaN轉變層215、及AlN成核層210)始於GaN裝置區域520之內。沒有覆蓋的III-V材料，應力調諧材料545然後可能誘發出比應力調諧材料240誘發出 之預應力更少的預應力。在其他實施例中，矽裝置區域525可以用應力調諧材料545而被單獨地張力工程，其將應力導入集中的矽裝置區域525中作為背面溝槽幾何學的函數。應力調諧材料545然後可被選擇成為有壓縮力或有張力的，以便誘發矽裝置中的載子遷移率提升(例如，對pMOS裝置區域而言為有壓縮力，而對nMOS裝置區域而言為有張力)。
在一些實施例中，形成於矽基板中的背面應力調諧特徵被回填以一或多種應力吸收材料，以提升矽基板的應力吸收能力。彈性變形在後續的III-N外延製程期間優先地發生於應力吸收材料內，藉以避免矽基板的塑性變形。代表性應力吸收材料包含金屬、流動性及/或多孔電介質材料，諸如那些使用作為層間電介質(ILD)的任一者。在一些實施例中，背面溝槽係回填以具有低於2.0之相對介電常數的低k電介質材料，諸如多孔矽倍半氧烷等等。
對於應力吸收材料或應力調諧材料為回填在背面溝槽中的金屬的一些實施例，回填的溝槽可操縱GOS基板內的應力/張力，並且改進熱散逸及/或將互連提供給形成在GOS基板中之以GaN為基礎的裝置。許多應用可使用以GaN為基礎的裝置於高電壓/高功率電路或RF功率放大器中，其產生相當的熱。對於設置在厚的GOS基板上之GaN裝置來說，熱散逸是特別困難的。以具有比矽更高的熱傳導之金屬來回填背面溝槽將改進經由該厚的矽基板的散逸。在其他實施例中，回填的溝槽隨後被接合至散熱片 (未繪示出)。
在一些實施例中，應力吸收材料或應力調諧材料為金屬並且進一步提供通過GOS基板的垂直電性互連，工程GOS基板背面以容納與III-N材料之外延相關聯的應力因此可被進一步制衡(leverage)作為最終GOS裝置晶粒或晶片中之電性互連的機制。圖6A為依據一些實施例，包含回填以金屬應力調諧材料442之非平面背面應力調諧結構之GOS裝置基板601的剖面示圖。在所繪示的實施例中，金屬應力調諧材料442自矽基板205的背面表面延伸穿過少於整個矽基板厚度T1(例如，<775μm)。舉例來說，III-N材料層225可被外延生長在矽基板205的頂部結晶表面，其與金屬應力調諧材料442分開30-75μm的矽基板厚度。矽穿孔(TSV)642延伸穿過介於以GaN為基礎的裝置(亦即，GaN裝置)230與金屬應力調諧材料442之間的此基板厚度，TSV 642在III-N外延生長前先著陸或貫穿嵌入基板背面中的金屬應力調諧材料442(正相反於為未著陸的通孔(unlanded via)，其最終隨著基板薄化而暴露出)。TSV 642和嵌入基板背面中的金屬應力調諧材料442之組合的垂直路線(vertical run)提供穿過GOS基板之厚的矽的互連。如圖6A中所繪示者，TSV 642可具有比背面應力調諧特徵之臨界橫向尺寸更小的臨界橫向尺寸。舉例來說，TSV 642可具有3-10μm的直徑和10以上的縱橫比，以延伸穿過50μm或更厚的基板205。任何已知的TSV製程可以和本文中所述的背面應力 調諧結構相集成。舉例來說，TSV 642可以用與以GaN為基礎的裝置(亦即，GaN裝置)230之製造相集成的先鑽孔(via-first)或中段(via-middle)製程來予以製造。
圖6B為依據一些實施例，GOS裝置基板601之非平面背面應力調諧結構的平面示圖，圖6A中之剖面示圖的A-A’直線也被表示於圖6B中。如圖6B中所進一步顯示者，為了遍及基板面積的應力控制，填有金屬應力調諧材料442之背面應力調諧結構近似呈x-y維的柵格，為了獨立的電性互連，各個個別的背面應力調諧結構係與其鄰居電隔離。圖6C為依據一些實施例，包含設於薄矽基板270上之以Si為基礎的CMOS裝置(亦即，矽MOSFET)260和設於經應力工程之矽基板205上之以III-N為基礎的裝置(亦即，GaN裝置)230之3D IC 404結構的剖面示圖。相反於本文中其他地方所述的3D IC 204，3D IC 404例示「GaN在上-CMOS在下」的集成方案。凸塊680使CMOS裝置基板250與GOS裝置基板601電耦合，凸塊680與一個金屬應力調諧材料442相接觸，其進一步互連至使功率及/或訊號輸送於GaN裝置230與矽MOSFET 260之間的TSV 642。在一些實施例中，GaN裝置230為高電壓電晶體(例如，GaN通道的FET)而矽MOSFET 260施行CMOS的控制器電路。對於一些此種實施例中而言，3D IC 404為高電壓及/或RF功率放大器的3D SoC。
圖7繪示例如依據本發明之一些實施例的系統700， 其中，移動式計算平台705及/或資料伺服器機器706使用包含設於經應力工程之GOS基板上之至少一GaN HFET的IC。資料伺服器機器706可為任何商用伺服器，例如包含設於機架(rack)內且被網接在一起以供電子資料處理用之任何數量的高性能計算平台，在代表性實施例中，其包含經封裝的單體IC 750。移動式計算平台705可為任何的可攜式裝置，其被組構用於電子資料顯示、電子資料處理、無線電子資料傳輸等等之各者。舉例來說，移動式計算平台705可為平板、智慧型手機、膝上型電腦等等之任一者，並且可包含顯示螢幕(例如，電容性、電感性、電阻性、或光學觸控螢幕)、晶片級或封裝組件級集成系統710、和電池715。
以擴展示圖720繪示出之設於集成系統710內，或者作為資料伺服器機器706之內的獨立式集成晶片，經封裝的單體IC 750包含記憶體晶片(例如，RAM)、或處理器晶片(例如，微處理器、多核心微處理器、繪圖處理器、等等)，其具有例如依據本發明之實施例之設於經應力工程之GOS基板上的至少一GaN HFET。經封裝的單體IC 750可進一步耦合至板、基板、中介層(interposer)760，連同電源管理積體電路(PMIC)730、包含寬頻RF(無線)發射器及/或接收器(TX/RX)(例如，包含數位寬頻和類比前端模組(另包含發射路徑上的功率放大器和接收路徑上的低雜訊放大器)的RF(無線)積體電路(RFIC)725、及其控制器735的一或多者。在一些實施 例中，控制器735被施行於堆疊於RFIC 725上之矽CMOS晶粒中，而RFIC 725係施行有設於經應力工程之GOS基板上之GaN HFET。
在功能性上，PMIC 730可實施電池功率調節器、直流對直流(DC-to-DC)轉換器、等等，且因此具有耦和至電池715的輸入，並且具有將電流供應提供給其他功能性模組的輸出。如同所進一步繪示者，在代表性實施例中，RFIC 725具有耦和至天線(未顯示出)的輸出，已施行許多無線標準或協定的任一者，其包含但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生詞，以及被命名為3G、4G、5G、以外的任何其他無線協定。在替換實施例中，這些板級模組之各者可被集成於耦接至經封裝的單體IC 750之封裝組件基板的分開IC上，或者被集成於耦接至經封裝的單體IC 750之封裝組件基板的單一IC中。
圖8為依據本發明的至少一些施行所配置之計算裝置800的功能性方塊圖。計算裝置800可被發現於，例如，移動式計算平台705或資料伺服器機器706之內。計算裝置800另包含收容許多組件的主機板802，該等組件諸如(但不限於)處理器804(例如，應用處理器)，其可另結合例如依據本發明之實施例之設於經應力工程之GOS基板上的至少一GaN HFET，處理器804可被實際地或電 性地耦合至主機板802。在一些範例中，處理器804包含封裝於處理器804之內的積體電路晶粒。一般而言，術語「處理器」或「微處理器」可指任何裝置或裝置的部分，其處理來自暫存器及/或記憶體之電子資料以將該電子資料轉變成可被另儲存於暫存器及/或記憶體中之其他電子資料。
在各種範例中，一或多個通訊晶片806也可被實際地或電性地耦合至主機板802。在其他施行中，通訊晶片806可為處理器804的部分。視其應用而定，計算裝置800可包含可或不可被實際地及電性地耦合至主機板802的其他組件。這些其他組件包含(但不限於)揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、繪圖處理器、數位訊號處理器、加密處理器、晶片組、天線、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、相機、及大量儲存裝置(諸如硬碟機、固態硬碟機(SSD)、光碟(CD)、數位影音光碟(DVD)等等)、等等。
通訊晶片806可致能無線通訊，用以將資料傳送至計算裝置800以及自計算裝置800傳送資料。術語「無線」及其衍生詞可指可被用來描述電路、裝置、系統、方法、技術、通訊頻道、等等，其可經由調變的電磁輻射之使用，透過非固態媒體來通訊資料，該述語並不隱含相關裝 置不含任何導線，儘管在一些實施例中它們可能不含任何導線。通訊晶片806可施行許多標準或協定的任一者，其包含(但不限於)在本文中其他地方所述者。如同所討論的，計算裝置800可包含多個通訊晶片806，例如，第一通訊晶片可專用於較短範圍的無線通訊，諸如Wi-Fi和藍芽，而第二通訊晶片可專用於較長期範圍的無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-Do等等。
雖然在本文中所提出的一些特徵已經參照各種的施行來加以說明，但是此說明並不想要以限制性的意義來予以建構。因此，在本文中所述之施行的各種修正以及對習於此技藝者而言為顯而易知的其他施行皆被視為落入本發明的精神和範疇之內。
將會知道本發明並不限於如此所述的實施例，而是可以用修正及替換的方式來加以實行，但沒有違離所附之申請專利範圍的範疇。例如，上面的實施例可包含如同下面所進一步提供之特徵的特定組合。
在一或多個第一實施例中，一種III-N半導體裝置結構包括：設於矽基板之正面上的一或多個單晶III-N半導體材料層；設於該基板正面之上且結合該等III-N半導體材料層之至少其中一者的微電子裝置；以及設於該矽基板之背面上的應力調諧材料，其減少該矽基板中由該一或多個單晶III-N半導體材料層所誘發的弓曲。
在該等第一實施例的至少一者中，該應力調諧材料具 有介於4與6ppm/℃之間的線性熱膨脹係數。
在該等第一實施例的至少一者中，該應力調諧材料包括氮化鋁、氮化矽、鈦、鎢、TiW、鉻、或鎳釩的至少其中一者。
在該等第一實施例的至少一者中，該矽基板具有至少775μm的厚度；該III-N半導體材料層包含具有至少1μm之厚度的單晶GaN層；以及該應力調諧材料具有至少0.25μm的厚度。
在該等第一實施例的至少一者中，該應力調諧材料係設於該基板背面中的溝槽之內。
在緊接於上的該第一實施例中，該應力調諧材料另包括：設於該基板背面中的第一溝槽之內的第一應力調諧材料；以及設於該基板背面中的第二溝槽之內的第二應力調諧材料。
在緊接於上的該第一實施例中，該III-N半導體材料層係設於該基板正面的第一區域之上，並且矽通道MOSFET係設於該基板正面的第二區域之上；該第一溝槽係設於該基板的該第一區域的對面；以及該第二溝槽係設於該基板的該第二區域的對面。
在該等第一實施例的至少一者中，該應力調諧材料為金屬；該溝槽從該基板背面延伸入該基板中至少50μm的深度；以及金屬填充通孔在該基板正面與該金屬應力調諧材料之間延伸穿過該基板並且與該金屬應力調諧材料相交。
在一或多個第二實施例中，一種三維積體電路(3D IC)，包括：矽CMOS晶粒，包括設於薄的矽基板上之多個矽MOSFET；與該矽CMOS晶粒相堆疊的高電壓晶粒，該高電壓晶粒包括設於具有一或多個單晶III-N半導體材料層之矽上氮化鎵(GOS)基板上的多個GaN通道高電子遷移率電晶體(HEMT)，其中，該GOS基板包含具有比該薄的矽基板更厚的厚度之厚的矽基板，並且應力調諧材料係設於該GOS基板的背面上，和該HEMT相面對，其減少該GOS基板中由該一或多個單晶III-N半導體材料層所誘發的弓曲。
在該等第二實施例的至少一者中，該應力調諧材料為設在嵌入該GOS基板之背面中的溝槽中之金屬；以及凸塊金屬將該應力調諧材料連結至該矽CMOS晶粒或散熱片。
在緊接於上的該第二實施例中，該高電壓晶粒另包括著陸於該應力調諧材料上的穿孔。
在緊接於上的該第二實施例中，該薄的矽基板係接合至和該應力調諧層相面對之一側上的高電壓晶粒；以及穿孔延伸穿過該薄的基板並且和該高電壓晶粒相耦合。
在該等第二實施例的至少一者中，該應力調諧材料具有介於4與6ppm/℃之間的線性熱膨脹係數；該厚的矽基板具有至少775μm的厚度；以及該薄的矽基板具有小於100μm的厚度。
在一或多個第三實施例中，一種矽上氮化鎵(GOS) 基板，包括：設於具有至少300mm之直徑的矽基板上的一或多個單晶III-N半導體材料層，該單晶III-N半導體材料層包含具有至少1μm之厚度的GaN層；以及設於與該GaN層相面對之該GOS基板的背面上之應力調諧材料，該應力調諧材料係用以減少該GOS基板中由該一或多個單晶III-N半導體材料層所誘發的弓曲。
在該等第三實施例的至少一者中，該矽基板具有至少775μm的厚度；以及該應力調諧材料具有介於4與6ppm/℃之間的線性熱膨脹係數。
在一或多個第四實施例中，一種矽上氮化鎵(GOS)基板的形成方法，該方法包括：接收具有至少300mm之直徑的矽基板；將應力調諧材料沉積於該矽基板的背面上；以及使包含具有至少1μm之厚度的GaN層之一或多個單晶III-N半導體材料層外延生長於該矽基板的正面上。
在該等第四實施例的至少一者中，使溝槽蝕刻入該矽基板的背面中；以及將該應力調諧材料沉積入該溝槽中。
在該等第四實施例的至少一者中，沉積該應力調諧材料另包括藉由原子層沉積或物理氣相沉積而沉積氮化鋁、氮化矽、鈦、鎢、TiW、鉻、或鎳釩的至少其中一者。
在一或多個第五實施例中，一種3D IC的形成方法，該方法包括：接收矽CMOS晶粒，該矽CMOS晶粒包括設於薄的矽基板上之多個矽MOSFET；接收高電壓晶粒，該高電壓晶粒包括設於具有一或多個單晶III-N半導體材 料層之矽上氮化鎵(GOS)基板上的多個GaN通道高電子遷移率電晶體(HEMT)，其中，該GOS基板包含具有比該薄的矽基板更厚的厚度之厚的矽基板，並且應力調諧金屬係設於該GOS基板的背面上和該HEMT相面對；以及以接觸該應力調諧金屬的凸塊金屬使該矽CMOS晶粒連結至該高電壓晶粒。
在該等第五實施例的至少一者中，該厚的矽基板具有至少775μm的厚度，並且該薄的矽基板具有小於100μm的厚度。
然而，上面的實施例並不限於此方面，而且在各種施行中，上面的實施例可包含進行此等特徵的僅一子集部分，進行此等特徵的不同順序，進行此等特徵的不同組合，及/或進行除了上面所明確列出的那些特徵以外的特徵。因此，本發明的範疇應該由參考附加之申請專利範圍連同給予如此之申請專利範圍之等同物的全部範疇來予以決定。

Claims (16)

  1. 一種III-N半導體裝置結構，該裝置結構包括：於第一區域中、在含矽基板的正面之上的一或多個單晶III-N半導體材料層；於第二區域中、在該基板的該正面之上的一或多個矽通道MOSFET；在該基板的該正面之上並且結合該等III-N半導體材料層之至少其中一者的微電子裝置；以及於第一溝槽之內、在該基板之背面上與該第一區域對面的第一應力調諧材料和與該第一應力調諧材料不同、於第二溝槽之內、在該基板之背面上與該第二區域對面的第二應力調諧材料，至少該第一應力調諧材料用以對抗該矽基板中由該等III-N半導體材料層所誘發的應力。
  2. 如請求項1之裝置結構，其中，該第一應力調諧材料具有介於4與6ppm/℃之間的線性熱膨脹係數。
  3. 如請求項2之裝置結構，其中，該第一應力調諧材料包括III-N材料、氮化矽、熱氧化物、氧氮化矽、鈦、鎢、TiW、鉻、或鎳釩的至少其中一者。
  4. 如請求項1之裝置結構，其中：該基板具有至少775μm的厚度； 該III-N半導體材料層包含具有至少1μm之厚度的含Ga及N層；以及該第一應力調諧材料具有至少0.25μm的厚度。
  5. 如請求項1之裝置結構，其中，該第一應力調諧材料在該第一區域之內誘發比該第二應力調諧材料在該第二區域之內更多的應力。
  6. 如請求項1之裝置結構，其中，該第二應力調諧材料在該第二區域之內誘發應力。
  7. 一種半導體裝置結構，包括：在含矽基板的正面之上的一或多個單晶III-N半導體材料層；在該基板的該正面之上並且結合該等III-N半導體材料層之至少其中一者的微電子裝置；以及位於該基板之背面中的溝槽之內的應力調諧材料，該應力調諧材料對抗該基板中由該等III-N半導體材料層所誘發的應力，其中：該應力調諧材料為金屬；該溝槽從該背面延伸入該基板中到至少50μm的深度；以及金屬填充通孔在該正面與該背面之間延伸穿過該基板，並且該金屬應力調諧材料與該金屬應力調諧材料相 交。
  8. 一種三維積體電路(3D IC)，包括：CMOS晶粒，包括設於第一含矽基板上之多個矽MOSFET；與該CMOS晶粒相堆疊的高電壓晶粒，該高電壓晶粒包括設於具有一或多個單晶III-N半導體材料層之矽上氮化鎵(GOS)基板上的多個GaN通道高電子遷移率電晶體(HEMT)，其中：該GOS基板包含第二含矽基板，該第二基板具有比該第一基板更厚的厚度；並且應力調諧材料係設於該GOS基板的背面上，和該HEMT相面對，其對抗該GOS基板中由該等III-N半導體材料層所誘發的應力。
  9. 如請求項8之3D IC，其中：該應力調諧材料為在嵌入於該GOS基板之該背面中的溝槽之內的金屬；以及凸塊金屬將該應力調諧材料連結至該矽CMOS晶粒或散熱片。
  10. 如請求項9之3D IC，其中，該高電壓晶粒另包括與該應力調諧材料相接觸的穿孔。
  11. 如請求項8之3D IC，其中：該第一基板係接合至該第二基板之和該應力調諧層相面對之一側上的高電壓晶粒；以及穿孔延伸穿過該第一基板並且和該高電壓晶粒相耦合。
  12. 如請求項8之3D IC，其中：該應力調諧材料具有介於4與6ppm/℃之間的線性熱膨脹係數；該第二基板具有至少775μm的厚度；以及該第一基板具有小於100μm的厚度。
  13. 一種矽上氮化鎵(GOS)結構的形成方法，該方法包括：接收具有至少300mm之直徑的基板，其中，該基板包括單晶矽；蝕刻溝槽於該基板的背面上；將應力調諧材料沉積入該溝槽內，該應力調諧材料包括金屬並且誘發第一應力於該基板上；使包含具有至少1μm之厚度的GaN層之一或多個單晶III-N半導體材料層外延生長於該基板的正面上，該III-N半導體材料層包含第二應力於該基板上，其至少部分由該第一應力對抗；形成微電子裝置於該基板的該正面之上，該微電子裝置結合該等III-N半導體材料層的至少其中一者；以及 形成通過該基板到該微電子裝置的電氣互連，其中，該電氣互連包括該應力調諧材料。
  14. 如請求項13之方法，其中，沉積該應力調諧材料另包括沉積鈦、鎢、TiW、鉻、或鎳釩的至少其中一者。
  15. 一種3D IC的形成方法，該方法包括：接收矽CMOS晶粒，該矽CMOS晶粒包括第一含矽基板上之多個矽MOSFET；接收高電壓晶粒，該高電壓晶粒包括具有一或多個單晶III-N半導體材料層之矽上氮化鎵(GOS)基板上的多個GaN通道高電子遷移率電晶體(HEMT)，其中：該GOS基板包含第二含矽基板且其具有比該第一基板更厚的厚度，並且應力調諧金屬係設於該GOS基板的背面上和該HEMT相面對；以及以接觸該應力調諧金屬的凸塊金屬使該矽CMOS晶粒連結至該高電壓晶粒。
  16. 如請求項15之方法，其中，該第二基板具有至少775μm的厚度，並且該第一基板具有小於100μm的厚度。
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