TWI676291B

TWI676291B - 半導體基底結構及其形成方法和半導體裝置

Info

Publication number: TWI676291B
Application number: TW106104043A
Authority: TW
Inventors: 洪培恒; Pei Heng Hung; 馬洛宜庫馬; Manoj Kumar; 李家豪; Chia Hao Lee
Original assignee: 世界先進積體電路股份有限公司; Vanguard International Semiconductor Corporation
Priority date: 2017-02-08
Filing date: 2017-02-08
Publication date: 2019-11-01
Also published as: TW201830697A

Abstract

半導體基底結構包含具有第一導電類型的基底，設置於基底上的氧化層，以及設置於氧化層上的半導體層。半導體基底結構也包含設置於半導體層內的第一埋置層，具有與第一導電類型相反的第二導電類型。半導體基底結構更包含設置於半導體層內且位於第一埋置層上的第二埋置層，具有第一導電類型，其中第一埋置層與第二埋置層藉由距離分隔。

Description

半導體基底結構及其形成方法和半導體裝置

本發明是關於半導體技術，特別是有關於半導體裝置之半導體基底結構及其形成方法。

在半導體工業中，絕緣層上覆矽(silicon-on-insulator，SOI)基底是可取代傳統矽基底的矽-絕緣材料-矽(silicon-insulator-silicon)基底，其包含埋置氧化層夾設於底部矽層與頂部矽層之間。絕緣層上覆矽技術相較於傳統塊狀矽基底的優勢包含較低的漏電流、較高的功率效率、較低的寄生電容、以及抗鎖住效應(resistance to latch-up)。

然而，一般而言，絕緣層上覆矽裝置遭受背側偏壓(backside bias)效應的問題，其亦稱為基底偏壓(substrate bias)效應。背側偏壓效應係發生於當金屬-氧化物-半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET)的崩潰電壓受到施加於處置晶圓(handling wafer)的電壓影響時。為了將背側偏壓效應的影響降至最低，設計者會添加額外的電路。

雖然目前存在的半導體裝置之絕緣層上覆矽基底及其形成方法已足夠應付它們原先預定的用途，但它們仍未在各個方面皆徹底的符合要求，因此，在半導體裝置之絕緣層上覆矽基底的技術上目前仍有一些問題需改善。

本發明提供了半導體裝置之半導體基底結構及其形成方法的實施例。背側偏壓效應會改變金屬-氧化物-半導體場效電晶體(MOSFET)之崩潰電壓，是具有絕緣層上覆矽基底之半導體裝置的主要問題之一。為了克服前述問題，本發明實施例在絕緣層上覆矽基底內植入N型埋置層和P型埋置層，如此可在半導體裝置的整體製程中，不需使用額外的遮罩來形成其他額外的電路之情況下，即可消除背側偏壓效應。

根據一些實施例，提供半導體基底結構。此半導體基底結構包含具有第一導電類型的基底。半導體基底結構也包含設置於基底上的氧化層。半導體基底結構更包含設置於氧化層上的半導體層。此外，半導體基底結構還包含設置於半導體層內的第一埋置層，其具有與第一導電類型相反的第二導電類型；以及設置於半導體層內且在第一埋置層上方的第二埋置層，其具有第一導電類型，其中第一埋置層與第二埋置層隔開一距離。

根據一些實施例，提供半導體裝置。此半導體裝置包含具有第一導電類型的基底。半導體裝置也包含設置於基底上的氧化層。半導體裝置更包含設置於氧化層上的半導體層。此外，半導體裝置包含設置於半導體層內的第一埋置層，其具有與第一導電類型相反的第二導電類型。半導體裝置還包含設置於半導體層內且位於第一埋置層上方的第二埋置層，其具有第一導電類型，其中第一埋置層與第二埋置層隔開一距離。半導體裝置更包含設置於半導體層上方的源極電極和汲極電極，以及設置於半導體層上方且位於源極電極與汲極電極之間的閘極結構。

根據一些實施例，提供半導體基底結構的形成方法。此方法包含提供具有第一導電類型的基底，在基底上形成氧化層，在氧化層上形成半導體層。此外，此方法還包含在半導體層內形成第一埋置層，其中第一埋置層具有與第一導電類型相反的第二導電類型；以及在半導體層內和第一埋置層上方形成第二埋置層，其中第二埋置層具有第一導電類型，且第一埋置層和第二埋置層隔開一距離。

100a、100c‧‧‧半導體基底結構

100b‧‧‧半導體裝置

101‧‧‧基底

103‧‧‧氧化層

105‧‧‧半導體層

107‧‧‧第一埋置層

109‧‧‧第二埋置層

111‧‧‧磊晶層

113a、113b‧‧‧隔離結構

115‧‧‧第一井區

117‧‧‧第二井區

121‧‧‧第一摻雜區

123‧‧‧第二摻雜區

125‧‧‧第三摻雜區

127‧‧‧層間介電層

129‧‧‧汲極電極

129a、131a、131b‧‧‧穿孔

131‧‧‧源極電極

藉由以下的詳述配合所附圖式，我們能更加理解本發明實施例的觀點。值得注意的是，根據工業上的標準慣例，各種部件(feature)可能沒有按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。

第1A-1B圖是根據本發明的一些實施例，說明形成半導體基底結構之示範連續製程的剖面示意圖。

第2A-2F圖是根據本發明的一些實施例，說明形成半導體裝置之示範連續製程的剖面示意圖。

第3圖是根據本發明的其他實施例，說明半導體裝置的剖面示意圖。

以下揭露內容提供了很多不同的實施例或範例，用於實施所提供的半導體裝置之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明的實施例。當然，這些僅僅是範例，並非用以限定本發明。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得第一和第二元件不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例及/或形態之間的關係。

以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的參考數字被用來標示相似的元件。可以理解的是，在下述方法的前、中和後可以提供額外的操作，且一些敘述的操作可為了該方法的其他實施例被取代或刪除。

以下提供形成半導體基底結構之實施例。第1A-1B圖是根據本發明的一些實施例，說明形成半導體基底結構100a之示範連續製程的剖面示意圖。

根據一些實施例，如第1A圖所示，在基底101上形成氧化層103，且在氧化層103上形成半導體層105。基底101可由矽或其他半導體材料製成，或者，基底101可包含其他元素半導體材料，例如鍺(Ge)。一些實施例中，基底101由化合物半導體製成，例如碳化矽、氮化鎵、砷化鎵、砷化銦或磷化銦。一些實施例中，基底101由合金半導體製成，例如矽鍺、碳化矽鍺、磷化砷鎵或磷化銦鎵。一些實施例中，基底101為N型基底。在其他實施例中，基底101為P型基底。

一些實施例中，基底101、氧化層103和半導體層105的結構是由氧離子佈植隔離法(separation by implantation of oxygen，SIMOX)的製程所形成。在氧離子佈植隔離法的製程中，將氧離子束以高能量植入矽晶圓。然後，植入的氧離子會與矽進行反應，並藉由高溫退火製程在矽晶圓的表面下形成氧化層103。在此製程中，位於氧化層103下方的矽晶圓之部分為基底101，而位於氧化層103上方的矽晶圓之部分為半導體層105。

在其他實施例中，基底101、氧化層103和半導體層105的結構是由晶圓接合(wafer bonding)製程、晶種法(seed method)製程或其他合適的製程所形成。在晶圓接合製程中，直接將氧化的矽與半導體層105接合以形成氧化層103在半導體層105下方，然後，在氧化層103和半導體層105與基底101接合之前，將半導體層105薄化。在晶種法製程中，在已經形成於基底101上的氧化層103上磊晶成長半導體層105。

一些實施例中，氧化層103係由氧化矽製成，且氧化層103的厚度在約0.3μm至約10μm的範圍內。一些實施例中，半導體層105係由矽製成，且可摻雜N型摻質或P型摻質。半導體層105的厚度在約1μm至約15μm的範圍內。

根據一些實施例，如第1B圖所示，在半導體層105內形成第一埋置(buried)層107，並且在半導體層105內和第一埋置層107上形成第二埋置層109。一旦形成第二埋置層109之後，半導體基底結構100a的形成已完成，且第一埋置層107和第二埋置層109隔開一距離。一些實施例中，第一埋置層107 具有與基底101相反的導電類型，而第二埋置層109具有與基底101相同的導電類型。

一些實施例中，基底101的導電類型為N型，半導體層105的導電類型為P型，第一埋置層107係藉由使用P型摻質的第一離子植入製程而形成，而第二埋置層109係藉由使用N型摻質的第二離子植入製程而形成。在其他實施例中，基底101的導電類型為P型，半導體層105的導電類型為P型，第一埋置層107係藉由使用N型摻質的第一離子植入製程而形成，而第二埋置層109係藉由使用P型摻質的第二離子植入製程而形成。一些實施例中，使用遮罩以實施第一離子植入製程和第二離子植入製程。在其他實施例中，第一離子植入製程和第二離子植入製程的實施可不使用遮罩，全面性地在基底101內形成連續的第一埋置層107和第二埋置層109。

一些實施例中，第一埋置層107的摻質濃度和第二埋置層109的摻質濃度在約10¹⁵原子/立方公分(atom/cm³)至約10¹⁷原子/立方公分(atom/cm³)的範圍內。第一埋置層107和第二埋置層109的摻質濃度可能影響第一埋置層107和第二埋置層109的厚度，且第一埋置層107和第二埋置層109的摻質濃度也可能影響第一埋置層107與第二埋置層109之間的距離。

此外，以下提供形成半導體裝置之一些實施例。第2A-2F圖是根據本發明的一些實施例，說明形成半導體裝置100b之示範連續製程的剖面示意圖。

根據一些實施例，如第2A圖所示，其係接續第1B 圖，在半導體基底結構100a上形成磊晶層111。一些實施例中，磊晶層111係由矽製成。一些實施例中，磊晶層111的形成係使用金屬有機化學氣相沉積法(metal organic chemical vapor deposition，MOCVD)、分子束磊晶(molecular beam epitaxy，MBE)或前述之組合。

一些實施例中，磊晶層111可摻雜N型摻質或P型摻質。一些實施例中，基底101的導電類型為N型，半導體層105的導電類型為P型，第一埋置層107的導電類型為P型，第二埋置層109的導電類型為N型，且磊晶層111的導電類型為P型。一些實施例中，磊晶層111的厚度在約2μm至約15μm的範圍內。

根據一些實施例，如第2B圖所示，在磊晶層111上形成隔離結構113a和113b。明確而言，隔離結構113a和113b之一部分嵌入磊晶層111，且隔離結構113a和113b之另一部分係形成於磊晶層111之上。一些實施例中，隔離結構113a和113b可使用矽局部氧化(local oxidation of silicon，LOCOS)隔離技術或淺溝槽隔離(shallow trench isolation，STI)技術而形成。一些實施例中，隔離結構113a和113b係由氧化矽、氮化矽、氮氧化矽或其他合適的介電材料形成。

根據一些實施例，如第2C圖所示，在磊晶層111內形成第一井區115，並且在磊晶層111內形成鄰接於第一井區115的第二井區117。此外，一部分的第一井區115係形成於隔離結構113a之下，且第二井區117係設置於隔離結構113a與113b之間。

一些實施例中，第一井區115和第二井區117係藉由兩個獨立的離子植入製程分別形成。以N型的金屬-氧化物-半導體場效電晶體(NMOS)而言，第一井區115為高壓N型井(high-voltage n-well，HVNW)，且第二井區117為P型井。以P型的金屬-氧化物-半導體場效電晶體(PMOS)而言，第一井區115為高壓P型井(high-voltage p-well，HVPW)，且第二井區117為N型井。

在NMOS的實施例中，如第2C圖所示，由於第一井區115的導電類型與第二埋置層109的導電類型相同，作為HVNW的第一井區115與第二埋置層109接觸，且第二井區117藉由磊晶層111與第二埋置層109隔開。

根據一些實施例，如第2D圖所示，在磊晶層111和一部分的隔離結構113a上形成閘極結構119，閘極結構119覆蓋一部分的第一井區115和一部分的第二井區117。一些實施例中，閘極結構119可包含單一或多層的閘極介電層，以及單一或多層的閘極電極層。

閘極介電層可由氧化矽、氮化矽、氮氧化矽、具有低介電常數(low-k)之介電材料或前述之組合製成。一些實施例中，閘極介電層係藉由電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)製程或旋轉塗佈(spin coating)製程形成。

閘極電極層係由導電材料製成，例如鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)或其他合適的材料。一些實施例中，閘極電極層係藉由沉積製程和圖案化製程而形成。沉積製程可為化學氣相沉積(chemical vapor deposition，CVD)製程、物理氣相沉積(physical vapor deposition，PVD)製程、原子層沉積(atomic layer deposition，ALD)製程、高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDPCVD)製程、金屬有機化學氣相沉積(MOCVD)製程、電漿增強化學氣相沉積(PECVD)製程或前述之組合。

根據一些實施例，如第2E圖所示，在第一井區115內形成第一摻雜區121，在第二井區117內形成第二摻雜區123和第三摻雜區125。此外，第三摻雜區125鄰接於第二摻雜區123。一些實施例中，第一摻雜區121的導電類型與第一井區115相同，第二摻雜區123的導電類型與第二井區117不同，且第三摻雜區125的導電類型與第二井區117相同。

根據一些實施例，如第2F圖所示，在磊晶層111、隔離結構113a和113b以及閘極結構119上形成層間介電(inter-layer dielectric，ILD)層127。一些實施例中，層間介電層127係由氧化矽、氮化矽、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)及/或其他合適的介電材料所形成。層間介電層127可由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋轉塗佈或其他合適的製程而形成。

根據一些實施例，如第2F圖所示，在形成層間介電層127之後，在層間介電層127上形成源極電極131和汲極電極129。此外，在層間介電層127內形成穿孔(via)129a、131a和131b。汲極電極129透過穿孔129a電性連接於第一摻雜區 121，且源極電極131透過穿孔131a和131b電性連接於第二摻雜區123和第三摻雜區125。一些實施例中，源極電極131、汲極電極129以及穿孔129a、131a和131b可包括多晶矽、金屬或其他合適的導電材料。

一些實施例中，第一摻雜區121電連接於汲極電極129，第二摻雜區123和第三摻雜區125電連接於源極電極131。一些實施例中，閘極結構119設置於源極電極131與汲極電極129之間，且相較於汲極電極129閘極結構119更靠近源極電極131。形成源極電極131和汲極電極129之後，完成半導體裝置100b的形成。

此外，以下提供其他實施例之半導體裝置100c。第3圖是根據本發明的其他實施例，說明PMOS之半導體裝置100c的剖面示意圖。

在PMOS的此實施例中，基底101的導電類型為N型，第一埋置層107的導電類型為P型，且第二埋置層109的導電類型為N型。第一井區115為高壓P型井(HVPW)，且第二井區117為N型井。第一摻雜區121的導電類型為P型，第二摻雜區123的導電類型為P型，且第三摻雜區125的導電類型為N型。

再者，如第3圖所示，第一井區115和第二井區117皆藉由磊晶層111與第二埋置層109隔開。由於第一井區115的導電類型為P型，其不同於第二埋置層109的導電類型，第一井區115藉由磊晶層111與第二埋置層109隔開。

傳統上，當施加偏壓時，電荷可能聚集在絕緣層上覆矽(SOI)基底之氧化層的頂面，使得裝置無法達到完全空乏(fully depleted)，如此將降低崩潰電壓並產生背側偏壓效應。為了克服具有絕緣層上覆矽(SOI)基底之半導體裝置的前述問題，本發明之一些實施例在絕緣層上覆矽基底的半導體層內植入一N型埋置層和一P型埋置層，如此可在半導體裝置的整體製程中，不使用額外的植入物(implants)或額外的遮罩來形成其他的電路的狀態下，提高崩潰電壓並消除背側偏壓效應。

再者，本發明的一些實施例可使用N型基底101或P型基底101，第一埋置層107的導電類型需與基底101的導電類型相反，且第二埋置層109的導電類型需相同於基底101的導電類型。

以上概述數個實施例的部件，以便在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。

Claims

一種半導體基底結構，包括：一基底，具有一第一導電類型；一氧化層，設置於該基底上；一半導體層，設置於該氧化層上；一第一埋置層，設置於該半導體層內，具有與該第一導電類型相反的一第二導電類型；一第二埋置層，設置於該半導體層內且位於該第一埋置層上方，具有該第一導電類型，其中該第一埋置層與該第二埋置層隔開一距離；一磊晶層，設置於該半導體層上；以及一第一井區和一第二井區，設置於該磊晶層內，其中該第一井區具有該第一導電類型且接觸該第二埋置層，以及該第二井區具有該第二導電類型且藉由該磊晶層與該第二埋置層隔開。
如申請專利範圍第1項所述之半導體基底結構，其中該第一導電類型為n型，且該第二導電類型為p型。
如申請專利範圍第1項所述之半導體基底結構，其中該第一導電類型為p型，且該第二導電類型為n型。
一種半導體裝置，包括：一基底，具有一第一導電類型；一氧化層，設置於該基底上；一半導體層，設置於該氧化層上；一第一埋置層，設置於該半導體層內，具有與該第一導電類型相反的一第二導電類型；一第二埋置層，設置於該半導體層內且位於該第一埋置層上方，具有該第一導電類型，其中該第一埋置層與該第二埋置層隔開一距離；一磊晶層，設置於該半導體層上；一第一井區和一第二井區，設置於該磊晶層內，其中該第一井區具有該第一導電類型且接觸該第二埋置層，以及該第二井區具有該第二導電類型且藉由該磊晶層與該第二埋置層隔開；一源極電極和一汲極電極，設置於該磊晶層上；以及一閘極結構，設置於該磊晶層上，且位於該源極電極與該汲極電極之間。
如申請專利範圍第4項所述之半導體裝置，其中該第一導電類型為n型，且該第二導電類型為p型。
如申請專利範圍第4項所述之半導體裝置，其中該第一導電類型為p型，且該第二導電類型為n型。
如申請專利範圍第4項所述之半導體裝置，其中相較於與該汲極電極的距離，該閘極結構更靠近該源極電極。
如申請專利範圍第4項所述之半導體裝置，更包括：一隔離結構，覆蓋一部分的該第一井區，其中該第一井區鄰接於該第二井區，且其中該閘極結構設置於一部分的該隔離結構上，且覆蓋一部分的該第一井區和一部分的該第二井區。
如申請專利範圍第4項所述之半導體裝置，更包括：一第一摻雜區，設置於該第一井區內，具有該第一導電類型；一第二摻雜區，設置於該第二井區內，具有該第一導電類型；以及一第三摻雜區，設置於該第二井區內，具有該第二導電類型且鄰接於該第二摻雜區；其中該第一摻雜區電連接於該汲極電極，且該第二摻雜區和該第三摻雜區電連接於該源極電極。
如申請專利範圍第9項所述之半導體裝置，其中該第一摻雜區的摻質濃度大於該第一井區的摻質濃度，且該第二摻雜區的摻質濃度和該第三摻雜區的摻質濃度皆大於該第二井區的摻雜濃度。
一種半導體裝置，包括：一基底，具有一第一導電類型；一氧化層，設置於該基底上；一半導體層，設置於該氧化層上；一第一埋置層，設置於該半導體層內，具有與該第一導電類型相反的一第二導電類型；一第二埋置層，設置於該半導體層內且位於該第一埋置層上方，具有該第一導電類型，其中該第一埋置層與該第二埋置層隔開一距離；一磊晶層，設置於該半導體層上；一第一井區，設置於該磊晶層內；一第二井區，設置於該磊晶層內，且鄰接於該第一井區，其中該第一井區具有該第二導電類型，該第二井區具有該第一導電類型，且該第一井區和該第二井區藉由該磊晶層與該第二埋置層隔開；一隔離結構，覆蓋一部分的該第一井區，其中該閘極結構設置於一部分的該隔離結構上，且覆蓋一部分的該第一井區和一部分的該第二井區；一源極電極和一汲極電極，設置於該半導體層上；以及一閘極結構，設置於該半導體層上，且位於該源極電極與該汲極電極之間。
如申請專利範圍第11項所述之半導體裝置，更包括：一第一摻雜區，設置於該第一井區內，具有該第二導電類型；一第二摻雜區，設置於該第二井區內，具有該第二導電類型；以及一第三摻雜區，設置於該第二井區內，具有該第一導電類型且鄰接於該第二摻雜區；其中該第一摻雜區電連接於該汲極電極，且該第二摻雜區和該第三摻雜區電連接於該源極電極。
一種半導體基底結構的形成方法，包括：提供一基底，其具有一第一導電類型；形成一氧化層於該基底上；形成一半導體層於該氧化層上；形成一第一埋置層於該半導體層內，其中該第一埋置層具有與該第一導電類型相反的一第二導電類型；形成一第二埋置層於該半導體層內且位於該第一埋置層上方，其中該第二埋置層具有該第一導電類型，且該第一埋置層和該第二埋置層隔開一距離；在該半導體層上形成一磊晶層；以及在該磊晶層內形成一第一井區和一第二井區，其中該第一井區具有該第一導電類型且接觸該第二埋置層，以及該第二井區具有該第二導電類型且藉由該磊晶層與該第二埋置層隔開。
如申請專利範圍第13項所述之半導體基底結構的形成方法，其中該第一埋置層由一第一離子植入製程形成，且該第二埋置層由一第二離子植入製程形成。