TWI411933B - 記憶卡控制韌體的硬碟機完整性確認 - Google Patents

記憶卡控制韌體的硬碟機完整性確認 Download PDF

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Description

記憶卡控制韌體的硬碟機完整性確認
本發明一般係關於具有安全內容及該內容之加密的記憶卡，並且特定言之係關於檢驗運行安全記憶卡的韌體之完整性。
重要的係能夠檢驗商用記憶卡在離開工廠之前的功能，並且確保該等卡一旦離開工廠即可免遭電腦駭客的攻擊。隨著數位權利管理的出現及受保護內容(例如音樂及電影等)的傳播，需要確保卡的內容無法被自由地複製。電腦駭客嘗試如此做的一種方式係改變或甚至取代運行記憶卡的韌體以便能夠盜用卡的內容。因此，重要的係提供始終確保在卡上運行的韌體之完整性及可靠性的系統。
檢驗韌體之完整性為運行安全且可靠記憶卡之一重要方面。本發明檢驗運行記憶卡、通用串列匯流排(USB)快閃驅動器、或其他記憶體系統的韌體之完整性。在執行韌體之前檢驗其完整性。此舉預防並非工廠韌體的韌體得以執行。此尤為重要，因為工廠韌體包括安全機制，其包含預計用於保護內容免遭自由複製的加密演算法。本發明當於記憶卡中加以實施時可預防卡運行可能允許複製安全內容之非工廠韌體或經改變的工廠韌體。因此，電腦駭客無法"欺騙"卡運行錯誤的韌體。檢驗程序還可用於檢驗任何儲存的資料之完整性。
本發明之一方面包含用於啟動記憶體儲存裝置之操作的方法，包括提供裝置之大量儲存單元中的韌體，透過加密引擎傳遞韌體，計算用於具有該加密引擎的韌體之雜湊數值，將計算的雜湊數值與儲存的雜湊數值比較，以及在計算的雜湊數值與儲存的雜湊數值匹配之情況下執行韌體。
本發明之另一方面包含一大量儲存裝置，其包括快閃記憶體、唯讀記憶體、控制該大量儲存裝置之資料儲存操作的一第一指令集(該第一集係儲存在該快閃記憶體中)、從快閃記憶體至可執行隨機存取記憶體遮蔽該第一指令集的一第二指令集(該第二集存留在唯讀記憶體中)。在大量儲存裝置之硬體電路中實施一加密引擎而且該引擎能夠對欲儲存在快閃記憶體中並從該記憶體讀取的資料進行加密與解密。加密引擎可運轉以檢驗第一指令集的完整性。
本發明之另一方面包含用於啟動記憶體儲存裝置之操作的另一方法。該方法包括提供裝置之大量儲存單元中的韌體並執行一唯讀記憶體中的一第一指令集，其將韌體從大量儲存單元複製到隨機存取記憶體。其亦包括檢驗使用加密引擎的開啟韌體之完整性，並且在檢驗完整性之後，採用一微處理器執行自隨機存取記憶體的韌體。
本發明之額外方面、優點及特徵係包含在其示範性範例之下列說明中，該說明應該結合附圖，並且其中在所有圖式中相同的數字係用於說明相同的特徵，除非另有指示。本文所參考的所有專利、專利申請案、文章及其他公告案係基於所有目的而全部以引用的方式併入本文中。
訊息鑑認碼("MAC")為從某內容(或訊息)計算的一數目，其係用於證實內容之完整性。其目的係偵測是否已改變內容。一訊息鑑認碼為從一訊息及某些機密資料計算的一雜湊。較難在不瞭解機密資料的情況下進行偽造。使用基於利用一私密密鑰的DES或AES密碼之一演算法來計算MAC。接著採用訊息儲存或發送MAC。接受者使用相同的演算法及私密密鑰重新計算MAC並將其與已得到儲存或發送的MAC比較。若其相同，則假定尚未篡改內容或訊息。
DES(資料加密標準)為一NIST標準加密密碼，其使用56位元密鑰。由NIST於1977年採用的標準係由AES於2001年取代為正式標準。DES為在四種不同操作模式中處理64位元區塊之對稱區塊密碼，其中電子碼書(ECB)最為普遍。
三重DES藉由添加若干多道方法來增加安全性，例如采一個密鑰進行加密，採用第二密鑰對結果進行解密，以及採用第三密鑰對其再次進行加密。然而，額外道給程序添加相當的計算時間。仍將DES用於不需要最強安全性的應用。
先進加密標準("AES")為NIST標準加密密碼，其使用128個位元之區塊長度及128、129或256個位元之密鑰長度。2001年正式取代三重DES方法，AES現在使用由比利時的Joan Daemen及Vincent Rijmen所開發的Rijndael演算法。AES可以在一道而非在三道中進行加密，並且其密鑰大小係大於三重DES的168個位元。
安全雜湊演算法(SHA－1)會產生20位元組輸出。所設計的NIST及NSA係用於數位簽章標準並且其現在得到廣泛使用。MD5為可用於本發明的另一雜湊函數。上述標準及各種其他演算法為可用於本發明的雜湊函數與數值之說明性範例。如今可用並且未來得到開發的其他類型之雜湊函數與數值可用於本發明。
雖然上述標準及各種其他演算法及/或標準在加密術方面已為人所熟知，但是以下公告案為資訊式並且全部係以引用的方式併入本文中：RFC 3566：由Sheila Frankel提供的AES－XCBC－MAC－96演算法及其在IPsec中的使用，NIST：國家標準與技術協會，蓋士堡MD 20899西鑽石大道820號677室，可登錄http：//www.faqs.org/rfcs/ rfc3566.html；由加拿大St.John's,NL市紐芬蘭紀念大學電氣與電腦工程之Janaka Deepakumara、Howard M.Heys及R.Venkatesan提供的網際網路協定安全性(IPSEC)用之訊息鑑認碼(MAC)演算法之性能比較，可登錄http：//www.engr.mun.ca/~howard/PAPERS/necec_2003b.pdf；以及由裏諾內華達大學之John Black、戴維斯加州大學之Phillip Rogaway所提供的對NIST關於AES操作模式的意見：對採用CBCMAC處理隨意長度訊息的建議，可登錄http：//csrc.nist.gov/CryptoToolkit/modes/proposedmodes/xcbc－mac/xcbc－mac－spec.pdf。
記憶體系統架構
藉由圖1A之方塊圖說明其中可實施本發明之各方面的一示範性記憶體系統。如圖1A所示，記憶體系統10包含一中央處理單元(CPU)或"控制器"12、一緩衝器管理單元(BMU)14、一主機介面模組(HIM)16、一快閃介面模組(FIM)18、一快閃記憶體20及一周邊存取模組22。記憶體系統10透過一主機介面匯流排26及埠26a與一主機裝置24通信。可以為NAND型的快閃記憶體20為主機裝置24提供資料儲存。也可將用於CPU 12的軟體碼儲存在快閃記憶體20中。若快閃記憶體20為一可移除組件，則FIM 18(圖中未顯示)透過一快閃介面匯流排28並且在某些情況下透過一埠與快閃記憶體20連接。HIM 16係適合與一主機系統(例如數位相機、個人電腦、個人數位助理(PDA)及MP-3播放機、蜂巢電話或其他數位裝置)連接。周邊存取模組22選擇適當的控制器模組(例如FIM、HIM及BMU)以與CPU 12通信。在一項具體實施例中，虛線框內的系統10之所有組件可加以封裝在單一單元(例如記憶卡)中並且較佳封裝在該卡中。
緩衝器管理單元14包含一主機直接記憶體存取單元(HDMA)32、一快閃直接記憶體存取單元(FDMA)34、一仲裁器36、一CPU匯流排仲裁器35、暫存器33、韌體完整性電路(FWIC)31、緩衝器隨機存取記憶體(BRAM)38及亦稱為加密引擎40的一秘密引擎40。仲裁器36為一共享匯流排仲裁器，因此僅一個主動器或啟動器(其可以為HDMA 32、FDMA 34或CPU 12)可以隨時活動，而且從動器或目標為BRAM 38。仲裁器負責將適當啟動器請求導入BRAM 38。HDMA 32及FDMA 34負責在HIM 16、FIM 18與BRAM 38或RAM 11之間傳輸的資料。CPU匯流排仲裁器35允許經由系統匯流排15將資料從秘密引擎40及快閃DMA 34直接傳輸至RAM 11，在某些情況下(例如當需要旁通秘密引擎時)使用該匯流排。HDMA 32及FDMA 34之操作為傳統式而且不需要在本文加以詳細說明。將BRAM 38用於儲存在主機裝置24與快閃記憶體20之間傳遞的資料。HDMA 32及FDMA 34負責傳輸HIM 16/FIM 18與BRAM 38或CPU RAM 12a之間的資料並且負責指示區段的完成。
當藉由主機裝置24讀取自快閃記憶體20的資料時，透過匯流排28、FIM 18、FDMA 34及秘密引擎40獲取記憶體20中的加密資料，其中對加密資料進行解密並將其儲存在BRAM 38中。接著透過HDMA 32、HIM 16及匯流排26將解密資料從BRAM 38發送至主機裝置24。從BRAM 38獲取的資料在得以傳遞至HDMA 32之前可藉由秘密引擎40再次進行加密，因此發送至主機裝置24的資料只藉由不同於上述密鑰及/或演算法再次進行加密，與因而加密儲存在記憶體20中的資料比較。或者，除在以上說明的程序中將解密資料儲存於BRAM 38中以外，該等資料可能變得易受到未經授權存取的攻擊，可對自記憶體20的資料進行解密並且在將其發送至BRAM 38之前藉由秘密引擎40對其進行加密。接著如以前將BRAM 38中的加密資料發送至主機裝置24。此說明讀取程序期間的資料流。
當藉由主機裝置24將資料寫入記憶體20時，反轉資料流的方向。例如，若透過匯流排26、HIM 16、HDMA 32藉由主機裝置將未加密資料發送至秘密引擎40，則在將此類資料儲存在BRAM 38中之前藉由引擎40對其進行加密。或者，可將未加密資料儲存在BRAM 38中。接著對資料進行加密，然後在其至記憶體20的途中將其發送至FDMA 34。圖1B說明系統10之另一具體實施例。在此較佳具體實施例中，將加密引擎40與韌體完整性電路31顯示為控制器12之部分。雖然該等組件較佳為控制器之部分，但是其在某些具體實施例中可以不整合於控制器封裝中。如先前所說明，將RAM 11、快閃記憶體20及控制器12全部與系統匯流排15連接。主機介面匯流排26與主機裝置24(圖中未顯示)通信。
韌體完整性檢驗
圖2為包含運行系統10之韌體200的快閃記憶體之記憶體空間的說明。系統韌體200包括存留在快閃記憶體20中且較佳不發生變化的一開啟載入器(BLR)部分200a，以及存留在快閃記憶體20中且可在必要情況下有時加以改變的系統韌體200b。在某些具體實施例中，額外韌體可出現在當直接或從模糊複本得以執行時指向BLR部分200a的ROM 13中。系統韌體200之大小係大於其得以執行所採用的RAM模組，因此將系統韌體劃分成稱為覆蓋層的較小部分。較佳具體實施例中的BLR之完整性檢驗利用獨特的飛行中計算，其中在記憶體中將所預期的數值儲存在資料本身中並且將一複本暫時儲存在暫存器而非快閃記憶體20中。然而，在某些具體實施例中，用於檢驗BLR之完整性的技術可用於檢驗系統韌體200b之完整性。如先前所提到，可以使用任何雜湊數值與雜湊技術，但當前較佳使用MAC或SHA－1數值，並且基於簡單之目的，將在較佳具體實施例中說明一個或其他數值的使用。一般而言，可另外使用SHA－1摘要來代替MAC數值，且反之亦然。使用MAC數值的優點為，其係與建立該等數值的硬體及韌體之密鑰相關聯。雖然可以簡單地根據資料本身為一給定資料集建立SHA－1數值，但是MAC數值無法在不採用密鑰的情況下加以重新建立，並因此提供更強固的安全性。明確而言，因為必須將儲存在加密引擎40之非揮發性記憶體中的密鑰99用於建立MAC數值，所以無法將另一處理器用於重新建立MAC數值。例如，電腦駭客無法在系統外面使用另一處理器來複製韌體及相關聯的MAC數值。
亦將各種使用者資料檔案204儲存在快閃記憶體內。可將未顯示的各種其他程式與資料儲存在快閃記憶體(圖中未顯示)內。亦可對該等檔案進行加密並且採用類似或其他方式檢驗完整性。
圖3說明當處於完整性確認模式時藉由系統10利用的某些資料區段之結構。特定言之，BLR較佳利用此結構。BLR碼307本身係顯示為夾在其他資料之間以構成BLR 201A。在載入BLR碼307之前，載入某些組態資訊。將組態資訊包含在檔案識別(FID)區段1及7中。由訊息鑑認碼區段309遵守BLR碼307。在MAC區段309內的係用於BLR碼307之對應部分的MAC數值。此為與圖5中計算的數值比較之MAC數值，其將在以下進行更詳細地加以說明。對MAC區段進行零填補以適應變化長度的資料，因此MAC始終佔用區段的最後128個位元。將BLR碼307儲存在BLR部分200a中的快閃記憶體20中，並且還可將組態資訊儲存在快閃記憶體20中。
圖4說明開啟並運行系統10之程序，其包含檢驗BLR碼及韌體之完整性。特定言之，圖4包含如與韌體200之BLR部分200a相關的完整性檢驗程序之一般觀察。在一較佳具體實施例中，系統韌體200b及應用韌體之檢驗係與BLR之檢驗分離並且發生在該檢驗之後。值得注意的係，並非藉由BLR突然載入韌體。BLR僅載入少數模組(RAM存留韌體)，並且根據需要載入其他模組(覆蓋層)而且將其交換成RAM中的相同位置。
當系統10啟動時，其將在完整性確認模式中啟動，如步驟404所示。一般而言，在此模式中，秘密引擎40計算所有輸入資料的MAC數值，如以上所說明並在圖5中詳細說明。此程序確保輸入資料可以具有可變長度並且可加以儲存在NAND快閃記憶體20中的隨意位置處。在較佳具體實施例中，可採用與寫入資料相同的順序來讀取資料並且最後區塊讀取將包含MAC。MAC比較之結果可用於隨時確認韌體。現在說明圖4中所示的個別步驟。
在步驟410中，系統再次依據圖5之流程圖中詳細顯示的 程序來確認BLR的完整性。隨著BLR穿過秘密引擎40，採用與檢驗自快閃記憶體20的其他資料(在系統係在完整確認模式中時)之相同方式完成此舉。在步驟420中，系統確認於步驟410中執行的完整性確認之結果。藉由確認在圖5所示的程序200之完整性確認之步驟270中儲存的結果(旗標或其他指示符)(其指示是否存在問題)來完成此舉。若BLR並不可行，則系統將如步驟430中所示等待一主機命令以將系統送入故障分析狀態，其係瞭解為退還商品授權(RMA)狀態。對於此及其他操作狀態或模式方面的更多細節，請參考致Holtzman等人之共同待審的美國專利申請案第11/053,273號，名稱為"具有使用週期階段的安全記憶卡"，其係全部以引用的方式併入本文中。然而，若BLR為可行，則系統將在步驟440中執行BLR。當完成開啟時，系統將根據包含在BLR本身中的指令而離開完整性確認模式，如圖4之步驟440中所示。BLR包括許多指令或"步驟"。在該等步驟當中有步驟440a，其中BLR將秘密引擎40重新配置成正常模式，或換言之使秘密引擎40脫離完整性確認模式。BLR亦包含如由步驟440所表示的指令，其使得系統確認系統韌體200b之完整性。
圖5為完整性檢驗程序410之流程圖，如就圖4所說明。其說明當系統係處於完整性確認模式中時儲存在快閃記憶體20中的讀取及雜湊資料之一般程序。雖然基於示範目的而說明NAND型快閃記憶體之讀取，但是本發明可用於大量儲存目的所用之任何類型的記憶體或媒體。再次說明， 雖然說明並解說MAC數值之使用，但是亦可使用其他雜湊數值。圖2B之表格將一般包含用於每個項目(圖中未顯示)的對應開始位元組及位元組之數目。一般而言，在較佳具體實施例中，將總程序用於以逐頁為基礎來檢驗NAND之完整性。程序將檢驗儲存在NAND中的任何資料之完整性。當資料偶然為韌體時，檢驗韌體完整性。雖然較佳進行此逐頁比較，但是可進行較小或較大單元的比較。
較佳具體實施例中的完整性檢驗程序利用如圖5所示的獨特計算與控制迴路。迴路包含連續計算與比較操作。通常而言，在檢驗方案中，預儲存某類型的"正確"或預期數值並將其與計算的數值比較。在具有圖5中顯示的程序之較佳具體實施例中，將"正確"或預期數值儲存在"測試中的資料"本身內。明確而言，在所說明的較佳具體實施例中，其係在資料區塊之最後128個位元中。一旦讀取正確區段，則基於實務目的，所讀取的區段之最後128個位元僅對應於儲存的MAC(或其他雜湊數值)。基於實務目的，一(假陽性)匹配將出現在除最後頁以外的一頁上之很小的或然率可以打折扣。
在步驟210中，讀取NAND區塊(i)。接著，在步驟215中，採用ECC電路確認區塊並且若有必要則視需要校正區塊。ECC已為人熟知並可用於校正資料中的實體錯誤。雖然較佳結合完整性檢驗程序來使用ECC，但是此並不重要，並且採用或不採用步驟215之內含物來檢驗完整性。在步驟220中，計算雜湊數值，較佳為較佳具體實施例中的MAC數值。雖然計算用於區塊(i)的MAC，但是在完整性檢驗程序410中，所獲得的MAC涵蓋區塊0至(i)並且可以採用數學方式表達為：MAC[0...(i)]＝MAC[MAC[0...(i－1)]，區塊(i)]。
在步驟220中進行計算之後，在步驟260中執行比較。在步驟260中，控制器(特定言之為FWIC 31)之硬體將區塊(i)之最後128個位元與先前儲存的MAC(即MAC[0...(i－1)])比較。在步驟270中，將比較之結果儲存在系統之記憶體中。在第一次執行步驟260之比較時，MAC暫存器中的"儲存"數值實際上並非適當的儲存MAC數值，而將為偶然在暫存器中的任何數值，並因此可視為隨機數值。接著在步驟270中儲存比較之結果。對於第一區塊而言，將不確認比較。在步驟230中，將在步驟220中計算的MAC數值儲存在控制器之暫存器中，較佳在FWIC 31之暫存器中。接著在步驟235中，增加一計數器以便(i)的數值會增加一並且在步驟210中再次讀取下一個區塊。迴路將繼續，直至讀取所有區塊(i)。當最後區塊得到讀取並因此藉由加密引擎進行處理時，若最後128個位元與在步驟230中儲存的MAC匹配，則比較將產生一匹配並且在步驟270中儲存的結果將反映已藉由硬體檢驗完整性。僅當已讀取BLR之最後頁時才將一匹配用於指示已檢驗完整性。將忽視所有的先前匹配(假真數值)。若數值為不同，則此將指示資料之完整性存在問題。相反，若數值為相同，則可保證資料之完整性。
在匹配已發生之後，MAC數值將再次於步驟230中加以更新，但是此為沒有效應的迴路之冗餘操作。此連續的計算程序使得硬體可檢驗未定義的內容大小。換言之，可以適當地計算MAC數值並且藉由硬體檢驗完整性而不必首先確定區塊之數目或由區塊包括的檔案之大小。
以上說明的程序係在某些操作狀態或模式中，特定言之在完整性確認模式中，用於存留在記憶卡之快閃記憶體20中的任何資料。在依據本發明之記憶卡的一較佳具體實施例中，該資料之某些為在得到執行時運行記憶卡的韌體。特定言之，在系統10通電時，當系統係在其規則操作狀態或測試狀態中時，秘密引擎40初始化本身(藉由在完整性確認模式中啟動)以檢驗任何輸入資料的完整性。當資料偶然為韌體時，在韌體穿過BMU 14且尤其穿過秘密引擎40時，檢驗韌體之完整性。可以藉由軟體確認儲存的結果(非完整性本身)，該軟體在一項具體實施例中包含儲存於ROM 13中之碼中的指令。應注意雖然儲存在ROM 13中的碼會確認結果並且可啟動資料流，但是其並非包含在檢驗快閃記憶體中的韌體之完整性中。換言之，碼並不負責執行任何數值計算或韌體的資料操縱以便檢驗韌體。控制器12或BMU 14、FWIC 31及秘密引擎40之硬體檢驗韌體(包含開啟載入器(BLR)部分並且在某些具體實施例中包含韌體之其他部分)之完整性。
圖5中說明的程序包含硬體(HW)與韌體(FW)。如上所述，硬體實行完整性確認，而韌體簡單地確認在HW完整性確認結束時的旗標設定。圖6及圖7分別更詳細地顯示HW及SW功能或"迴路"。
參考圖6，在步驟320中給系統通電。在步驟322中，控制器硬體啟動FW完整性模式。此包括兩個中央活動。第一活動係激活圖1之FWIC 31。FWIC 31一旦得以激活將編排圖6之其餘步驟並因此與秘密引擎40一起確認韌體之BLR部分的完整性。第二活動包含選擇藉由秘密引擎40使用的加密演算法。如先前所提到，秘密引擎40之硬體係配置成採用各種不同演算法對資料進行加密與解密。
在步驟328中，控制器硬體計算輸入區塊的摘要。藉由秘密引擎40執行此計算。接著，在步驟330中將於步驟328中計算的摘要與先前摘要之數值比較。如較早所說明，保持數值的暫存器將得到確認並與迴路之每次迭代進行比較，但是在第一次迭代中，暫存器中的數值將為隨機式。接著在步驟332中設定指示完整性的旗標。旗標將由系統之韌體確認，以便認定HW已檢驗韌體之BLR部分的完整性。
圖7說明在HW確認圖6中的完整性時發生的韌體迴路。於在步驟320中給系統通電之後，在步驟340中初始化CPU。接著在步驟342中從第一有效頁讀取組態資料(其在較佳具體實施列中為圖3之FID 1)。接著，在步驟344中系統擷取BLR 201A之開始及結束頁。一旦瞭解此點，則讀取所有BLR頁。隨著讀取每頁，會產生錯誤校正碼(ECC)。如先前所提到，ECC電路操作已為人熟知並且可用於在一定程度上校正資料中的實體錯誤。雖然較佳結合完整性檢驗來使用ECC，但是此並不重要，並且採用或不採用ECC來檢驗完整性。在讀取一頁之後，於步驟348中採用ECC確認該頁，並且若其並不可行，則將在步驟352中採用ECC校正機制來校正該頁或者擷取另一頁。若在步驟354中決定校正或新的頁為可行，則系統將在步驟350中進行確認以發現是否存在多頁欲加以讀取。若情況如此，則系統將返回至步驟346並讀取另一頁。若步驟354指示校正或另一複本在步驟354中並不可行，則將在步驟356中指示故障條件。若不存在如在步驟350中決定的多頁，並且未指示故障，則系統將在步驟360中確認完整性旗標(其藉由如圖6所示的硬體加以設定)。若在步驟360中旗標指示BLR可行，如藉由HW所檢驗，則將在步驟362中執行BLR。此執行係與圖4之步驟440中描述的執行相同。
雖然僅為韌體之一部分(即BLR)執行此完整性確認，但是應瞭解也可以採用此方式確認韌體之全部，並且此說明與使用韌體開啟的較佳具體實施例相關。另外，如在此申請案中使用的術語記憶卡係預計也包含USB快閃驅動器之形狀因數。
雖然已就本發明之示範性具體實施例說明本發明之各方面，但是應瞭解，本發明有權在所附申請專利範圍之全部範疇內受到保護。
10．．．記憶體系統
11．．．RAM
12．．．控制器
12a．．．CPU RAM
13．．．ROM
14．．．緩衝器管理單元(BMU)
15．．．系統匯流排
16．．．主機介面模組(HIM)
18．．．快閃介面模組(FIM)
20．．．快閃記憶體
22．．．周邊存取模組
24．．．主機裝置
26．．．主機介面匯流排
26a．．．埠
28．．．快閃介面匯流排
31．．．韌體完整性電路(FWIC)
32．．．主機直接記憶體存取單元(HDMA)
33．．．暫存器
34．．．快閃直接記憶體存取單元(FDMA)
35．．．CPU匯流排仲裁器
36．．．仲裁器
38．．．緩衝器隨機存取記憶體(BRAM)
40．．．秘密引擎
99．．．安全密鑰
200．．．系統韌體
200a．．．開啟載入器(BLR)
200b．．．系統韌體
201A．．．BLR
204．．．使用者資料檔案
307．．．BLR碼
309．．．MAC區段
FW．．．韌體
HW．．．硬體
(i)．．．區塊
圖1A為依據本發明之一具體實施例的系統10之示意圖。
圖1B為依據本發明之另一具體實施例的系統10之示意圖。
圖2為圖1中所示的快閃記憶體之記憶體空間的圖式。
圖3為開啟載入器200a之示意性說明。
圖4為包含以韌體之以硬體為基礎的完整性確認的開啟程序之一部分的流程圖。
圖5為圖4之完整性檢驗程序的流程圖。
圖6為開啟期間的硬體迴路之流程圖。
圖7為開啟期間的韌體迴路之流程圖。

Claims (33)

  1. 一種記憶卡，其包括：快閃記憶體單元；一控制器，其具有加密硬體；隨機存取記憶體；以及韌體，其係儲存在該快閃記憶體中，該韌體控制將資料寫入該等快閃記憶體單元並從該等單元讀取資料；其中隨著將該韌體上傳至該隨機存取記憶體，採用藉由該控制器加密硬體所計算的加密數值來檢驗該韌體之該完整性。
  2. 如請求項1之記憶卡，其中該記憶卡進一步包括用於確認指示已檢驗該韌體完整性的一初始開啟程序結束時之一旗標的指令。
  3. 如請求項1之記憶卡，其中隨著將該韌體上傳至該隨機存取記憶體，採用計算的雜湊數值來檢驗該韌體之該完整性。
  4. 如請求項1之記憶卡，其中檢驗該韌體之該完整性包括利用該韌體所需的MAC數值。
  5. 如請求項1之記憶卡，其中該等快閃記憶體小區為NAND多樣性，並且其中為一NAND頁群組計算一中間MAC數值。
  6. 如請求項5之記憶卡，其中檢驗該完整性進一步包括將用於該頁群組的該MAC數值與儲存在另一頁或頁群組中的一MAC數值比較。
  7. 如請求項1之記憶卡，其中該韌體包括一開啟載入器部分與一主要部分。
  8. 如請求項7之記憶卡，其中隨著將該系統位準韌體上傳至該隨機存取記憶體，採用藉由該控制器加密硬體所計算的加密數值來檢驗該開啟載入器部分之該完整性。
  9. 如請求項1之記憶卡，其中該控制器包括管理該韌體之該完整性確認的一韌體完整性電路。
  10. 如請求項1之記憶卡，其中檢驗該韌體之該完整性包括利用該韌體所需的SHA-1數值。
  11. 一種可攜式快閃記憶體儲存裝置，其包括：快閃記憶體；資料，其存留在該快閃記憶體中；其中該資料包括檔案及韌體，以及其中可採用一加密格式來儲存該資料之一部分；以及一加密引擎，其執行包括對至該快閃記憶體之路線上的資料進行加密並對自該快閃記憶體的資料進行解密的資料操縱，其中該等加密引擎資料操縱還用於檢驗該韌體之該完整性。
  12. 一種大量儲存裝置，其包括：快閃記憶體；一指令集，其控制該大量儲存裝置的資料儲存與擷取操作，該指令集係儲存在該快閃記憶體中；以及一加密引擎，其在該大量儲存裝置的硬體電路中加以 實施，該加密引擎對儲存在該快閃記憶體中及從該記憶體讀取的資料進行加密及解密，該加密引擎可運轉以檢驗該第一指令集之該完整性。
  13. 如請求項12之大量儲存裝置，其中該指令集並不包括檢驗該等指令之一至少部分之該完整性的指令。
  14. 如請求項12之大量儲存裝置，其中該指令集包括用於確認一指示符之該狀態的指令，該指示符指示是否已檢驗該指令集之該完整性。
  15. 一種大量儲存裝置，其包括：快閃記憶體；控制構件，其用於控制該大量儲存裝置之資料儲存操作；加密及解密構件，其用於對資料進行加密及解密；以及檢驗構件，其用於利用該加密及解密構件來檢驗該控制構件之完整性。
  16. 一種記憶卡，其包括：一大量儲存媒體，其包含快閃記憶體；唯讀記憶體；韌體，其儲存在該大量儲存媒體中；碼，其存留在該唯讀記憶體中；以及一硬體加密引擎，其中該加密引擎係用於檢驗該韌體之該完整性。
  17. 如請求項16之記憶卡，其中該唯讀記憶體及存留在該唯讀記憶體中的該碼並非用於檢驗該韌體之至少一部分之 該完整性。
  18. 如請求項17之記憶卡，其中未由該唯讀記憶體加以檢驗的該韌體之一部分包括一開啟載入器。
  19. 如請求項16之記憶卡，其中該碼包括用於將該韌體之一開啟載入器部分載入一隨機存取記憶體的指令。
  20. 如請求項17之記憶卡，其中該碼包括用於確認指示使用該加密引擎檢驗的該韌體之一開啟載入器部分的該完整性之一硬體旗標的指令。
  21. 一種用於啟動操作以及操作一記憶體儲存裝置的方法，其包括：於該記憶體儲存裝置之一大量儲存單元中提供該記憶體儲存裝置之一韌體；透過該記憶體儲存裝置之一硬體實施加密引擎傳遞該韌體；採用該硬體實施加密引擎計算該韌體之雜湊數值；將該等計算的雜湊數值與儲存的雜湊數值比較；以及若該等計算的雜湊數值與該等儲存的雜湊數值匹配，則執行該韌體。
  22. 如請求項21之方法，其中提供該韌體包含提供複數個韌體覆蓋層。
  23. 如請求項22之方法，其另包含於每該韌體覆蓋層中儲存一雜湊數值，該雜湊數值係預期等於包含具有雜湊之覆蓋層之該韌體的量之一計算的雜湊數值。
  24. 如請求項23之方法，其中當一包含該預期之雜湊數值的 區段被讀取時，讀取之量的計算的雜湊數值僅與該預期之雜湊數值相關。
  25. 如請求項23之方法，其另包含忽略一區段區塊或頁之假陽性匹配，而不是包含該預期之雜湊數值之區段區塊或頁。
  26. 如請求項21之方法，其中計算雜湊數值包含為區塊(i)計算一MAC值，但其中求出之MAC值涵蓋區塊0到(i)，使得MAC[0...(i)]=MAC[MAC[0...(i-1)]，區塊(i)]。
  27. 如請求項26之方法，其另包含在該記憶體儲存裝置之一記憶體控制器之一暫存器中儲存該為區塊(i)計算的MAC值，該暫存器並不在該大量儲存單元中。
  28. 如請求項26之方法，其中為區塊(i)計算該雜湊數值係對於該韌體之一啟動載入所完成，其中求出之MAC值涵蓋區塊0到(i)，使得MAC[0...(i)]=MAC[MAC[0...(i-1)]，區塊(i)]。
  29. 如請求項26之方法，其中為區塊(i)計算該雜湊數值係對於該韌體之一啟動載入而非整個韌體所完成，其中求出之MAC值涵蓋區塊0到(i)，使得MAC[0...(i)]=MAC[MAC[0...(i-1)]，區塊(i)]。
  30. 如請求項26之方法，其中為區塊(i)計算該雜湊數值係對於整個韌體所完成，其中求出之MAC值包含區塊0到(i)，使得MAC[0...(i)]=MAC[MAC[0...(i-1)]，區塊(i)]。
  31. 一種用於啟動一記憶體儲存裝置之操作的方法，其包 括：於該記憶體儲存裝置之一大量儲存單元中提供韌體，該韌體控制該記憶體儲存裝置之操作；執行一唯讀記憶體中的一第一指令集，其將該韌體從該記憶體儲存裝置之該大量儲存單元複製到該記憶體儲存裝置之一隨機存取記憶體；當使用該記憶體儲存裝置之一記憶體控制器之一硬體實施加密引擎從該大量儲存單元傳遞時該韌體時，檢驗該韌體之完整性；以及在檢驗該完整性之後，採用一微處理器執行來自該隨機存取記憶體的該韌體。
  32. 如請求項31之方法，其中該方法包含用於從該大量儲存單元獲取額外韌體的指令。
  33. 如請求項32之方法，其中該方法進一步包括執行該額外韌體。
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