TW293105B - - Google Patents

Description

經濟部中央揉準局男工消费合作社印装 A7 _£7_ 五、發明説明（1 ) 發明範圍 本發明大致係關於微處理器之類的電腦系統，更特別祕 ，係關於多重處理器電腦系統，其包括調節功率消耗之特 性。 發明背景 半導體處理技術的進步已實現積體電路體積的小型化， 以便能將更多電晶體製造在單一半導體基體上。例如當+ 製造出的最複雜微處理器通常包含由數百萬個電晶體组成^ 的單一積體電路（1C) »雖然些驚人的技術進步已大幅增 加當今電腦系統之性能與資料雇理能力，但是這些進步也 產生增加功率消耗吟問題。當然增加的功率消耗表示必須 從1C散出更多的熱。 因爲過度的功率消耗與散熱是當今電腦設計師面對的極 重要問題，因此已有各種省電技術問世以使電腦系統内的 電源供應的電流減至最低。許多種技術是採用以下方式， 當未使用時將微處理器的功率降低以省電，但是這種方式 並非沒有缺點。 例如在用2個或多個處理器以互相合作方式執行系統工作 的多重處理器（MP)電腦系統中產生了一個問題。若已降低 一微處理器的功率（如因爲其目前的工作已完成或其處於間 置狀態）而系統中的另一微處理器可繼續在系統匯流排上執 行資料處理》問題是部分匯流排處理會設法讀寫以修正狀 態數進入降低功率或間置微處理器中的資料。除非存在某 種機構以監測匯流排動作與更新共享記憶體位置，否則會 -4- 本紙張用 fgg家揉準（〔NS ) ( 210X^97公釐) '"" -- I:---\------餐II (請先«J-讀背16-之注意事項再填寫本頁) -訂· 線 29S105 A7 B7_ 五、發侃明（2 ) ~~~ 失去資料一致性。因此MP電腦系統需要—種機構以使間置 處理器能知曉並回應匯流排想存取失效資料的動作。 將可了解的是本發明提供一種多重處理的電腦系統，其 中個別處理器在降低功率之操作模式時，監測匯流排活動 以維持快捷記憶體的一致性。根據本發明，一閉置或降低 功率的處理器於降低功率的操作模式中藉由將修正的資料 寫回系統匯流排以回應某些匯流排處理。此外本發明深有 潛在時間，也不受作業系统的介入。因此本發明提供一種 完全透明的方式，在使功率消]耗減至最小的同時仍可與外 部匯流排互動。 發明之概诚 經濟部中央標準局貝工消費合作社印製 一種多重處理器電腦系統，包括：一匯流排，聯結一主記 憶體以及第一與第二處理器。第一與第二處理器聯結該匯 流排以執行該主記憶體之資料處理。第二處理器，具有：― Μ流排單元，聯結該匯流排，一區域快捷記憶體，具有— 相關附屬陣列，一鎖相迴路（PLL)，以產生一時脈信號， 及一装置，當該匯流排單元，PLL與相關附屬陣列仍聯結 該時脈信號時，藉由將時脈信號從該第二微處理器之部分 内部邏輯中釋放’以降低一功率消耗；該第二微處理器之 匯流排單元又包括：一装置，在降低功率之操作模式時，以 裏3該匯流排；及裝置，藉由該第一微處理器通知該第一 微處理器該匯流排上之寫入週期，要到達該第二微處理器 之區域快捷記憶體中修正之快捷記憶體線路。 Μ圖之簡單説明 -5- 經濟部中央搮準局負工消费合作社印笨 A7 — - - . B7_ 五、發明説明（3 ) ~ 由以下本發明之詳細説明並配合附圖，即可更加明了 發明，但是不該限制本發明在這些特定的具體實例，而 應該視之爲解釋與了解的目的。 囷1是根據本發明操作之微處理器的一般方塊圖。 圖2顯示時脈控制架構之狀態變化，該架構用於本發明之 一具想實例。 圏3的時序圖在繪示某—本發明觀點之操作。 圖4A-4D的這一組圖在繪示於本發明—具體實例中執行 的各種典型操作。 .圖5在説明一測試暫存器，其包括的位元允許軟體將根據 本發明之某些特性失效。 詳細説明 本發明是一種多重處理器電腦系統，在使得功率消耗降 至最低之時仍維持快捷記憶體的一致性。在以下說明中要 詳細敘述各種特定物件，如特別信號、協定，裝置類型等 ，以徹底了解本發明。但是應該了解的是不必使用這些特 定物件來實施本發明。在其他例子中並未詳細顯示著名的 結構、電路圈與架構以避免本發明的不必要模糊。 圖1是微處理器20的方塊圖，其具有本發明之多項特性 。在一具體實例中處理器20包含一種由加州聖克拉拉市英 代爾公司製造上市的改良式奔騰處理器。雖然本發明將配 合圖1的具體實例來説明，應該了解的是本發明的廣義概念 適用於多種不同的電腦系統，包含與奔騰處理器相容的微 處理器，或是使用不同資料處理器架構者。 -6- 本紙張尺度逋用中國國家梯準（CNS ) A4规格（21〇X_297公釐） ' I:---^------装------,耵------it ί請先«5'讀背*-之注意»項再填寫本頁> 經濟部中央梯準局貝工消費合作杜印製 A7 ______B7 五、發明説明~ -- 微處理器20包含一鎖相迴路（PLL)電路3〇，其提供與線 路46聯結之内部時脈信號（IClk)給積體電路的各種功能 單元塊。例如圖1中線路46上的ICLK信號與Ic的主要内部 遲輯聯結，包括：指令快捷記憶體25，資料快捷記憶链26 ，控制ROM 21，及内部遲輯，其包含處理器的整數單元 22與浮點（FP)單元23。ICLK單元也聯結部分的中斷遲輯 單元2 9。指令快捷記憶體2 5，資料快捷記憶體與匯流排單 元40各聯結64位元資料匯流排42與32位元位址匯流排43 0 除了 ICLK信號外，PLLt路30也提供第二時腺信號 (C L K )’其經由線路4 5接至指令快捷記憶趙2 5與資料快捷 記憶體26的附屬比較陣列。線路45上的CLK信號也接至部 分的中斷邏輯單元29與匯流排單元40。（ICLK輿CLK之不 同將於以下詳述）正常操作時’微處理器2 〇是以約1 〇 〇 MHz的時脈（即ICLK與CLK)頻率。不同的處理器2〇也支 援各種核心/匯流排比。例如在其他實施中可支援5 〇 MHz 與60 MHz的匯流排頻率。 在一具體實例中匯流排單元40與电斷邏輯單元29包括的 邏輯電路可使微處理器20用於MP系統中。例如匯流排單元 40發出與接收的匯流排週期，以及中斷遲輯單元40接收與 提供的中斷信號，都與著名的奔騰處理器相容。微處理器 2 0也包括邏輯以維持快捷記憶體的一致性，並且替一外部 匯流排執行功能。 在一具體實例中微處理器20也包括一功率管理功能，其 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐） I：---:------^-- (請先-閱讀背*·之注$項再填寫本頁) 訂 -線. 經濟部中央揉準局貝工消費合作社印製 A7 B7 五、發明説明（5 ) 允許處理器進入降低功率散逸狀態（即H ALT或STANDBY 操作模式）。在正常搮作模式的極大功率下作業時，微處理 器20的功率消耗是1〇瓦，在HALT或STANDBY操作模式 中，則僅消耗70 0毫瓦的功率》—種微處理器2 0實施功率 管理功能，輿作業系統獨立功能的方式是藉由一系統管理 操作模式。系統管理模式（S Μ Μ )由一中斷（S ΜI )，另一位 址空間與一指令（SRET)組成。系統管理中斷導致系統管理 中斷請求閂鎖在遲輯單元29中。當認可閂SMI#是指令界 線時，微處理器20即進入SMM。 繼續參考圈1，在一實施中微處理器20包括一外部接腳（ 科爲STPCLk#)及相關電路，可用以調節微處理器的功率。 關種STPCLK#接腳的詳情可參考1992年1月13曰申請之專 利案，第07/970,570號，名稱爲：在處理器中非同步中斷時 脈之方法與裝置，在此併供參考，且該申請之專利案已讓 渡給本發明之受託人。STPCLK#接腳提供一種等級敏感的 S ΜI以使處理器在低功率STANDBY狀態。根據本發明微處 理器20在STANDBY操作模式時，能回應專屬（即ADS#)與 外部窺察（如EADS#)請求。 微處理器20也支援一種稱爲AUTO_H ALT的機構，以便 每次執行HALT指令時處理器都在降低功率的操作模式。 微處理器20回應所有的停止中斷事件，包括專屬窥察與處 理器間中斷事件，其產生於處理器在降低功率狀態時（無 STPCLK#接脚時）。 當微處理器20在正常操作模式下作業時，時脈線46 本紙張尺度速用中國國家標準（CNS ) Α4規格（210Χ297公釐） I: ：------^------ίτ------^ (請先«'讀背*-之注意事項再填寫本頁)

五、發明説明（6 ) 293105 •^訂 (請先·閱讀背盱之注意事項再填寫本頁) (ICLK)與45(CLK)都致能，以提供内部核心時脈信號給所 有的積Μ電路單元。當微處理控㈣低功率或訂⑽讀狀 態時，因爲存在STPCLK#接腳或是因爲執行了 HALT指令 ，因此線路46上的内部時脈信號（ICLK)失效。但是該了 解的是無效線46不會改變PLL電路30的連續功能。換言之 ，PLL 30繼續在聯結微處理器2〇的某些部分的線路扔上 產生一内部核心CLK頻率。仍處於作業中（即被clk啓動） 的部分微處理器20包括：PLL 30，快捷記憶體單元25與26 的附屬比較陣列，部分的中斷邏輯單元29與匯流排單元4〇 。根據本發明提供功率給微處琛器2〇的選取部分以使微處 理器監測並回應外部匯流排活動。以達成在Mp系統中維持 快捷記憶體一致性的目的。亦即，匯流排使用與快捷記憶 體一致性機構在降低功率的操作模式中是故意維持動作的 現在參考團2，其中的狀態圖在繪示本發明具體實例之某 些主要功能。在正常操作情況下，即狀態5 1，微處理器2 〇 正在執行指令。這表示微處理器在全功率狀態，其中ICLK 與CLK信號都聯結至1C的内部遲輯的所有部分。 經濟部中央揉準局貝工消費合作社印装 STOP—GRANT狀態如符號5 3所示，可藉由加入微處理器 2 0的外部STPCLK#接腳而進入。在STOP—GRANT狀態中積 體電路在降低功率消耗模式中操作，其中多數的處理器内 部功能單元是閒置的（即ICLK中斷）。換言之，匯流排單元 4〇，快捷記憶體25與26的附屬陣列，PLL 30與部分的中 斷邏輯單元29仍維持活動。一旦STOP_GRANT匯流排週期 -9- 本紙張尺度適用中國圉家標準（CNS ) A4規格（2丨0><297公釐） 經濟部中央標準局貝工消费合作社印製 A7 __B7 _ 五、發明説明（7 ) 己放入匯流排上，而BRDY#信號又回來了，則處理器在 STOP—GRANT狀態。業者了解BRDY#信號表示外部系統已 在資料接腳上顯示有效資料以回應讀取，或是外部系統（如 主記憶髏，其他處理器等）已接受處理器資料以回應寫入請 求。在一具體實例，放棄STPCLK#約10個時脈遇期後，處 理器即返回正常執行狀態。RESET也使處理器從 STOP_GRANT狀態返回正常狀態。 微處理器20在降低功率操作模式時，藉由監測匯流排活 動而認可至匯流排單元4 0的輸入，以維持快捷記憶體一致 性（如失效與外部窺察）。例如雇STOP_GRANT狀態時，處 理器在外部中斷信號（如S MI#，NMI，INTR，FLUSH#， R/S#與INIT)時會中止變換。放棄STPCLK#後會拿走所有 的這些中斷，亦即，再回到正常狀態。 每當執行HALT指令時即進入AUTOHALT狀態如圖2的 符號5〇所示，在AUTO_HALT狀態，當連續時脈信號CLK 維持晶片的選取功能單元仍然操作時，内部時脈（ICLK)即 從主要内部遲輯中釋放。一旦出現INTR，NMI，SMI#， RESET或INIT，則處理器換回正常操作狀態即狀態51。如 上所述，AUTO_HALT狀態藉由停止多數處理器内部邏輯的 時脈信號，而導致功率消耗的大量減少。匯流排單元40， PLL 30，附屬陣列，與中斷邏輯仍維持活動以束援窥察並 允許快速重新啓動。任何外部中斷都會導致雇理器離開 AUTO_HALT狀態50而返回正常操作狀態5 1。 在AUTO_HALT狀態50操作時，FLUSH#信號（低動作） -10- 本紙涞尺度逋用中國國家標车（CNS ) A4規格（210X297公釐） ----------^------1T------0 (請先_閲讀背赴之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 A7 ____B7 五、發明説明（8 ) 的加入導致許多事件被閂鎖，而其動作如符號55所示。在 上述具體實例中FLUSH#信號迫使處理器寫回資料快捷記 憶體26中的所有修正線，並且使其内部快捷記憶體失故。 接腳由處理器產生一 F L U S Η認可的特別信號以表示寫回與 失效操作的完成》 R/S#輸入（低動作）的加入導致處理器停止正常執行，並 將其置於IDLE狀態。圖2續示從AUTOH ALT狀態5 0變成 PROBE—MODE狀態56的R/S#事件。用r/s#接腳使處理器 配合一特別的除錯埠來除錯。R/ S #的高至低變換會中斷處 理器，並使其在次一指令界限停止執行。放棄R/s#接腳會 導致從PROBE MODE狀態5 6變回AUTO—HALT狀態5 0。 圖2也包括狀態5 2，其表示在降低功率模式下操作時處 理器的窥察能力，如加入STPCLK#接腳或執行H ALT指令 等以下情況所示。雖然在二種狀態下功率消耗減少了，處 理器仍繼續經由單元4 0來驅動匯流排信號，並保留處理器 的内部機器狀態。快捷記憶體失效舄寫回週期中都支援專 屬輿處理器間窥察。若窺察要求執行—寫回週期，則短週 期的功率消耗會增加。根據本發明，在不必微碼介入下完 全由硬维處理窥察。 在STOP_GRANT與AUTOHALT狀態中，微處理器20藉 由C L K來維持快捷記憶體單元附屬比較遲輯致能，而支援 窺察，包括專屬輿處理器間窥察，如圖〗所示，其中線路 45上的CLK信號接在快捷記憶體25與26的附屬比較遲輯 。換言之，使快捷記憶體的資料陣列部分的I C L K信號失效 -11 - 本紙張又度逋用中國國家橾準（CNS ) Μ規格（210X297公釐） 1^---Μ-----^------1Τ------^ (請先Μ'讀背Φ-之注$項再填寫本頁) A7 B7 經濟部中央橾準局貝工消費合作社印裝 五、發明説明（9 ) 以使功率消耗降至極小。發生窥察時，若有須要則更新 ME SI(如修正，專屬，共享，失效）快捷記憶體協定位元 。嘴务·需要寫回週期時，附屬陣列之外的處理器部分（如至 少資料快捷記憶體，相關快捷記憶體控制邏輯，及資料快 捷記憶體與匯流排介面之間的匯流排）才會醒來。在另—具 體實例中藉由使附屬比較遲輯在某些情況下失效如所有的 快捷記憶體資料是無效，或是使資料陣列的功率降低直到 已偵測一個可窥察的處理，以達到更大規模的省電，然後 稍微増加功率狀態以使附屬執行窺察操作。 要注意的是圖1 - 4僅續·示本疑B月之典型具體實例，但是更 複雜的實施也能提供各種省電方法，而這需要多種不同的 時脈設計。一旦已執行窺察，則相對於使用的特別協定這 也成立。例如除了使第一處理器將資料寫回系統匯流排外 ’第一處理器也可吸收該寫入以維持該線路忙碌。因此業 者將可了解的是可以多種不同的方式執行本發明。 圈3的時序圖顯示STPCLiC#請求與ST〇P_grANT匯流排 週期之間的潛在時間。要注意的是在該燴示具體實例， STPCLK#請求與STOP GRANT匯流排週期之間約有丨〇個時 脈的延遲。此潛在時間與目前指令，CPlJ寫入緩衝區中的 資料量，及系統記憶體性能無關。 處理器2 0的資料快捷記憶體2 6利用Μ E S I協定以執行記 憶體一致性。資料快捷記憶體中的—條線可以在修正、專 屬、共享或無故狀態，但是指令快捷記憶體2 5中的—條線 則僅能在有效或無效狀態中。本發明係關於可以在電腦系 12- 各紙張尺度適用中國國家橾準（CNS )八视格（210X297公着） (請先聞讀背你之注意事項再填寫本萸) -裝. 订 A7 B7 293105 五、發明説明（10 ) 統中產生2或多個處理器共享共同資料的情沉。處理器的區 域快捷記憶趙每當可能時即設法快取資料。在處理器的 具體實例中包括-專屬快捷記憶體—致性機構以確保處理 器（間的資料-致性。若在—處理器中快取任何資料，則 另一處理器會設法存取該資科，而包含該資料的處理器則 通知請求的處理循環已快取資料了。快取線路與包含該資 科的處理器會依目前狀態與另一處理器已提出的請求類型 而變化。 & 根據本發明，基本一致性機構要求未執行一週期且不具 有匯流棑的處理器（以下稱爲最遠的主匯流排或LRM)窺察 所有的MRM匯流排動作（MRM是指擁有匯流排的最近主匯 流排）^執行_匯流棑週期的MRM處理器監測LRM處理器 以注意該資料已包含在LRM快捷記憶體中。_\ 爲了更加了解本發明，可參考圖4A-4D 件裁介面 交換。先假設處理器PB在降低功率模式下__丨_是在外部 匯流排60 —間置。這是指若處理器。在a:|^0_h ALT或 8丁0?_〇11八1^1'狀態的情況》也假設電腦系統中的處理器1)六 僅在外部匯流排60上執行一窝入週期《此外假設匯流排上 的寫入週期是指處理器中修正（M)狀態下的一條線路， 如圖4A的情沉所示。因爲儘管事實上多種其他内部遲輯都 在降低功率，而匯流排單元與内部中斷及窥察運輯仍在處 理器PB中維持活動，而處理器PB會自動窺察外部匯流排6 0 以監測由處理SPA開始的寫入週期。 圖4B顯示處理器PB向處理器PA表示寫入處理已進入修正 -13 本紙張尺度通用中國國家標準（CNS ) A4規格（210X297公釐） IJ ： 裝 訂 線 (請先^讀背命之注意事項再填寫本頁) 經濟部中夬梂準局員工消費合作杜印製 經濟部中央標準局貝工消費合作社印製 A7 一-___B7______ 五、發明説明（II ) 狀態快捷記憶體線路，藉由將聯結處理器信 號加入即可達成此目的。處理器pB也加入一專屬忡裁接腳 BPBREQ#以指示處理器pB已產生一匯流排請求(在此例中 假設處理器P a目前擁有外部匯流排6 0 )。要注意的是 HITM#信號也聯結匯流排6 〇以防止另一主匯流排存取資料 ，直到已完全寫回該線路。處理器？4接著在外部匯流排6〇 上完成寫入週期，彷彿處理器pB不存在。 外部窥察剛好發生於寫入週期在匯流排6〇上完成時，但 是在處理器PB有機會將修正p資料寫回系統記憶體之前。 圖4 B續·示處理器p B將η IT Μ #.信號加入以通知系統在雙處 理器對中快取該窺察位址，且在修正狀態中。此例中的外 部窥察也在同一條線，因而導致PHITM#信號的加入。 在圖4C，於外部匯流排60上發生一仲裁交換，而處理器 Ρ β現在擁有該匯流排。此時，處理器ρ Β寫回μ狀態線。由 電腦系統的觀點看去似乎是單一處理器完成該窺察處理。 注意在圖4 C中2個專屬的仲裁接腳聯結在2個處理器之間， 用以指示匯流排的主權已讓予處理器ΡΒ(或是於完成寫回操 作後，該處理器ΡΑ請求收回主權）。 最後圖4D中的處理器ραμ處理器Ρβ將匯流排的主權讓予 處理器ΡΑ後，再執行原來的寫入週期。重要的是要認可處 理器ΡΒ在整個窺察與寫回過程中乃維持在降低功率消耗的 操作模式，如圖4A-4D所示。這是本發明之主要功能，因 爲其在功率消耗要求的限制下能在電腦系統中提供許多優 點，但仍需要快捷記憶體一致性。 -14- 本紙張尺度適用中國國家標準（CNS > A4規格（21〇><297公釐） n^i 4 ； „^-- (請先·閲讀背旮之注意事項再填寫本頁) 訂 線 293105 at B7

現在參考圈5，圖中顯示一特別的測試暫存器丨2，其巧 括的位元允許軟體將微處理器20的某些特性失效。例如口 將AUTO_HALT特性失效以設定暫存器1 2中位元6爲·, j ” 在此設定中HALT指令的執行不能使處理器的任—功能單 元的内部時脈（ICLK)失效。在一具體實例中將 AUTO—HALT特性預設爲致能，即RESET後設定暫存器12 中位元6爲·’ 0 ”。 其他經由測試暫存器1 2控制的特性，包括供多重處理器 系統用的精密可程式中斷控制（APIC)。在本發明具雜實例 中處理器併入一精密的處理器JS Μ I控制器以支援複雜，多 重處理器環境下的中斷，以及簡易單一處理器環境下的中 斷。區域中斷控制器模組與I/O APIC模組（英代爾公司製造 編號8259Α的元件）於三線串聯匯流排上通訊。設定暫存器 1 2中位元4爲” 1 "時，APIC的特性即完全失效。這表示 APIC電路不能送出或接收任何處理器間中斷。APIC暫存器 空間的讀或寫是經由外部匯流排。 經濟部中央標準扃貝工消费合作社印袈 設定暫存器12中的位元5時，也使得雙處理器仲裁硬體 失效。當設定此位元爲”1”時，一旦處理器成爲最近的主匯 流排（MRM)時，專屬雙處理器特性（如PHIT#，PHITM#， PBREQ#與PBGRNT#接腳）即失效。若此位元接著設定爲 ，，0，，，則再致能D P特性》其他可由暫存器1 2致能/失故的特 性包括：SMM輸入輿離開信息（位元7)，以及快速執行追縱 信號（位元8)。 -15- 本紙張尺度適用中國國家標準（CNS) A4規格（2!〇X297公釐）

Claims (1)

1. 經濟部中央榇準局貝工消費合作社印製 Α8 Β8 C8 D8 π、申請專利範圍 1. 一種多重處理器電腦系統，包含： 一匯流排； —主記憶體，聯結該匯流排： 一第一處理器’聯結該匯流排以執行該主記憶體之資 科處理； 一第二處理器’具有：一匯流排單元，聯結該匯流排 ;一區域快捷記憶體，具有一相關附屬陣列；一鎖相迴 路（PLL)，以產生一時脈信號；及一裝置，當該匯流排 單元、PLL與相關附屬陣列仍聯結該時脈信號時，藉由 將該時脈信號從該第二微處•理器之部分内部遲輯中釋放 ，以降低一功率消耗； 該第二微處理器之匯流棑單元又包括·裝置，在—降 低功率之操作模式時，以窺察該匯流排；及裝置，藉由 該第一微處理器通知該第一微處理器該匯流排上之寫入 週期’要到達該第二微處理器之區域快捷記憶體中修正 之快捷記憶體線路。 2.根據申請專利範固第1項之多重處理器電腦系統，其中 該第二微處理器又包含裝置，於完成該第二微處理器之 寫入週期後’將該修正之快捷記憶體線路寫回該匯流排 上之主記憶體。 3，根據申請專利範圍第2項之多重處理器電腦系統，其中 該第一微處理器又包含裝置，於該第二微處理器完成該 修正之快捷記憶體線路之寫回後，回應該第一微處理器 之通知裝置以再生該寫入週期。 -16- I J"" I I I I I I I 裝— I I I I I 訂— I I I I I 線 (請L閲讀背，面之注f項再填寫本頁) 準 裸 豕 网 Τ / 1 Μ 公 7 9 2 A8 B8 C8 D8 申請專利範園 4_根據申請專利範園第1項之多重處理器電腦系，统，其中 該釋放裝置包含一微編碼之中止指令。 5.根據申請專利範圍第1項之多重處理器電腦系統，其中 該釋放裝置包含一外部接腳，其當斷定時，導致該時脈 信號從該内部邏輯部分釋放。 6 . 一種多重處理器電腦系統，包含： 一外部匯流排； 第一與第二多重處理器，聯結該外部匯流排； 一仲裁機構，其允許該第一與第二微處理器伸裁該外 部匯流排之所有權； 一中斷控制單元，聯結該第一與第二微處理器以控制 處理器間之中_ ; 其中該第一微處理器包括一指令裝置，以中止該時脈 信號至該内部邏輯之主要部分，同時仍提供該時脈信號 到至少一匯流排單元與一資料快捷記憶體之附屬陣列， 導致該第一微處理器在一降低功率模式中操作； 該第一微處理器也包括一暫存器，其具有—第—位元 ，由軟體讀/寫該暫存器以便設定該第—P ;认 次矛位時，該降 低功率模式從操作中失效。 經濟部中央橾準局貝工消費合作社印裝 (請先閲讀背面之注意事項再填寫本頁) 7.根據申請專利範園第6項之多重處理器電腦系統， 遠暫存器又包括一第二位元’其當設定時 構失效。 （時—仲裁機 8 _根據申請專利範圍第7項之多重處理器電腦系統， 該暫存器又包括一第三位元，其當設定時，使中 制單元失效。 斯衩 -17- 私紙張尺度適用中國國家梂準（CNS ) Α4規格（210X297公嫠）