TW201947766A

TW201947766A - 高電子遷移率電晶體

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Publication number: TW201947766A
Application number: TW107115194A
Authority: TW
Inventors: 陳明欽; 吳俊儀; 王淞丞; 杜尚儒; 沈豫俊; 劉家呈; 陳東富; 楊亞諭
Original assignee: 晶元光電股份有限公司
Priority date: 2018-05-04
Filing date: 2018-05-04
Publication date: 2019-12-16
Also published as: TWI701835B

Abstract

一種高電子遷移率電晶體元件，包括：一緩衝層位於一基材上，具有一三族元素氮化物；一通道層位於緩衝層上，具有一三族元素氮化物；一阻障層位於通道層上；一源極位於阻障層上；一汲極位於阻障層上，並與源極隔離；以及一閘極結構位於阻障層上，並位於源極和該汲極之間。閘極結構包括一第一氮化鎵層位於阻障層上，其中第一氮化鎵層無刻意摻雜雜質；一第二氮化鎵層位於第一氮化鎵層上，且具有一種包含第一金屬元素的導電型雜質；一金屬氮化物層位於第二氮化鎵層上，且具有與此種導電型雜質的第一金屬元素相同的一第二金屬元素；以及一閘電極層位於第二氮化鎵層上。

Description

高電子遷移率電晶體

本揭露書是有關於一種半導體元件及其製作方法。特別是有關於一種高電子遷移率電晶體 (High Electron Mobility Transistor，HEMT) 及其製作方法。

高電子遷移率電晶體因為具有較大的能隙(band gap)、較高的崩潰電壓(breakdown voltage, and a higher.)和較高的飽和電壓(saturation voltage)等特性，因此具有耐高溫、高壓、高電流密度及高頻操作的效果；主要應用於功率電路中當作高功率開關或射頻元件使用。

典型的高電子遷移率電晶體，以半導體氮化鋁鎵/氮化鎵(AlGaN/GaN) 高電子遷移率電晶體為例，是藉由氮化鋁鎵/氮化鎵的異質接面(heterojunction)結構，在源極和汲極之間產生高極化場(high polarization field)，使電子在上層氮化鋁鎵層和下層氮化鎵層之間的介面附近高度累積，而形成二維電子氣(Two Dimensional Electron Gas，2DEG)通道。

然而高電子遷移率電晶體通常是一個常開型(耗盡型(depletion mode))元件。因此，需要施予額外負偏壓才能使關閉元件，除了使用上相對較不方便外，也侷限了元件的使用範圍。為了解決此一問題，目前已有增強型(Enhancement-mode)高電子遷移率電晶體被提出，利用在氮化鋁鎵/氮化鎵的異質接面結構上方形成具有高濃度P型雜質的氮化鎵層，與下方的氮化鋁鎵層形成PN接面；或在形成金屬閘極之前，以氟離子轟擊破壞氮化鋁鎵層的晶格結構；亦或以蝕刻方式在氮化鋁鎵層中形成凹室(recess)，再於凹室底部形成金屬閘極，藉由薄化金屬閘極下方的氮化鋁鎵層，以達到不需施予額外偏壓即可關閉二維電子氣之常關型(normally-off mode)元件。

然而，上述方法分別有其技術瓶頸。例如，當採用蝕刻製程來形成凹室結構以提升高電子遷移率電晶體的崩潰電壓時，由於蝕刻精準度不易調控，不易將凹室底部的氮化鋁鎵層厚度調控在特定範圍內，常使相同高電子遷移率電晶體元件之間的夾止電壓(pinch-off voltage)產生很大的變異。由於氟的原子尺寸較小，以氟離子轟擊的高電子遷移率電晶體，在長期高溫高壓操作下，氟離子容易從氮化鋁鎵層中擴散出來，易使增強型高電子遷移率電晶體元件反轉成耗盡型元件，導致整體電路失效。另外，在氮化鋁鎵/氮化鎵上形成P型摻雜氮化鎵層的方式，則會因為摻雜製程的擴散深度難以控制，容易使高濃度的P型雜質，例如鎂離子，擴散進入下方的主動區和通道層，導致高電子遷移率電晶體元件的臨界電壓(threshold voltage)產生飄移，進而發生非典型行為；長久操作之下元件容易失效。

因此，有需要提供一種先進的高電子遷移率電晶體及其製作方法，來解決習知技術所面臨的問題。

本說明書的一實施例揭露一種高電子遷移率電晶體(High Electron Mobility Transistor)元件，包括：一基材、一緩衝層、一通道層、一阻障層(barrier layer)、一源極、一汲極以及一閘極結構。緩衝層位於基材上，具有三族元素氮化物(Group-III-element nitride)。通道層位於緩衝層上，具有三族元素氮化物。阻障層位於通道層上。源極位於阻障層上。汲極位於阻障層上，並與源極隔離。閘極結構位於阻障層上，並位於源極和該汲極之間。閘極結構包括一第一氮化鎵(Gallium nitride)層、一第二氮化鎵層、一金屬氮化物層以及一閘電極層。第一氮化鎵層位於阻障層上，其中第一氮化鎵層無刻意摻雜雜質。第二氮化鎵層位於第一氮化鎵層上，且具有一種包含一第一金屬元素的導電型雜質。一金屬氮化物層位於第二氮化鎵層上，且具有一第二金屬元素；其中第二金屬元素與導電型雜質的第一金屬元素相同。閘電極層位於第二氮化鎵層上。

本說明書的另一實施例揭露一種高電子遷移率電晶體元件，包括：一基材、一緩衝層、一通道層、一氮化鋁鎵阻障層、一源極、一汲極以及一閘極結構。緩衝層位於基材上，具有一三族元素氮化物。通道層位於緩衝層上，具有一三族元素氮化物。氮化鋁鎵阻障層位於通道層上。源極位於阻障層上。汲極位於阻障層上，並與源極隔離。閘極結構位於阻障層上，並位於源極和汲極之間。閘極結構包括：一第一氮化鎵層、一第一金屬氮化物層、一第二氮化鎵層以及一閘電極層。第一氮化鎵層，位於氮化鋁鎵阻障層上，具有一導電型雜質。第一金屬氮化物層位於第一氮化鎵層上。第二氮化鎵層位於第一金屬氮化物層上，具有此導電型雜質。閘電極層位於第二氮化鎵層上。其中，第一氮化鎵層之一部份由閘電極層投影於第一氮化鎵層上的邊緣，分別朝向源極和汲極方向延伸。

本說明書的又一實施例揭露一種高電子遷移率電晶體元件，包括：一基材、一緩衝層、一通道層、一第一阻障層、一第二阻障層、一源極、一汲極以及一閘極結構。緩衝層，位於基材上，具有三族元素氮化物。通道層位於緩衝層上。第一阻障層位於通道層上。第二阻障層位於第一阻障層上。源極位於第一阻障層上。汲極位於第一阻障層上，並與源極隔離。閘極結構位於第一阻障層上，並位於源極和該汲極之間。閘極結構包括：一第一氮化鎵層、一第二氮化鎵層以及一閘電極層。第一氮化鎵層位於第一阻障層上，具有p型導電性。第二氮化鎵層位於第一阻障層上，具有p型導電性，其中第一氮化鎵層之面積大於第二氮化鎵層之面積，且第一氮化鎵層朝向源極和汲極方向延伸。其中，第二阻障層覆蓋第一氮化鎵層和第二氮化鎵層之一部份，暴露出第二氮化鎵層之另一部份，且閘電極層形成在此第二氮化鎵層暴露於外的部份上。

本說明書的一實施例是在提供一種高電子遷移率電晶體及其製作方法，藉由在ㄧ緩衝層、一通道層和一阻障層上方形成包括依序堆疊的一第一氮化鎵層、一第二氮化鎵層、一金屬氮化物層以及一閘電極層的一閘極結構。並使第二氮化鎵層具有複數個導電型雜質。之後，再於阻障層上形成彼此隔離的源極和汲極，使閘極結構位於源極和汲極之間，構成增強型高電子遷移率電晶體。

在本說明書的一實施例中，第一氮化鎵層無刻意摻雜雜質。在製作高電子遷移率電晶體的過程中，採用無刻意摻雜雜質的第一氮化鎵層來作為緩衝層，藉由金屬氮化物層的金屬原子擴散至無刻意摻雜雜質的第一氮化鎵層以形成第二氮化鎵層，可精確掌握形成第二氮化鎵層之摻雜製程的摻雜深度。可防止習知技術，因為直接在阻障層上成長P型電性氮化鎵層，而將P型雜質擴散至阻障層和緩衝層中，而導致整體電路失效的問題。

在本說明書的另一實施例中，第一氮化鎵層和第二氮化鎵層係由具有相同導電型之雜質的氮化鎵所構成；且第一堆疊層具有一個延伸部，由閘電極層投影於第一氮化鎵層上的邊緣，分別朝向源極和汲極方向延伸。可在順向操作時耗盡累積於緩沖層和阻障層之異質接面上的二維電子氣通道的電子，防止高電子遷移率電晶體元件發生電流崩潰(current collapse)現象。在反向操作時，則較容易使通道區形成空乏區，抑制閘極的漏電流，提升高電子遷移率電晶體元件的崩潰電壓。另外，在製作第一氮化鎵層的過程中，藉由位於其下方的金屬氮化層(氮化鋁層)作為蝕刻停止層來圖案化摻雜的氮化鎵層，可以精確控制蝕刻製程的深度，以使圖案化後的第一氮化鎵層具有預期的厚度。可以有效擴大高電子遷移率電晶體元件的製程裕度(processing window)。

在本說明書的又一實施例中，第一氮化鎵層和第二氮化鎵層係由具有相同導電型之雜質的氮化鎵所構成；且第一堆疊層具有一個延伸部，由閘電極層投影於第一氮化鎵層上的邊緣，分別朝向源極和汲極方向延伸；並額外形成一個和阻障層材質相同的第二阻障層，覆蓋第一氮化鎵層和第二氮化鎵層之一部份，暴露出第二氮化鎵層之另一部份，且使閘電極層形成在此第二氮化鎵層暴露於外的部份上。藉以使第一氮化鎵層的延伸部提供一個額外的電場，增加汲極到閘極之間的空乏區寬度，進而紓解閘極邊緣處的尖端峰值電場，有效地提升高電子遷移率電晶體元件的崩潰電壓，並且降低閘極漏電電流。

本說明書是提供一種高電子遷移率電晶體元件的製作方法，可提升高電子遷移率電晶體元件的崩潰電壓，且降低閘極漏電電流，並有效擴大高電子遷移率電晶體元件的製程裕度。為了對本說明書之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉複數個實施例，並配合所附圖式作詳細說明。

但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。

請參照第1A圖至第1E圖，第1A圖至第1E圖係根據本說明書的一實施例所繪示之製作高電子遷移率電晶體元件100的一系列製程結構剖面示意圖。在本實施例之中，製作高電子遷移率電晶體元件100的方法包括下述步驟：

首先提供一基材101，並於基材101上形成具有三族元素氮化物的緩衝層110和通道層102。之後，再於通道層102上形成具有三族元素氮化物的第一阻障層103(如第1A圖所繪示)。在本說明書的一些實施例中，基材101可以是一種半導體基材、絕緣基材、塑化基材或復合基材。半導體基材包含矽基材、GN基材、或SiC基材；絕緣材料包含藍寶石基材、或玻璃基材塑化基材包含聚醯亞胺(polyimide，PI)、聚萘二甲酸乙二酯(polyethylene naphthalate two formic acid glycol ester，PEN)或聚對苯二甲酸乙二酯(polyethylene terephthalate，PET)等基材，其中塑化基材可具有可撓式的特性；復合基材包含由矽與絕緣物組合成的SOI基材(silicon on insulator)。構成緩衝層110和通道層102的三族元素氮化物可以是三族-氮化物半導體材料，包含氮化鋁(Aluminum nitride，AlN)、氮化鎵(Gallium nitride，GaN)或氮化鋁鎵(Aluminum Gallium nitride，AlGaN)。

在本實施例中，基材101可以是一種矽基材或SOI基材，其矽基材的厚度可以介於200奈米(nanometer，nm)至2釐米(millimeter，mm)之間。緩衝層110包含氮化鎵、氮化鋁鎵或上述之組合。通道層係由氮化鎵所構成；阻障層103則係由氮化鋁鎵半導體材料所構成。緩衝層110的厚度可以介於10奈米(nanometer，nm)至100微米(micrometer，µm)之間；通道層102的厚度可以介於10奈米(nanometer，nm)至10微米(micrometer，µm)之間之間；第一阻障層103的厚度可以介於1奈米(nanometer，nm)至100奈米之間。

接著，於阻障層103上形成閘極結構104，在本說明書的一些實施例中，閘極結構104的製作方式包括下述步驟：參考第1B圖，先於阻障層103上依序形成一個無刻意摻雜雜質的氮化鎵層105和一個金屬氮化物層106。其中，無刻意摻雜雜質的氮化鎵層105為ㄧ半導體層，其所包含之半導體材料為本質性半導體(intrinsic semiconductor)，無刻意摻雜雜質的氮化鎵層105磊晶之過程無摻雜雜質，但可能包含材料本質性雜質。無刻意摻雜雜質的氮化鎵層105的厚度實質上介於40奈米(nanometer，nm)至100奈米之間。在本說明書的一些實施例中，無刻意摻雜雜質的氮化鎵層105的厚度以大於60奈米為佳。較佳為70奈米。

之後，參考第1C圖，進行至少一次熱處理製程107，使得金屬氮化物層106中的金屬原子106a擴散入無刻意摻雜雜質的氮化鎵層105中。其中，金屬氮化物層106的金屬原子包含鎂(Mg)、鈹(Be) 、鈣(Ca)、鋅(Zn)等可形成p型氮化物材料。於本實施例中，金屬氮化物層106為氮化鎂層，複數個鎂原子106a擴散入無刻意摻雜雜質的氮化鎵層105中的深度及範圍可藉由熱處理製程107之溫度及時間有效控制調整，避免鎂原子擴散至阻障層103與通道層102，造成2DEG傳輸時外在缺陷捕捉載子。本實施例中，藉由將無刻意摻雜雜質的氮化鎵層105設置於金屬氮化物層106下方，且與阻障層103接觸，在熱處理製程107，鎂原子106a擴散後，將原本的無刻意摻雜雜質的氮化鎵層105轉變成一由實質上不包含鎂原子擴散106a之無刻意摻雜雜質的氮化鎵所構成的第一氮化鎵層105A，以及一個位於第一氮化鎵層105A上，由包含有鎂原子106a (P型電性)之氮化鎵所構成的第二氮化鎵層105B (如第1C圖所繪示)。在本實施例中，金屬氮化物層106的厚度實質上介於3奈米至20奈米之間。無刻意摻雜雜質的第一氮化鎵層105A的厚度可以介於1奈米至20奈米之間；第二氮化鎵層105B的厚度可以介於40奈米至80奈米之間；且第二氮化鎵層105B具有實質介於5E18 個/cm³ 至1E20個/cm³ 之間的鎂原子摻雜濃度。

在熱處理製程107之後，對氮化鎂層106、第二氮化鎵層105B和第一氮化鎵層105A進行一個圖案化製程，例如反應離子蝕刻(Reactive Ion Etching，RIE)製程，以將一部份的阻障層103暴露於外。之後，可選擇性的再以另一次蝕刻製程111來圖案化氮化鎂層106，以於氮化鎂層106中形成一個開口106b，將一部分第二氮化鎵層105B暴露於外，(如第1D圖所繪示)。蝕刻製程111步驟可依氮化鎂層106厚度決定是否需進行開口。於一實施例中，氮化鎂層106厚度約3至5奈米則可不進行開口106b步驟。

接著，於圖案化的氮化鎂層106上進行金屬沉積製程，以金屬材料，例如鈦(Ti)、鎢(W) 或其他金屬及其合金，填充開口106b，以於開口106b中形成閘電極層108，並與第二氮化鎵105B形成歐姆接觸(Ohmic contact)，完成閘極結構104的製作。後續，於阻障層103上形成彼此隔離的源極109A和汲極109B，並與阻障層103形成歐姆接觸，且使閘極結構104位於源極109A和汲極109B之間，完成如第1E圖所繪示之高電子遷移率電晶體元件100的製備。

其中，源極109A和汲極109B可以包括鈦鋁(TiAl)合金。值得注意的是，雖然在本實施例中，源極109A和汲極109B是形成於閘電極層108之後。但是在本說明書的一些實施例中，源極109A和汲極109B也可以先於閘電極層108形成。在另外一些實施例中，由於形成源極109A和汲極109B以及於閘電極層108的熱預算，已足夠將氮化鎂層106中的複數個鎂離子106a驅入無刻意摻雜雜質的氮化鎵層105的頂部。因此，可以省略熱處理製程107。

在本實施例中，由第二氮化鎵層105B、氮化鎵層105A與通道層102所形成的PIN接面，在順向操作可提升臨界電壓(threshold voltage)，且增加長期操作下穩定性；在逆向操作可顯著減少高電子遷移率電晶體元件100的漏電路徑與提高崩潰電壓。另外，在製作高電子遷移率電晶體元件100的過程中，藉由先在氮化鎂層106與阻障層103之間形成無刻意摻雜雜質的氮化鎵層105，再以熱處理將氮化鎂層106的鎂離子擴散入無刻意摻雜雜質的氮化鎵層105的方式，來形成具有P型電性之氮化鎵所構成的第二氮化鎵層105B。相對於習知技術因直接在阻障層103上成長P型電性氮化鎵層，本實施例可較精準地控制P型雜質的摻雜深度，避免將鎂離子擴散至主動區和通道(阻障層103和通道層102)的問題。且製程中氮化鎂層106可以對第二氮化鎵層105B提供保護作用，避免第二氮化鎵層105B的表面裸露與大氣接觸，有助於提升高電子遷移率電晶體元件100的製程良率。

然而，高電子遷移率電晶體元件中閘極結構的安排並不以此為限。例如請參照第2圖，第2圖係根據本說明書的另一實施例所繪示的一種高電子遷移率電晶體元件200的結構剖面圖。高電子遷移率電晶體元件200的結構，與第1D圖所繪示之高電子遷移率電晶體元件100的結構與製程大致類似。二者的差別在於：閘電極層208並未與下方的第二氮化鎵層105B直接接觸。

在本實施例中，由於形成開口206b的製程，並未使開口206b完全貫穿金屬氮化物層206，例如氮化鎂層。故而，使後續形成於開口206b中的閘電極層208，仍保有位於其下方的一部分氮化鎂層206 ，而未與第二氮化鎵層105B直接接觸。此種閘極結構204的安排，可抑制高電子遷移率電晶體元件200操作時，閘電極層208發生漏電流，可增加高電子遷移率電晶體元件200元件的操作可靠度。

請參照第3圖，第3圖係根據本說明書的又一實施例所繪示的一種高電子遷移率電晶體元件300的結構剖面圖。高電子遷移率電晶體元件300的結構，與第1D圖所繪示之高電子遷移率電晶體元件100的結構與製程大致類似。二者的差別在於：高電子遷移率電晶體元件300的閘極結構304更包括一個位於氮化鎂層306和閘電極層308之間的第三氮化鎵層311。

在本實施例中，將金屬氮化物層306例如氮化鎂層形成於第三氮化鎵層311與第1B圖所繪示之無刻意摻雜雜質的氮化鎵層105之間，再藉由熱製程107，使氮化鎂層306中的鎂離子往下與往上擴散至氮化鎵層105和第三氮化鎵層311中，使得該兩層經鎂離子擴散成為帶有P型電性的第二氮化鎵層105B以及第三氮化鎵層311，並且餘留一部分的無刻意摻雜雜質的第一氮化鎵層105A。於一實施例中，第三氮化鎵層311在靠近氮化鎂層306的部份中含有的鎂離子高於第三氮化鎵層311遠離氮化鎂層306的部份中含有的鎂離子。在高電子遷移率電晶體元件300操作時，帶有P型電性的第三氮化鎵層311具有抑制閘電極層308漏電流的功效，可增加高電子遷移率電晶體元件300元件的操作可靠度。

請參照第4A圖至第4E圖，第4A圖至第4E圖係根據本說明書的再一實施例所繪示之製作高電子遷移率電晶體元件400的一系列製程結構剖面示意圖。在本實施例之中，製作高電子遷移率電晶體元件400的方法包括下述步驟：

首先提供一基材401，並於基材401上依序形成具有半導體三族元素氮化物的緩衝層110和通道層402。之後，再於通道層402上形成具有三族元素氮化物的第一阻障層403。在本說明書的一些實施例中，基材401可以是一種半導體基材、絕緣基材、塑化基材或復合基材。半導體基材包含矽基材、GN基材、或SiC基材；絕緣材料包含藍寶石基材、或玻璃基材塑化基材包含聚醯亞胺(polyimide，PI)、聚萘二甲酸乙二酯(polyethylene naphthalate two formic acid glycol ester，PEN)或聚對苯二甲酸乙二酯(polyethylene terephthalate，PET)等基材，其中塑化基材可具有可撓式的特性；復合基材包含由矽與絕緣物組合成的SOI基材(silicon on insulator)。

在本實施例中，基材401可以是一種矽基材或SOI基材。緩衝層110包含氮化鎵、氮化鋁鎵或上述之組合。通道層402係由氮化鎵所構成；第一阻障層403則係由氮化鋁鎵所構成。緩衝層110的厚度可以介於10奈米至100微米之間；通道層402的厚度可以介於10奈米至10微米之間；第一阻障層403的厚度可以介於1奈米至100 奈米之間。

之後，再於第一阻障層403上依序形成第一P型氮化鎵層404、第一金屬氮化物層405和第二P型氮化鎵層406半導體疊層。之後，在第二P型氮化鎵層406上方形成閘電極層407(如第4A圖所繪示)。在本說明書的一些實施例中，第一金屬氮化物層405可以包括氮化鋁。第一P型氮化鎵層404的厚度可以介於1奈米至3 奈米之間。第一金屬氮化物層405的厚度可以介於1奈米至3 奈米之間；第二P型氮化鎵層406的厚度可以介於30奈米至100 奈米之間。

接著，以閘電極層407為蝕刻罩幕，以第一金屬氮化物層405為蝕刻停止層，進行第一蝕刻製程408，藉以圖案化第二P型氮化鎵層406。在移除一部份第二P型氮化鎵層406之後，將一部分第一金屬氮化物層405暴露於外(如第4B圖所繪示)。

再以閘電極層407和圖案化後的第二P型氮化鎵層406為蝕刻罩幕，以第一P型氮化鎵層404為蝕刻停止層，進行第二蝕刻製程409，藉以圖案化第一金屬氮化物層405。在移除一部份第一金屬氮化物層405之後，將一部分第一P型氮化鎵層404暴露於外(如第4C圖所繪示)。

然後，採用圖案化光阻410為蝕刻罩幕，以第一阻障層403為蝕刻停止層，進行第三蝕刻製程411，藉以圖案化第一P型氮化鎵層404。並在移除一部份第一P型氮化鎵層404之後，將一部分第一阻障層403暴露於外，以形成如第4D圖所繪示的閘極結構412。在本說明書的一些實施例中，閘極結構412包括圖案化後的第一P型氮化鎵層404A、圖案化後的第一金屬氮化物層405A、圖案化後的第二P型氮化鎵層406A以及閘電極層407。圖案化後的第一P型氮化鎵層404A的平面尺寸，實質上大於、圖案化後的第一金屬氮化物層405A、圖案化後的第二P型氮化鎵層406A以及閘電極層407的平面尺寸。

詳言之，經過第一蝕刻製程408和第二蝕刻製程409之後，圖案化後的第一金屬氮化物層405A、圖案化後的第二P型氮化鎵層406A以及閘電極層407三者具有相同的平面尺寸或相近的形狀。於一實施例中，圖案化後的第一金屬氮化物層405A、圖案化後的第二P型氮化鎵層406A以及閘電極層407三者具有相互重疊的邊緣。圖案化後的第一P型氮化鎵層404A包括一個堆疊部404A1和一個延伸部404A2。堆疊部404A1與圖案化後的第一金屬氮化物層405A、圖案化後的第二P型氮化鎵層406A以及閘電極層407實質上對準且重疊。延伸部404A2則由閘電極層407(圖案化後的第一金屬氮化物層405A和圖案化後的第二P型氮化鎵層406A)投影於圖案化後的第一P型氮化鎵層404A上的邊緣404A3，向外延伸一段距離。例如，在本實施例中，延伸部404A2則由閘電極層407、圖案化後的第一金屬氮化物層405A或圖案化後的第二P型氮化鎵層406A投影於圖案化後的第一P型氮化鎵層404A上的邊緣404A3，向外延伸約8微米至12微米。

後續，於第一阻障層403上形成彼此隔離的源極413A和汲極413B，使閘極結構412位於源極413A和汲極413B之間。並形成鈍化層414，覆蓋於暴露在外的一部份第一阻障層403上，完成如第4E圖所繪示之高電子遷移率電晶體元件400的製備。在本實施例中，源極413A和汲極413B可以分別距離圖案化後的第一P型氮化鎵層404A的延伸部404A2約3微米。

在本實施例中，圖案化後的第一P型氮化鎵層404A置於第一阻障層403之上，在順向操作時有助於將在反向操作時越過第一阻障層403而被捕捉在第一P型氮化鎵層404A與第一阻障層403介面間的電子引導至閘極電極407，因此可降低高電子遷移率電晶體元件400發生電流崩塌(current collapse)現象。在反向操作時，延伸部404A2下方的第一阻障層403及通道層402之間會形成局部空乏區，因此可抑制閘極結構412的漏電流，並提升高電子遷移率電晶體元件400的崩潰電壓。

在製作閘極結構412的過程中，藉由在第二P型氮化鎵層406下方形成一個第一金屬氮化物層405來做為蝕刻停止層，於蝕刻製程中蝕刻劑對第二P型氮化鎵層406與第一金屬氮化物層405兩層有不同的蝕刻速率，可以更精準地控制第一蝕刻製程408的蝕刻深度，以使圖案化後的第二P型氮化鎵層406A具有預期的厚度。於一實施例中，選擇氮化鋁做為第一金屬氮化物層405的材料，蝕刻劑對第二P型氮化鎵層406的蝕刻速率大於其對第一金屬氮化物層405的蝕刻速率，可以避免過蝕刻的情況發生。藉由同一原理，也可以選擇適合的蝕刻劑，有效控制第二蝕刻製程409的蝕刻深度，以使圖案化後的第一金屬氮化物層405A也具有預期的厚度。藉由同一原理，也可以有效控制第三蝕刻製程411的蝕刻深度，以使圖案化後的第一P型氮化鎵層404A具有預期的厚度，進而擴大高電子遷移率電晶體元件400的製程裕度。於一實施例中，第一金屬氮化物層405可形成於閘電極層407和圖案化後的第二P型氮化鎵層406A之間，第一金屬氮化物層405的材料包含氮化鋁以及氮化鎵。

請參照第5圖，第5圖係根據本說明書的又另一實施例所繪示的一種高電子遷移率電晶體元件500的結構剖面圖。高電子遷移率電晶體元件500的結構與第4E圖所繪示之高電子遷移率電晶體元件400的結構，與製程大致類似，差別在於：高電子遷移率電晶體元件500更包括一個第二金屬氮化物層515。

在本實施例中，為了更精準地控制圖案化後之第一P型氮化鎵層404A的厚度。在本說明書的一些實施中，在形成第一P型氮化鎵層404之前，較佳可以在第一阻障層403上形成一個第二金屬氮化物層，使第二金屬氮化物層位於第一阻障層403和後續形成的第一P型氮化鎵層404之間。而在圖案化第一P型氮化鎵層404同時，藉由第三蝕刻製程411將一部分的第二金屬氮化物層加以移除，以形成圖案化後的第二金屬氮化物層515。圖案化後的第二金屬氮化物層515和圖案化後的第一P型氮化鎵層404A具有相同的平面尺寸。於一實施例中，形成圖案化後的第二金屬氮化物層515的步驟和第三蝕刻製程411分開，在完成第三蝕刻製程411後，藉由另ㄧ蝕刻製程圖案化第二金屬氮化物層以形成圖案化後的第二金屬氮化物層515。

在本說明書的一些實施例中，構成圖案化後的第二金屬氮化物層515的材料，可以與構成圖案化後的第一金屬氮化物層405A的材料相同或不同。在本實施例中，第二金屬氮化物層515和圖案化後的第一金屬氮化物層405A皆包含氮化鋁。

請參照第6A圖至第6B圖，第6A圖至第6B圖係根據本說明書的又再一實施例所繪示製作高電子遷移率電晶體元件600的部分製程結構剖面示意圖。在本實施例之中，高電子遷移率電晶體元件600的結構大致與第4E圖所繪示之高電子遷移率電晶體元件400的結構類似，差別在於高電子遷移率電晶體元件600還包括一個第二阻障層616。由於製作高電子遷移率電晶體元件600的前段製程，與第4A圖至第4C圖所述的步驟相同，故不再贅述。於一實施例中，高電子遷移率電晶體元件600可以選擇性不具有第一金屬氮化物層405A。

在形成閘極結構412之後，於未被閘極結構412覆蓋的一部分第一阻障層403上，形成第二阻障層616 ，以覆蓋在圖案化後的第一P型氮化鎵層404A和一部分圖案化後的第二P型氮化鎵層406A，並將另一部份的第二P型氮化鎵層406A暴露於外，並且使閘電極層407形成在圖案化後的第二P型氮化鎵層406A被暴露於外的這個部份上。例如，在本實施例中，如第6A圖所繪示，第二阻障層616可以覆蓋在圖案化後之第一P型氮化鎵層404A的延伸部404A1的上方，但並未覆蓋超過圖案化後的第二P型氮化鎵層406A的頂部。而使圖案化後之第二P型氮化鎵層406A的下半部嵌設於第二阻障層616 之中，並將圖案化後之第二P型氮化鎵層406A的上半部和閘電極層407暴露於外。後續，再於第二阻障層616上形成彼此隔離的源極413A和汲極413B，使閘極結構412位於源極413A和汲極413B之間(如第6B圖所繪示)。

在本說明書的另一些實施例中，形成第二阻障層的步驟，可以早於閘極的形成。例如請參照第7A圖至第7C圖，第7A圖至第7B圖係根據本說明書的又再一實施例所繪示製作高電子遷移率電晶體元件700的部分製程結構剖面示意圖。

首先，可以採用至少一個圖案化光阻層701(而非採用如第4A圖至第4D圖所繪示的閘極407)來做為蝕刻罩幕，分別對第二P型氮化鎵層406和第一金屬氮化物層405進行蝕刻，以形成圖案化的第二P型氮化鎵層406A和圖案化的第一金屬氮化物層405A (如第7A圖所繪示)。

移除圖案化光阻層701之後，採用另一個圖案化光阻710為蝕刻罩幕，以第一阻障層403為蝕刻停止層，對第一P型氮化鎵層404進行蝕刻以形成圖案化的第一P型氮化鎵層404(如第7B圖所繪示)。

移除圖案化光阻710之後，以磊晶再成長(regrowth)技術在圖案化後的第一P型氮化鎵層404A和第一阻障層403上方，形成第二阻障層716並覆蓋第一阻障層403暴露於外的部分、圖案化後的第一P型氮化鎵層404A、圖案化的第一金屬氮化物層405A以及圖案化後之第二P型氮化鎵層406A的下半部；並將圖案化後之第二P型氮化鎵層406A的上半部以及頂部暴露於外。後續，以沉積和圖案化製程，於圖案化後之第二P型氮化鎵層406A的頂部形成閘極707，並於第二阻障層716上形成彼此隔離的源極413A和汲極413B，使閘極結構712(包括閘極707、圖案化後的第一P型氮化鎵層404A、圖案化的第一金屬氮化物層405A以及圖案化後之第二P型氮化鎵層406A)位於源極413A和汲極413B之間，完成如第7C圖所繪示之高電子遷移率電晶體元件700的製備。

在第6A圖至第7C圖的實施例中，構成第二阻障層616/716的材料，可以與構成第一阻障層403的材料相同或不同。第二阻障層616/716的厚度可以介於20奈米至100奈米之間。在本實施例中，第二阻障層616/716和第一阻障層403的材料相同都是由氮化鋁鎵所構成。因此，第一阻障層403和第二阻障層616/716可以整合成一個氮化鋁鎵層，使圖案化後之第一P型氮化鎵層404A被整合後的氮化鋁鎵層完全包覆。

於上述實施例中，圖案化後的第一P型氮化鎵層404A、或圖案化後的第二P型氮化鎵層406A可藉由上述實施例之方式，在元件中形成一無刻意摻雜的氮化鎵層，並在其上方或下方插入一層氮化鎂層，經由熱處理將氮化鎂層中的鎂離子擴散至無刻意摻雜的氮化鎵層以形成P型氮化鎵層，再進行圖案化第一P型氮化鎵層404A、第二P型氮化鎵層406A之步驟。

因為包覆於氮化鋁鎵層中的圖案化後之第一P型氮化鎵層404A，具有延伸超過閘電極層407/707邊緣的延伸部404A2，可用來作為場板，對其所覆蓋區域提供一個額外的電場，以有效地空乏該覆蓋區域所累積的電子，使汲極到閘極之間的空乏區寬度增加，造成電場的重新分布，進而紓解原本在閘極邊緣處的尖端峰值電場，有效地提升高電子遷移率電晶體元件600的崩潰電壓，並且降低閘極漏電電流。另外，額外增加的氮化鋁鎵第二阻障層616/716 也有電流補償作用。

在實際操作時，圖案化後之第一P型氮化鎵層404A之延伸部404A2的厚度及p型雜質，例如Mg的摻雜濃度，較佳係參考高電子遷移率電晶體元件600/700延伸部404A2下方之二維電子氣通道中的載子濃度來決定。換言之，以延伸部404A2作為場板，對其所覆蓋區域下方二維電子氣通道中二維電子氣被局部空乏的程度來判斷。例如，在本說明書的一些實施例中，當高電子遷移率電晶體元件600/700中第一P型氮化鎵層404A之p型雜質摻雜濃度為1E20 個/cm³ 時，延伸部404A2的厚度較佳係小於等於2奈米時，延伸部404A2下方的二維電子氣被局部空乏。當電子遷移率電晶體元件600/700中第一P型氮化鎵層404A之p型雜質摻雜濃度為5E19 個/cm³ 時，延伸部404A2的厚度較佳係小於等於3奈米時，延伸部404A2下方的二維電子氣被局部空乏。

根據上述實施例，本說明書是在提供一種高電子遷移率電晶體及其製作方法，藉由在緩衝層、通道層和阻障層上方形成包括依序堆疊的第一氮化鎵層、第二氮化鎵層、金屬氮化物層以及閘電極層的閘極結構。並使第二氮化鎵層具有複數個P/N導電型雜質。之後，再於阻障層上形成彼此隔離的源極和汲極，使閘極結構位於源極和汲極之間，構成增強型高電子遷移率電晶體。

在本說明書的一實施例中，第一氮化鎵層無刻意摻雜雜質。在製作高電子遷移率電晶體的過程中，採用無刻意摻雜雜質的第一氮化鎵層來作為緩衝層，以可精確掌握形成第二氮化鎵層之摻雜製程的摻雜深度。可防止習知技術，因為直接在阻障層上成長P型電性氮化鎵層，而將P型雜質擴散至阻障層和緩衝層中，而導致整體電路失效的問題。

在本說明書的另一實施例中，第一氮化鎵層和第二氮化鎵層係由具有相同導電型之雜質的氮化鎵所構成；且第一堆疊層具有一個延伸部，由閘電極層投影於第一氮化鎵層上的邊緣，分別朝向源極和汲極方向延伸。可在順向操作時耗盡累積於緩沖層和阻障層之異質接面上的二維電子氣通道的電子，防止高電子遷移率電晶體元件發生電流崩潰現象。在反向操作時，則較容易使通道區形成空乏區，抑制閘極的漏電流，提升高電子遷移率電晶體元件的崩潰電壓。另外，在製作第一氮化鎵層的過程中，藉由位於其下方的金屬氮化物層(氮化鋁層)作為蝕刻停止層來圖案化摻雜的氮化鎵層，可以精確控制蝕刻製程的深度，以使圖案化後的第一氮化鎵層具有預期的厚度。可以有效擴大高電子遷移率電晶體元件的製程裕度。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、200、300、400、500、600、700‧‧‧高電子遷移率電晶體元件

101、401‧‧‧基材

102、402‧‧‧通道層

103、403‧‧‧阻障層

104、204、304、412、712‧‧‧閘極結構

105‧‧‧無刻意摻雜雜質的氮化鎵層

105A‧‧‧第一氮化鋁鎵層

105B‧‧‧第二氮化鋁鎵層

106、206、306‧‧‧金屬氮化物層

106a‧‧‧鎂離子

106b、206b‧‧‧開口

107‧‧‧熱處理製程

108、208、308‧‧‧閘電極層

109A、413A‧‧‧源極

109B、413B‧‧‧汲極

110‧‧‧緩衝層

111‧‧‧蝕刻製程

311‧‧‧第三氮化鎵層

404‧‧‧第一P型氮化鎵層

404A‧‧‧圖案化後的第一P型氮化鎵層

404A1‧‧‧堆疊部

404A2‧‧‧延伸部

404A3‧‧‧邊緣

405‧‧‧第一氮化鋁層

405A‧‧‧圖案化後的第一氮化鋁層

406‧‧‧第二P型氮化鎵層

406A‧‧‧圖案化後的第二P型氮化鎵層

407、707‧‧‧閘電極層

408‧‧‧第一蝕刻製程

409‧‧‧第二蝕刻製程

410、701、710‧‧‧圖案化光阻

411‧‧‧第三蝕刻製程

414‧‧‧鈍化層

515‧‧‧圖案化後的第二金屬氮化物層

716‧‧‧第二阻障層

為了對本說明書之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：第1A圖至第1E圖係根據本說明書的一實施例所繪示之製作高電子遷移率電晶體元件的一系列製程結構剖面示意圖；第2圖係根據本說明書的另一實施例所繪示的一種高電子遷移率電晶體元件的結構剖面圖；第3圖係根據本說明書的又一實施例所繪示的一種高電子遷移率電晶體元件的結構剖面圖；第4A圖至第4E圖係根據本說明書的再一實施例所繪示之製作高電子遷移率電晶體元件的一系列製程結構剖面示意圖；第5圖係根據本說明書的又另一實施例所繪示的一種高電子遷移率電晶體元件的結構剖面圖第6A圖至第6B圖係根據本說明書的又再一實施例所繪示之製作高電子遷移率電晶體元件的部分製程結構剖面示意圖；以及第7A圖至第7C圖係根據本說明書的又一實施例所繪示之製作高電子遷移率電晶體元件的部分製程結構剖面示意圖。

無。

Claims

一種高電子遷移率電晶體(High Electron Mobility Transistor)元件，包括：一基材；一緩衝層，位於該基材上，具有一三族元素氮化物(III- nitride)；一通道層，位於該緩衝層上，具有該三族元素氮化物；一阻障層(barrier layer)，位於該通道層上；一源極，位於該阻障層上；一汲極，位於該阻障層上，並與該源極隔離；以及一閘極結構，位於該阻障層上，並位於該源極和該汲極之間，包括：一第一氮化鎵(Gallium nitride)層，位於該阻障層上，其中該第一氮化鎵層無刻意摻雜雜質；一第二氮化鎵層，位於該第一氮化鎵層上，且具有一導電型雜質，其中該導電型雜質包含一第一金屬元素；一金屬氮化物層位於該第二氮化鎵層上，其中該金屬氮化物層包含一第二金屬元素與該導電型雜質之該第一金屬元素相同；以及一閘電極層，位於該第二氮化鎵層上。
如申請專利範圍第1項所述之高電子遷移率電晶體元件，其中該金屬氮化物層包含一氮化鎂層，該氮化鎂層具有一開口，其中該閘極層穿過該開口與該第二氮化鎵層接觸，或該閘極層位於該開口中不與該第二氮化鎵層接觸。
如申請專利範圍第1項所述之高電子遷移率電晶體元件，更包括一第三氮化鎵層，位於該金屬氮化物層和該閘極層之間，且該第三氮化鎵層具有該導電型雜質。
如申請專利範圍第1項所述之高電子遷移率電晶體元件，其中該金屬氮化物層之材料包含氮化鎂，該第一金屬元素及該第二金屬元素包含一鎂元素。
一種高電子遷移率電晶體元件，包括：一基材；一緩衝層，位於該基材上，具有一三族元素氮化物；一通道層，位於該緩衝層上，具有該三族元素氮化物；一阻障層，位於該通道層上；一源極，位於該阻障層上；一汲極，位於該阻障層上，並與該源極隔離；以及一閘極結構，位於該阻障層上，並位於該源極和該汲極之間，包括：一第一氮化鎵層，位於該阻障層上，具有一導電型雜質；一第一金屬氮化物層，位於該第一氮化鎵層上；一第二氮化鎵層，位於該第一金屬氮化物層上，具有該導電型雜質；以及一閘電極層，位於該第二氮化鎵層上；其中，該第一氮化鎵層之一部份由該閘電極層投影於該第一氮化鎵層上的一邊緣，分別朝向該源極和該汲極方向延伸。
如申請專利範圍第5項所述之高電子遷移率電晶體元件，更包括一第二金屬氮化物層，位於該第一氮化鎵層和該阻障層之間，其中該第一金屬氮化物層與該第二金屬氮化物層具有一相同材料。
如申請專利範圍第6項所述之高電子遷移率電晶體元件，其中該第一金屬氮化物層與該第二金屬氮化物層之材料包含氮化鋁。
一種高電子遷移率電晶體元件，包括：一基材；一緩衝層，位於該基材上，具有一三族元素氮化物；一通道層，位於該緩衝層上；一第一阻障層，位於該通道層上；一第二阻障層，位於該第一阻障層上；一源極，位於該第一阻障層上；一汲極，位於該第一阻障層上，並與該源極隔離；一閘極結構，位於該第一阻障層上，並位於該源極和該汲極之間，包括：一第一氮化鎵層，位於該第一阻障層上，具有一p型導電性；一第二氮化鎵層，位於該第一阻障層上，具有該p型導電性，其中該第一氮化鎵層之一面積大於該第二氮化鎵層之一面積，且該第一氮化鎵層朝向該源極和該汲極方向延伸；以及一閘電極層；其中該第二阻障層，覆蓋該第一氮化鎵層和該第二氮化鎵層之一部份，暴露出該第二氮化鎵層之另一部份，且該閘電極層形成在該另一部份上。
如申請專利範圍第8項所述之高電子遷移率電晶體元件，更包含一金屬氮化物層位於該第一氮化鎵層及該第二氮化鎵層之間。
如申請專利範圍第9項所述之高電子遷移率電晶體元件，其中該金屬氮化物層之材料包含氮化鋁。