SU987804A1

SU987804A1 - Device for computing digital filter coefficients

Info

Publication number: SU987804A1
Application number: SU813313873A
Authority: SU
Inventors: Александр Михайлович Никонов
Original assignee: Минское Высшее Инженерное Зенитное Ракетное Училище Пво
Priority date: 1981-07-07
Filing date: 1981-07-07
Publication date: 1983-01-07

Description

1one

Изобретение относитс к вычисли-, тельной технике и может быть использовано дл вычислени коэффициентов цифрового фильтра, основанного на использовании алгоритма быстрого преобразовани Фурье (БПФ) при цифровой обработке сигналов.The invention relates to a computational technique and can be used to calculate the coefficients of a digital filter based on the use of the Fast Fourier Transform (FFT) algorithm in digital signal processing.

Известен цифровой фильтр радиолокационной системы со сжатием импульсов , содержащий блок пам ти импульсной характеристики (излучаемого сигнала), блок преобразовани Фурье, блок умножени и блок пам ти коэффициентов СОВ этом устройстве коэффициенты вычисл ютс в самом фильтре по заданной импульсной характеристике. Это обеспечивает получение заданной импульсной характеристики фильтра, однако в этом устройстве коэффициенты вычисл ютс с помощью преобразовани Фурье, дл выполнени которого необходимо выполнить большое количество арифметических операций.The known digital filter of a radar system with compression of pulses, contains a memory block of the impulse response (emitted signal), a Fourier transform unit, a multiplication unit and a memory block of the COV coefficients of this device. This provides the desired impulse response of the filter; however, in this device, the coefficients are calculated using the Fourier transform, which requires a large number of arithmetic operations to be performed.

а следовательно затратить большое врем и сложное оборудование. Кроме того, чаще бывает задана не импульсна характеристика фильтра, а его частотна характеристика.therefore spend a lot of time and complex equipment. In addition, more often it is not the impulse response of the filter that is set, but its frequency response.

Известно также устройство дл вычислени коэффициентов фильтров, сО держащее два блока пам ти, блок ум ножени , блок посто нной пам ти ком бинационнОй сумматор-вычитатель, два накапливающих сумматора-вычитател , регистр, два счетных триггера, два двоичных счетчика, элемент И и дешифратор , в котором коэффициенты вычисл ютс по заданной частотной ха рактеристике без выполнени преобразовани Фурье и с уменьшенным количеством выполн емых арифметических операций 2 J.It is also known a device for calculating filter coefficients, combining two memory blocks, a smart block unit, a fixed memory block, a combination adder-subtractor, two accumulating adder-subtractors, a register, two counting triggers, two binary counters, an And element, and a decoder where the coefficients are calculated from a given frequency response without performing a Fourier transform and with a reduced number of arithmetic operations performed 2 J.

Недостаток известного устройства заключаетс в том, что размер преобразовани Фурье N при выполнении цифровой фильтрации должен быть равным удвоенной длине импульсной характеристики фильтра L, в то врем как оптимальна величина N приблизительно равна , Это приводит к то му, что количество вычислений, необходимых дл выполнени фильтрации, возрастает по сравнению с минимально возможным и может привести к значительному усложнению с минимально возможным и может привести к значительному усложнени конструкции цифрового фильтра. Цель изобретени - расширение . функциональных возможностей устройства за счет вычислени коэффициентов дл фильтров, использующих быстрое преобразование Фурье с размером преобразовани Lц, где W(j - про извольное число; L - длина импульсной характеристики .фильтра. Поставленна цель достигаетс тем что в устройство дл вы иcлeни кодффициентов цифрового фильтра, содержащее первый блок пам ти, информа ционный вход которого вл етс первым входом устройства, а адресный вход соединен с выходом комбинационного сумматрра-вычитател , последова тельно соединенные блок посто нной пам ти, блок умножени , накапливаюсумматрр-вычитатель и второй бло щий пам ти, вход записи которого подключен к выходу дешифратора, вход которого объединен с первым информационным входом комбинационного сумматора вычитател , счетный триггер, вход которого вл етс вторым входом устройства , первый выход соединен с пер вым входом элемента И, а второй вы ход - с входом первого счетчика импульсов , и второй счетчик импульсов, выход которого подключен ко второму информационному входу комбинационного сумматора-вычитател , введены сум маторы, дополнительный комбинационный сумматор-вычитатель, дополнитель ный счетчик импульсов, дополнительны блоки умножени и инвертор, при этом выход первого блока пам ти подключен к другому входу блока умножени , пер вый выход счетного триггера соединен с управл ющим входом дополнительного koмбинaциoннoro сумматора-вычитател , с первым входом первого сумматора и через инвертор с управл ющим входом комбинационного . сумматора-вы . читател , информационный выход первого счетчика импульсов подключен к второму входу первого сумматора, выход которого соединен с входом дешиф ратора и первым входом первого Дополнительного блока умножени , а вы- ход переноса - к первому управл ющему входу накалпивающего сумматоравычитател и к входу дополнительного счетчика импульсов, выход переноса которого соединен с входом второго счетчика импульсов, а информационный выход - с первым информационным входом дополнительного комбинационного сумматора-вычитател и с первым входом второго сумматора, выход которого подключен к адресному входу второго блока пам ти, а второй вход - к ВЫХОДУ второго допол « нительного блока умножени , первый вход которого соединен с выходом второго счетчика, а второй вход объединен со вторым входом первого дополнительного блока умножени и вл етс третьим входом устройства,,причем выход первого дополнительного блока умножени соединен со вторым информационным входом дополнительного комбинационного сумматора-вычитател , выход которого подключен к адресному входу блока посто нной пам ти и к второму входу элемента И, выход которого подключен к второму I управл ющему входу накапливающего сумматора-вычитател , вход синхронизации которого объединен с входом счетного триггера. На чертеже представлена структурна электрическа схема предлагаемого устройства. Устройство содержит первый и второй блоки 1 и 2 пам ти, блок 3 Умножени , дополнительные блоки и 5 умножени , накапливающий сумматорвычитатель 6, блок 7 посто нной пам ти , комбинационный сумматор-вычитатель 8, дополнительный комбинационный сумматор-вычитатель 9, первый и второй сумматоры 10 и 11, счетный триггер 12, первый и второй счетчики 13 и Т импульсов, дополнительный счетчик 15 импульсов, дешифратор 16, элемент И 17 и инвертор 18. В качестве блоков 1 и 2 пам ти используют полупроводниковые статические запоминающие устройства. Единичный сигнал на входе Запись блоков пам ти включает их в режим записи . Счетный триггер 12 и счетчики 13-15 импульсов в предлагаемом устройстве построены с использованием 5 только входа пр мого счета. В качестве счетного триггера 12 используют любой D-триггер. В этом случае в качестве его второго выхода необходимо использовать инверсный выход триггера. Пересчет триггера и счетчиков происходит по переднему фрон ту сигнала. В качестве сумматоров 10 и 11 и комбинационных сумматоров-вычитателей 8 и 9 используют любые комбинационные устройства соответствующего назначени . Единичный сигнал на управл ющем входе сумматора-вычитател включает его в режим вычитани . Ком бинационный сумматор-вычитатель 8 работает в дополнительном коде, а до полнительный комбинационный суммато вычитатель 9 - в пр мом, В качестве блока 3 умножени используетс матричное устройство умножени комплексных чисел, а в каче стве блоков умножени и 5 устрой ство умножени действительных чисел . причем один из сомножителей, посту .. пающих на блоки 4 и 3 умножени выби раетс обычно равным целой степени двух, вследствие чего операци умно жени сводитс к сдвигу другого сомн жител на фиксированное количество разр дов. Дешифратор 16 представл ет собой обычную комбинационную логическую схему, при подаче на вход которой числа L+1 на выходе вырабатываетс единичный уровень. Коэффициенты, фильтра вычисл ютс в предлагаемом устройстве по формут1е А iKN(v+) - 21 S tK.-ViU еМ( ) hto (K.v - iKi:M(c«H)-i«ir где A(i) вычисл емые коэффициенты цифрового фильтра; S(i) заданна частотна характеристика; константа, выбираема в зависимости от используемого сглаживающего окна и Ng; отношение размера алгорит ма БПФ N в цифровом филь тре к длине импульсной ха рактеристики фильтра Ly,, целое числоi 4 t(i) - последовательность, вычисл ема заранее и .записанна в блок посто нной пам ти 71 ,1,2,...,|m; ,1 ,2,...,Mg-t. Устройство работает сл едующин образом . Предварительно в первый блок 1 пам ти по первому входу устройства заноситс заданна частотна характеристика фильтра S(i). Счетный триггер 12, первый счетчик 13 импульсов и регистр накал йвапцего сумматоравычитател 6 устанавливают в нулевое состо ние. В счетчики Т и 15 импульсов записывают числа соответственно k и т, определ ющие номер вычисл емого коэффициента kNg+m. На третий вход устройства подаетс число Ng, После этого на выходе комбинационного сумматора-вычитател .8, включенного сигналом с выхода счетного триггера 12 в режим вычитани , сформируетс число kln, причем чис/Ю п, поступающее с выхода счетчика 13 инпульсов в первом такте равно нулю. С выхода первого блока 1 пам ти на вход блока 3 умножени поступает число S(k-n). На вход блоке 7 посто нной пам ти поступает адрес Ng-n+m, сформированный в комбинационном сумматоре-вычитателе 9 и блоке k умножени , а с выхода блока 7 посто нной пам ти на первый вход блока 3 умножени поступает число {n-Ng+m). На выходе блока 3 умножени формируетс произведение S(k-n) {n-Ng+m), которое поступает на вход накапливающего сумматора-вычитател 6. Далее на второй вход устройства подают тактовые импульсы (ТИ). По первсжу ТИ пересчитывает счетный триггер 12, сигналом с его выхода, комбинационный сумматор-вычитате ь 8 включаетс в режим сложнен)), а комбинационный сумматор-вычитатель Э в режим вычитани . На выходе первого сумматора 10формируетс число ; гн-1, так как счетный триггер 12 находитс в единичном состо нии, на адресные входы первого блока 1 пам ти и .блока 7 посто нной пам ти поступают адреса соответственно , и I4g(n+1)-ra. На второй управл ющий вход накапливающего сумматора-вычитате 6.через элемент И 17 открытый едиA disadvantage of the known device is that the Fourier transform size N when performing digital filtering must be equal to twice the impulse response of the filter L, while the optimal value N is approximately equal. This leads to the fact that the number of calculations required to perform filtering , increases in comparison with the minimum possible and can lead to significant complication with the minimum possible and can lead to significant complication of the design of the digital filter. The purpose of the invention is expansion. the functionality of the device by calculating the coefficients for filters using the fast Fourier transform with an Lz transform size, where W (j is an arbitrary number; L is the impulse response length of the filter. The goal is achieved by having the device determine the digital filter coefficient, containing the first memory block, the information input of which is the first input of the device, and the address input is connected to the output of the combination totalizer subtractor, serially connected memory, multiplier, accumulation of the summatr-subtractor and the second block of memory, the recording input of which is connected to the output of the decoder, the input of which is combined with the first information input of the combinational combiner, the counting trigger, the input of which is the second input of the device, the first output connected to the first input of the element I, and the second output to the input of the first pulse counter, and the second pulse counter, the output of which is connected to the second information input of the combinational adder-subtractor, is entered Sums, an additional combinational adder-subtractor, an additional pulse counter, additional multipliers and an inverter, the output of the first memory block is connected to another input of the multiplier unit, the first output of the counting trigger is connected to the control input of the additional combinator subtractor , with the first input of the first adder and through the inverter with the control input of the combinator. adder-you. the reader, the information output of the first pulse counter is connected to the second input of the first adder, the output of which is connected to the input of the decryption unit and the first input of the first Additional multiplication unit, and the transfer output to the first control input of the calculator and the additional pulse counter, output the transfer of which is connected to the input of the second pulse counter, and the information output to the first information input of the additional combinational adder-subtractor and to the first input The second adder, the output of which is connected to the address input of the second memory unit, and the second input - to the OUTPUT of the second additional multiplication unit, the first input of which is connected to the output of the second counter, and the second input is combined with the second input of the first additional multiplication unit and is the third input of the device, the output of the first additional multiplication unit is connected to the second information input of the additional combinational adder-subtractor whose output is connected to the address input of the block constant hydrochloric memory and to the second input of the AND gate, whose output is connected to the second control input I of the accumulator-subtractor, the clock input of which is combined with an input trigger counting. The drawing shows a structural electrical circuit of the proposed device. The device contains the first and second blocks 1 and 2 of memory, block 3 of Multiplication, additional blocks and 5 multiplications, accumulating adder-reader 6, block 7 of permanent memory, combinational adder-subtractor 8, additional combinational adder-subtractor 9, first and second adders 10 and 11, the counting trigger 12, the first and second counters 13 and T pulses, an additional counter 15 pulses, a decoder 16, an AND element 17 and an inverter 18. Semiconductor static memory devices are used as blocks 1 and 2 of memory. A single signal at the input Record storage units includes them in recording mode. The counting trigger 12 and the counters of 13-15 pulses in the proposed device are built using only 5 direct count inputs. As a counting trigger 12 using any D-trigger. In this case, it is necessary to use the inverse output of the trigger as its second output. Recalculation of the trigger and counters occurs on the leading edge of the signal. As combiners 10 and 11 and combinational adders-subtractors 8 and 9, any combinational devices of the appropriate purpose are used. A single signal at the control input of the subtractor switches it into subtraction mode. The combinational adder-subtractor 8 operates in the additional code, and the additional combinational totalizer and subtractor 9 - in the forward code. The multiplier of the multiplication unit is a matrix multiplier of complex numbers, and the multiplication unit of the real numbers is used as the multiplication unit 3. moreover, one of the factors that are supplied to blocks 4 and 3 of multiplication is usually chosen to be an integer power of two, as a result of which an intelligent operation reduces to shifting the other doubter by a fixed number of bits. The decoder 16 is a conventional combinational logic circuit, when fed to the input of which the number L + 1 at the output produces a unit level. The filter coefficients are calculated in the proposed device using the formA iKN (v +) - 21 S tK.-ViU eM () hto (Kv - iKi: M (c "H) -i" ir where A (i) are the calculated coefficients of the digital filter; S (i) given frequency response; constant chosen depending on the smoothing window used and Ng; ratio of the size of the FFT algorithm N in the digital filter to the length of the impulse response of the filter Ly ,, integer i 4 t (i) is a sequence , computed in advance and recorded in the memory block 71, 1,2, ..., | m;, 1, 2, ..., Mg-t. The device works as follows. The specified frequency characteristic of the filter S (i) is entered into the first memory block 1 at the first input of the device. The counting trigger 12, the first pulse counter 13 and the glow register of the equalizer 6 are set to zero. The counters T and 15 pulses record the numbers respectively k and t, which determine the number of the calculated coefficient kNg + m. The third input of the device is supplied with the number Ng. Then, at the output of the combinational adder-subtractor .8, turned on by the output signal of the counting trigger 12, to the subtraction mode, mc is the number of kln, and the numbers n / yn coming from the output of the counter 13 pulses in the first clock cycle is zero. From the output of the first memory block 1, the number S (k-n) is input to the input of the multiplication unit 3. The input of the constant memory unit 7 is the address Ng-n + m, which is formed in the combinational subtractor 9 and the multiplication unit k, and from the output of the constant memory unit 7 the first input of the multiplication unit 3 enters the number {n-Ng + m). At the output of block 3, the product S (k-n) {n-Ng + m) is formed, which is fed to the input of accumulator adder-subtractor 6. Next, clock pulses (TI) are fed to the second input of the device. First, TI recalculates the counting trigger 12, the signal from its output, the combinational adder-subtractor 8 is included in the complex mode)), and the combinational adder-subtractor E is in the subtractive mode. A number is formed at the output of the first adder 10; g-1, since the counting trigger 12 is in the single state, the addresses of the first memory block 1 and the fixed memory block 7 receive addresses, respectively, and I4g (n + 1) -ra. At the second control input of the accumulating adder-subtract 6. through the element And 17 open unit

ничным уровнем с выхода счетного триггера 12, поступает сигнал с выхода младшего разр да комбинационного сумматора-вычитател Э- Если число на выходе комбинационного сумматора -вычитател 9 нечетное, то на второй управл ющий вход накапливающего сумматора-вычитател 6 поступает единичный уровень и включает режи.м вычитани . Таким образом обеспечиваетс умножение на (-1 По второму ТИ счетный триггер 12 переходит снова а нулевое состо ние, в счетчике 13 импульсов устанавливаетс число , и продолжаетс вычислени коэффициента A(k«Ng-HD),From the output of the low-order bit of the combinational adder-subtractor E- If the number at the output of the combinational adder-subtractor 9 is odd, then the second control input of the accumulating adder-subtractor 6 enters a single level and turns on the mode. m subtraction. Thus, multiplication is provided by (-1 On the second TI, the counting trigger 12 passes again to the zero state, a number is set in the pulse counter 13, and the calculation of the coefficient A (k "Ng-HD) continues,

В процессе вычислени коэффициента разность k-n на выходе комбинационного сумматора-вычитател может при малых значени х k получитс от-, рицательной, однако запи ыаать в блок пам ти значени частотной характеристики фильтра S(t) дл отрицательного аргумента нет необходимости, Эти значени можно получить различными способами, использу , например, свойство периодичности функции S{i). Дл этого, в частности, достаточно выбрать комбинационный сумматор-вычитатель работающим в дополнительном коде, и не подключать выход его знакового разр да к адресному входу первого блока 1 пам ти.In the process of calculating the coefficient, the kn difference at the output of the combinational adder-subtractor may for small values of k be negative, negative, but it is not necessary to record the frequency characteristics of the filter S (t) for a negative argument in the memory block. These values can be obtained methods, using, for example, the periodicity property of the function S (i). For this, in particular, it is enough to choose a combinational adder-subtractor operating in the additional code, and not to connect the output of its sign bit to the address input of the first memory block 1.

Вычисление коэффициента завершаетс , когда число п на выходе счетчика 13 импульсов станет равным L, а счетный триггер 12 установитс в единичное состо ние. При этом на выходе первого сумматора 10 сформируетс число L4-1, которое вызывает формирование единичного уровн сигнала Запись на выходе дешифратора 16, и вычисленное значение коэффициента с выхода накапливающего сумматора-вычитател 6 запишетс во второй блок 2 пам ти по адресу k-Ng-fm, который формируетс в блоке 5 умножени S и втором сумматоре 11.The calculation of the coefficient is completed when the number n at the output of the pulse counter 13 becomes equal to L, and the counting flip-flop 12 is set to one. At the output of the first adder 10, the number L4-1 is formed, which causes the formation of a single signal level Record at the output of the decoder 16, and the calculated value of the coefficient from the output of the accumulating adder-subtractor 6 is recorded in the second memory block 2 at the address k-Ng-fm which is formed in block 5 multiplying S and the second adder 11.

Коэффициенты пересчета счетчиков 13 и 15 импульсов равны соответственно 1+1 и Ng, и поэтому после Записи вычисленного коэффициента, по очередному ТИ в счетчике 13 импульсо вырабатываетс сигнал переноса, по KOJTOромув счетчиках Н и 15 импульсов устанавливаютс числа k и т, определ ющие номер следующего по пор дку коэффициента.The conversion factors of the counters 13 and 15 pulses are equal to 1 + 1 and Ng, respectively, and therefore, after the Record of the calculated coefficient, the next TI in the counter 13 of the pulse generates a transfer signal, the KOJTO and the counters H and 15 pulses set the numbers k and t, which determine the next number by order of ratio.

Сигнал с выхода переноса счетчика 13 импульсов поступает также на второй управл ющий вход накапливающего сумматора-вычитател 6 и устанаеливает его регистр в нулевое состо ние подготавлива его к вычислению нового коэффициента.The signal from the transfer output of the impulse counter 13 is also fed to the second control input of the accumulator adder-subtractor 6 and sets its register to the zero state preparing it for the calculation of the new coefficient.

При определении быстродействи устройства необходимо учитывать, чтоWhen determining the speed of the device, it is necessary to consider that

число Ng практически принимает значени не более 2 8, причем его обычно можно выбрать равным целой степени двух.the number Ng practically takes the value of no more than 2-8, and it can usually be chosen equal to an integer power of two.

Количество операций умножени , выполн емых в блоке 3 умножени при вычислении N коэффициентов фильтра составл ет в предлагаемом устройстве около 2LN умножений комплексного числа на действительное или мнимое, против примерно 2N-Ng(3 Ipg N+N9+9) операций умножени действительных чисел при использовании устройств,, реализующих вычислени по известному алгоритму с использованием БПФ. ВThe number of multiplication operations performed in block 3 multiplications when calculating N filter coefficients is in the proposed device about 2LN multiplications of a complex number by a real or imaginary, versus about 2N-Ng (3 Ipg N + N9 + 9) operations of multiplying real numbers when using devices that implement computations according to a known algorithm using FFT. AT

зависимости от вида частотной характеристики и размера преобразовани Фурье выигрыш по быстродействию может составл ть примерно от 10 раз в случае широкополосных фильтров и доdepending on the type of the frequency response and the size of the Fourier transform, the speed gain may be from about 10 times in the case of broadband filters to

нескольких тыс ч раз в случае узкополосной фильтрации.several thousand hours in the case of narrowband filtering.

формула изобретени invention formula

Устройство дл вычислени коэффициентов цифрового фильтра, содержащее первый блок пам ти, информационный вход которого вл етс пер . вым входом устройства, а адресный вход соединен с выходом комбинационного сумматора-вычитател , последовательно соединенные блок посто нной пам ти, блок умножени , накапливающий cyMMatop-вычитатель и второй блок пам ти, вход записи которого подключен к выходу дешифратора, вход которого объединен с первым информационным входом комбинационного сумматора - вычитател , счетный триггер , вход которого вл етс вторым входом устройства, первый выход соединен с первым входом элемента И, а второй выход - с входом первого счетчика импульсов, и второй счет .чик импульсов, выход которого подключен к второму информационному входу комбинационного сумматора-вычитател , отличающеес A device for calculating digital filter coefficients comprising a first memory block whose information input is a trans. device input, and the address input is connected to the output of the combinational adder-subtractor, a serially connected memory block, a multiplication unit accumulating a cyMMatop-subtractor and a second memory block whose recording input is connected to the decoder output, the input of which is combined with the first information the input of the subtractor combinator, the counting trigger, whose input is the second input of the device, the first output is connected to the first input of the AND element, and the second output is connected to the input of the first pulse counter, and The second count. pulse pulse, the output of which is connected to the second information input of the combinational adder-subtractor, characterized

тем, что, с целью расширени функциональных возможностей за счет вычислени коэффициентов дл фильтров использущих быстрое преобразование Фурье с размером преобразовани М Ng-L, где Ng - произвольное число 1ц - длина импульсной характеристики фильтра, введены сумматор), дополнительный комбинационный сумматорвычитатель; дополнительный счетчик импульсов, дополнительные блоки умножени и инвертор, при этом выход первого блока пам ти подключен к другому входу блока умножени , первый выход счетного триггера соединен с управл ющим входом дополнительного комбинационного сумматора-вычитател , с первым входом первого сумматора и через инвертор с управл ющим входом комбинационного сумматора-вычитател , информационный выход первого счетчика импульсов подключен к второму входу первого сумматора i выход которого соединен с входом дешифратора и первым входом первого дополнительного блока умножени , а выход переноса - к первому управл ющему входу накапливающего cj«4Maтора - вычитател и к входу дополнительного счетчика импульсов, выход переноса которого соединен с входом второго счетчика импульсов, а информационный выход - с первым информационешм входом дополнительного комбинационного сумматора-вычнтзтел и с первым входом второго сумматора , выход которого подключен к адресному входу второго блока пам ти , а второй вход - к выхоАУ второго дополниteльнoro блока уиножени , первый вход которого соеда|нен с выходом второго счетчика импульсов , а второй вход объединен с вторым входом первого дополнительного блока ум(;1ожени и вл етс третьим входом устройства, причем «hixoA первого дополнительного блока умножени соединен с вторым информационным входом дополнительного комбинационного сумматора-вычитател , выход которого подключен к адресному входу блока посто нной пам ти и к второму входу элемента И, выход которого подключен к второму управл к цему входу накапливаощего сумматора-вычитател , вход синхронизации которого объединен с входом счетного т01ГГера.so that, in order to extend the functionality by calculating the coefficients for filters using the fast Fourier transform with the size of the transformation M Ng-L, where Ng is an arbitrary number 1c is the length of the filter impulse response, an adder is added), an additional combiner adder; an additional pulse counter, additional multiplicators and an inverter, the output of the first memory block is connected to another input of the multiplication unit, the first output of the counting trigger is connected to the control input of the additional combinational adder-subtractor, to the first input of the first adder and through an inverter with a control the input of the combinational adder-subtractor, the information output of the first pulse counter is connected to the second input of the first adder i whose output is connected to the input of the decoder and the first input the first additional multiplication unit, and the transfer output - to the first control input of the accumulator cj "4Maetor - subtractor and to the input of the additional pulse counter, the transfer output of which is connected to the input of the second pulse counter, and the information output - to the first information input of the additional combination summator-count; and with the first input of the second adder, the output of which is connected to the address input of the second memory block, and the second input to the output of the second additional power block, the first input of which It is connected with the output of the second pulse counter, and the second input is combined with the second input of the first additional block mind (; the matrices is the third input of the device, and "hixoA of the first additional multiplication unit is connected to the second information input of the additional combiner subtractor, output which is connected to the address input of the memory block and to the second input of the element I, the output of which is connected to the second control to the input of the accumulator of the subtractor-subtractor, the synchronization input of which combined with the input of the counting t01GGer.

Источники информации, прин тые во внимание при экспертизеSources of information taken into account in the examination

1.Патент ША tf 3680105, кл. G 01 S 9/02, 1972.1. Patent ShA tf 3680105, cl. G 01 S 9/02, 1972.

2.Авторское свидетельство СССР2. USSR author's certificate

№ 2938695/24, кл.Н 03 Н 17/04, (прототип).No. 2938695/24, cl. H 03 H 17/04, (prototype).

Claims

Claim

A device for calculating the coefficients of a digital filter containing the first memory block, the information input of which is the first input of the device, and the address input is connected to the output of the combinational adder-subtractor, a series-connected unit of constant memory, a multiplication unit, accumulating the adder-subtractor and the second memory block, input records of which are connected to the output of the decoder, the input of which is combined with the first information input of the combinational adder - subtractor, a counting trigger, the input of which is I the second input device, a first output connected to a first input of the AND gate and the second output - with an input of the first pulse counter and a second pulse schet.chik whose output is connected to the data input of the second adder-subtracter Raman, characterized

9 in that, in order to expand functionality by calculating coefficients for filters using the fast Fourier transform with the transform size N = Ng-L ^, where Ng is an arbitrary number ^ L _p is the length of the filter impulse response, adders are introduced, an additional combinational adder; an additional pulse counter, additional multiplication blocks and an inverter, while the output of the first memory block is connected to another input of the multiplication block, the first output of the counting trigger is connected to the control input of the additional combination adder-subtractor, with the first input of the first adder and through an inverter with the control input of the combination adder a subtractor, the information output of the first pulse counter is connected to the second input of the first adder, the output of which is connected to the input of the decoder and the first input ervogo additional multiplication block, and carry output - to the first control input of the accumulator - and a subtractor to the input of the additional pulse counter whose carry output is connected to the house vhoa in10 second pulse counter information output - to the first input ¹⁰ formational Advanced- <th Raman adder -subtract! and with the first input of the second adder, the output of which is connected to the address input of the second memory block, and the second input - to the output of the second additional νΜΗΟΜβniya block, the first input of which is connected to the output of the second pulse counter, and the second input is combined with the second input of the first additional block multiplication is the third input of the device, and the output of the first additional block of multiplication is connected to the second information input of the additional combination adder-subtractor, the output of which is connected * to a the entrance to the read-only memory block and to the second input of the AND element, the output of which is connected to the second control input of the accumulating adder-subtractor, the synchronization input of which is combined with the input of the counting trigger.

2 $