SU972510A1 - Многоканальное приоритетное устройство - Google Patents
Многоканальное приоритетное устройство Download PDFInfo
- Publication number
- SU972510A1 SU972510A1 SU813271176A SU3271176A SU972510A1 SU 972510 A1 SU972510 A1 SU 972510A1 SU 813271176 A SU813271176 A SU 813271176A SU 3271176 A SU3271176 A SU 3271176A SU 972510 A1 SU972510 A1 SU 972510A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- inputs
- elements
- group
- Prior art date
Links
Landscapes
- Multi Processors (AREA)
Description
Изобретение относитс к вычислис гельной технике и может быть приме .нено, например в мультипроцесЬоЕ ных вычислительных системах с общей оперативной пам тью.
Известно приоритетное устройство, содержащее блоки, в состав котбрых ; вход т деЬМфраторы, элементы И, ;НЕ и регистры .
Недостатком этого устройства вл етс статическое назначение приоритетов группам объектов, что услож .н ет.организацию вычислений в системе . .. .
Наиболее близким техническим ре: шением к предложенному вл етс уст-4 ройство, содержащее блок управлени , генератор импульсов, выходной элемент ИЛИ, п-разр дный регистр за ВоЛ, п-разр дный выходной регистр, К .логических блоков, а калсдый из которых вход т регистр приоритета,, перва группа элементов И, счетчик, элемент И, элемент КШ, втора Группа элементов И и .узел анализа приоритетной 3
Недостатком устройства вл етс низкое быстродействие и недостаточна надежность.
Цель изобретени - повышение быст родействи и надежности.
Поставленна цель достигаетс тем, что многокайальное приоритет- . ное устройство, содержащее блок управлени , первый элемент ИЛИ, N каналов (где N - число источников за вок ), каждый из которых содержит регистр приоритета, регистр за вок,
10 :узел анализа за вок, две группы элементов И, выходной регистр, причем выход первого элемента ИЛИ соединен с ввосодом конца цикла устройства и с входом сброса блока управлени ,
15 вход пуска которого соединен с вхог-; дом пуска устройства, сигнальный вход блока х.правл ени соединен с входом ответа абонента .устройства, информационные входы регистра за вок
20 каждого канала соединены с входа№J соответствунвдей группы входов за вок устройства, входы регистра приоритета соединены с входами соот ветствующей ГРУППЫ входов приорите25 та устройства, выходы регистра за вок каждого канала соединены с группой информационных входов блока управлени и с первой::::группой входов узла анализа за вок своего канала,
Claims (2)
- 30 выходы узла анализа за вок каждого канала, соединены c.пepвы 1и входами соответствующих элементов И первой группы своего канала, выходы элементов И первой группы каждого канала соединены с соответствующими входами сброса регистра за вок и с информационными входами выходного регистра, выходы которого соединены с соответствующей группой информационных выходов устройства, вход сброса анализа за вок каждого канала соединен с первым выходом блока управлени , каждый выход регистра приоритета каждого канала со дивен с первым входом соответствующего элемента И второй группы, содержит второй элемейт ИЛИ, блок сравнени , а в каждом канале элемент ИЛИ, буферный регистр, причем управл ющий вход блока сравнени соединен с вторым выходом блока управлени , первый и второй входы вто рого элемента ИЛИ соединены соответ ственно с.входом пуска и ответа або нента устройства, вторые входы элементов И второй группы каждого канала соединены с первым выходом бло ка управлени ,, третьи входы элементов И второй группы каждого канала соединены с выходом элемента ИЛИ своего канала, входы элемента ИЛИ каждого канала, соединены с выходами регистра за вок своего канала, выходы элементов И второй группы каждого канала соединерлл с информацион ными входами буферного регистра сво го канала, пр мые и инверсные разр дные выходы буферного регистра ка дого канала соединены с соответству щими группами входов блока сравнени вторые входы элементов И первой гру пы каждого канала- соединены .с соответствующим выходом блока сравнени втора группа входов узла анализа за вок каждого канала соединен с выходами элементов И первой группы своего канала, установочный вход уэ ла анализа за вок, вход сброса буфе ного регистра и вход сброса выходHOIо регистра соединены с выходом второго элементаИЛИ. .Кроме того, блок управлени содержит четыре элемента ИЛИ, два эле мента задержки, три триггера, элемент: и, причем первый вход первого элемента ИЛИ соединен с входом сбро са блока управлени , второй вход первого элемента ИЛИ, вход первого элемента задержки.и первый вход второго элемента ИЛИ соединены с вх дом пуска блока управлени , выход первого элемента ИЛИ соединен с нулевыми входами первога и второго триггеров, выхоД|,первого триггера соединен с первым выходом блока, с вторым ВХОД9М второго элемента ИЛИ и через второй элемент задержки-.- с третьим входом первого элемента ИЛИ и единичным входом второго триггера , единичный выход которого соединен с вторым выходом блока, выход первого элемента задержки соединен с первым входом третьего элемеН.. та ИЛИ, выход которого соединен с единичным входом третьего триггера, единичный выход которого соединен с первым входом элемента И, выход которого соеди.нен с единичным входом триггера, второй вход элемента И соединен с выходом четвертого элемента ИЛИ, входы которого соединены с группой информационных входов блока, нулевой вход третьего триггера соединен с выходом второго элемента ИЛИ, второй вход третьего элемента ИЛИ, соединен с сигнальным . входом блока, выход второго триггера соединен с; вторым выходом блока. А узел анализа за вок содержит регистр индикации, каждый разр д которого состоит из триггера, первого и второго элементов ИЛИ, элемента И, причем в каждом разр де единичный выход триггера соединен с соответствующим выходом узла и с первым входом первого элемента ИЛИ, второй вход которого соединен с нулевым входом триггера и с выходом второго элемента ИЛИ, единичный вхо$ триггера соедийен с выходом элемента И, первый вход которого соединен с соо;тветствующим входом первой rpyij. пы входов узла, второй вход элемента И соединен с установочным -вггодом узла, первый и втор1Ой входы второго элемента ИЛИ соединены соответственно с входом сброса -у-зпа и с соответ- ствующим входом второй группы входов узла . На фиг.1 приведена структурна схема устройства V на фиг.2 - функциональные схемы блока управлени , на фиг.З и 4 - схемы узла анализа . за вок. Устройство содержит блок 1 управлени , блок 2 сравнени приоритетных кодов, элементы ИЛИ 3 и 4, . -N каналов 5. В каждый канал 5 вход т регистр 6 приоритета, регистр 7 за вок, элемент ИЛИ 8, элементы И 9 второй группы, узел 10 анализа за вки , буферный регистр 11, элементы И 12 первой группы, выходной регистр 13. Устройство также содержит дл каждого узла выходы 14 элементов И 12 первой группы, единичные выходы 15 регистра 7 за вок, а единичных выходов ал , ..., О ин .версных выходов а,..., s-y ретс-г ра 11 хранени за вок а дл устройства - первьай вход 16, второй вход 17, входы 18 первой группы, входы 19 второй группы, выход 20 и группы выходов 21. Блок 1 управлени содержит элементы ИЛИ 22 - 25,элементы 26 и 26 задержки, триггер 27 зан тости, элемент И 28, триггеры 29 и 29- уп равлени . Узел 10 анализа приоритетной за ки содержит многоразр дный регистр индикации, каждый разр д которого состоит из триггера 30, первого эле мента ИЛИ 31, второго элемента ИЛИ элемента И 33. Блок 2 сравнени приоритетных ко дов содержит Kj -входных элементов ИЛИ 34,1 К выходов A riiAj,, Кд вхо дов и К at, входов , где j 1,2,...,Ки 1 1, 2,...,с, а также управл ющий вход 35 и oi, поразр дных узлов ..., 36 сравне йи . Узел 364 сравнени состоит из К схем 37.; (j 1, 2,..., К, и1 1) анаЛиза, кажда из которых пре ставл ет tK + 1)-входовой элемент И 38.УЗЛЫ Зб2, ..., 36 сравнени сог держат К-входовой элемент ИЛИ-НЕ 39 К схем анализа 37 , где j 1, 2,. .., К, ( 2, . .., оС . Кажда схема 37 анализа в своем составе имеет ;лвухвходовой элемент ИЛИ-НЕ 40, пер :вый двухвходовой элемент ИЛИ 41, второй t-входовой элемейт ИЛИ -42 и (К + 1)-входовой элемент. И 43. Блок 1 управлени обеспечивает устойчивую работу устройства в первом и последующих циклах работы. Дл этого на его первый вхоД с вы-хода элемента ИЛИ 3 поступает сигнал конца цикла работы, на второй вход с первого входа 16 устройства подаетс сигнал пуска, а на третий вход с второго входа 17 устройства сигнал ответа абонента. Группа вхо; ,дов 16 соединена с единичными входа ми регистров 7 за вок. Сигнал с пер вого выхода управлени работой каналов , дл чего он подаетс на первые входы элементов И 9 второй груп пы и на управл ющие входы узлов 10, сигнал с второго выхода через управл ющий вход 35 блока 2 сравнени приоритетных кодов обеспечивает устойчивую работу последнего. Эле- .. мент ИЛИ 4 своим выходом соединен с нулевыми входами регистра 11 и выходного регистра 13, а также с установочным входом узла 10, а входами подключен к входам 16 и 17 устройства .. В блоке 1 управлени сигнал конца цикла работы с выхода 20 устройства через первый вход блока 1 и первый вход элемента ИЛИ 22 поступает на нулевые входы триггеров 29 и 29- управлени . Сигнал с единичного выхода триггера 29 управлени подаетс на первый выход блока 1 и на второй вход элемента ИЛИ 23, а также через элемент 26 задержки поступает на третий вход элемента ИЛИ 22 и единичный вход триггера 29, управлени , единичный выход которого соединен с вторым выходом блока 1 управлени . Сигнал пуска с первого входа 16 устройства через второй вход блока 1 подаетс на второй вход элемента ИЛИ 22, вход элемента 26 задержки и первый вход элемента ИЛИ 23 выход которого подключен к нулевому входу триггера 27 зан тости. Выход элемента 26 задержки и третий вход блока 1, на который подаетс сигнал ответа абонента с входа 17 устройства , через элемент ИЛИ 25 соединены с единичным входом триггера 27 зан тости, единичный выход которого через первый вход элемента И 28 соединен с единичным входом триггера 29 управлени . На второй вход элемента И 28 через элемент ИЛИ 24 подаютс сигналы за вок с группы входов блока 1 управлени . Блок 2 сравнени приоритетных кодов определ ет в каждом цикле самую приоритетную группу абонентов путем анализа приоритетных кодов групп. Входы и соединены соответственно с единичным и нулевым выходом i-ro разр да регистра 11j -го канала 5, где J 1 ,..., К и i 1, .. ., oi.- Выходы А , ..., АИ сое- . динены с вторыми входами элементов И 12 первых соответствующих групп. В самом блоке 2 сравнени приоритетных кодов j-и вход элемента И 38 схемы анализа узла 36 анализа соединен с входом а.- (jfil 1 Kj) ;(К + 1)-и вход подключен к управл ющему входу 35, а все остальные - к входам , где 1 1,..., К и 1 . j. В каждой схеме 37,- анализа узлов 36,,..., 36 сравнени первые входы элементов ИЛИ-НЕ 40 и ИЛИ 41 соединены с j-ым входом элемента И j-й схемы 37.jy анализа предыдущего узла сравнени , а вторые входы этих элементов подключены к выходу элемента ИЛИ-НЕ 39 данного узла 36 сравнени . Выход элемента ИЛИ 41 подключен к (К 4- - 1)-ым входам элементов И 43 схем анализа узлов 36ft сравнени , где Jb . I + + 1,...,оС. Выход элемента ИЛИ-НЕ. 40 подключен к ( /i- 1)-ым входам элементов ИЛИ 42 схем 37;-й анализа узлов 36f, сравнени . Выход элемента ИЛИ 42 соединен с j-ым входом эле ментов И 43 всех других схем анализа данного узла 36 сравнени , а | i-й вход этого элемента подключен к входу aj . Выход элемента И 43 соединен с входом соответствующе го элемента ИЛИ 34, j-й вход - с Ьходом a.,v бло-. ка 2, (К + )-й вход подключен к управл ющему входу 35. Входы элемента ИЛИ-НЕ узла 36i сравнени соединены с входами . В каждый канал 5 по входам 18 устройства поступает приоритетный код группы и записываетс в регистр 6 приоритета. Приоритетный код в этом регистре может хранитьс сколь угодно долго и смен тьс при необходимости в любой момент времени. При наличии сигналов на первом выходе блока 1 управлени и элемента ИЛИ 8 приоритетный код через эле менты И. 9 второй группы переписываетс в регистр 11, а затем поступает дл анализа в блок 2 сравнени приоритетных кодов. Сигналы за вок от абонентов могут в любой момент времени по входам 19 устройства поступать в соответствуйщие разр ды регистра 7 за вок, где хран тс до момента выбора на обслуживание. Приоритеты за вок в группе задаютс посто нными и определ ютс номером разр да регистра 7 за вок, единич° ные выходы которого соединены с одноименными информационными входами узла 10 и йХодами элемента ИЛИ 8. Узел 10 выбирает на обслуживание в каждом цикле самую приоритетную за вку в группе. Выходы этого узла через : первые входы элементов И 12 первой rpy пы соединены сединичными входами выходного регистра 13, на выходах 2 которого формируетс сигнал, соответствующий абоненту, выбранному на . обслуживание в данном цикле работы. Выходы элементов И 12 первой группы подключены -к одноименным нулевым входам регистра 7 за вок и узла 10, (тчем достигаетс сн тие из очереди выбранной на обслуживание за йкй. В узле 10 в каждом цикле работы выбираетс одна сама старша по приоритету за вка в группе и фи;)сируетс В соответствующем разр дере гистра индикации. В каждом разр де регистра информационный йход- ерез первый вход элемента И 33 подключен J единичному входу триггера 3О, выход которого соеданен с выходом .уз ,ла 10 и единичным входом элемен; ,та ИЛИ 32. Нулевой вход 13 через вт ройвход элемейта ИЛИ 31..соединен с Нулевым входом триггера 30 и вторым входом элемента ИЛИ 32. Первый вход элемента И 33 подключен к управл юиему входу узла. Первый вход элемен та ИЛИ 31 стариего разр да регистрй подключен к установочному входу ys.r ла 10, а первый вход элементов ЙЙЙ 31всех других разрйЯ;ой соединен с Выходом элемента ИЛИ 32 предыдущего . -старшего регистра. Устройство работает следующим об разом. - ч ... Сигналы за вок от абонентов, при ритеты которых определ ютс прйоритетными кодами групп, записанньзми в регистры б приоритета, и приоритетами в группе, подаютс в соответствующие разр ды регистра 7 за вок. Сигнал пуска по входу 16 поступает на второй вход блока управлени , на установочный вход узла 10 и через элемент ИЛИ 4 - на нулевые входы регистров 11 и выходных регистров 13i Под воздействием этого сигнала указанные регистры и узел 10 устанавливаютс в исходное нулевое состо ние . Одновременно в блоке 1 управлени сигнал пуска поступает на элемент 26 задержки и через элементы ИЛИ 22 и 23 устанавливает триггеры 29/f и 29. управлени и триггер 27 зан тости в нулевое состо ние. Через врем , достаточное дл установки устройства в исходное состо ние, сигнал пуска с выхода элемента 26 задержки через элемент ИЛИ 25 поступает на единичный вход триггера 27 зан тости, на единичном выходе которого формируетс единичный сигнал , открывающий элемент И 28 дл перевода триггера 29 управлени в единичное состо ние сигналами за вок из регистров б через элемент ИЛИ 24. Момент перехода триггера 29 управлени в единичное состо ние определ ет начало цикла работы устройства . Сигнал с единичного выхода триггера 294 управлени через элемент ИЛИ 23 уст.анавливает в. нулевое состо ние триггер 27 зан тости, через первый выход олока 1 подаетс на первые входы элементов И 9 вторых групп и управл ющий вход узлов 10, а также поступает;на входгэлемента 26 задержки. При наличии за вок в регистрах 7 за вок на выходе элементов ;ИЛИ 8 вырабатываютс сигналы , поступающие на третьи входи элементовИ 9 вторых групп. Под. воздействием сигналов на первом и третьем входах элемейТов И 9 вторых групп приоритетные коды из регистров 6 приоритета перепишутс в регистры 11 (в случае, если за вки на обслуживание в группе отсутствуют, приоритетный код группы в регистр 11 не перепишемс , так как элементы И 9 второй группы по третьим входам закрыты . С единичных и нулевых вы-ходов регистров 11 приоритетные коды в виде соответствующих сигналов поступают в блок 2 дл сравнени . Одновременно под воздействием единичного сигнала с первого выхода блока 1 управлени за вки из регистров 7 за вок поступают в узлы 10, каждый из которых работает следующим образом (фиг.3.. Первоначально, как было сказано вьпие, на установочный вход узла 10 поступает единичный сигнал с выхода элемента ИЛИ 4, который, последовательно , через элементы ИЛИ 31 и 32 устанавливает в нулевое состо ние триггеры 30 разр дов регистра индикации . При поступлении сигнала на управл ющий вход производитс анализ приоритетности за вок в группе. Дл определенности предположим, что в какой-то группе одновременно пост пили за вки на обслуживание от 1-го и 3-го абонентов. Тогда единичные сигналы по информационным входам 14 через элементы И 33 i7cтaнaвливaют триггеры 30 первого и третьего разр дов регистра индикации в единично состо ние. Но сигнал с единичного выхода триггера 30 первого Чстаршего; разр да через элементы ИЛИ 32 и 31 сбросит в нуль триггер 30 третьего разр да и подтвердит нулевое состо ние всех остальных триггеров.. Таким образом, в единичном состо нии будет находитьс только триггер 30 первого разр да, соответству щий самой приоритетной за вке в гру пе. Сигнал с единичного выхода триг гера 30 подаетс дл дальнейшей обработки на первый вход первого элемента И 12 первой группы. После того , как будет выбрана нА обслуживание данна за вка, триггер 30 пер вого разр да устанавливаетс в нулевое состо ние сигналом, поступающим с выхода первого элемента И 12 первой группы. Сигнал с выхода триггера 29 управлени , пройд элемент 26 задерж ки , установит в единичное состо ние триггер 29 управлени , и в нулевое состо ние триггер 29/). управлени . Низкий уровень сигнала с единичного выхода триггера 29 управлени в :каждом канале запирает элементыИ 9 второй группы и элементы И 33 узла 10, обеспечива тем самым защиту устройства от воздействи приход щих за вок и мен ющихс приоритетных кодов в течение цикла его работы . Врем задержки элемента. 262 выбираетс таким, чтобы оно было дост точным дл выделени узлами 10 самой приоритетной за вки и переписи приоритетных кодов из регистров 6 приоритета в регистры 11. Сигнал с выхода триггера 292. подаетс через второй выход блока 1 управлени на управл ющий вход 35 блока 2 сравнени приоритетных кодов, в кото-, ром путем сравнени приоритетных кодов выдел етс сама приоритетна группа в данном цикле работы. Так как приоритетные коды групп представл ют собой целые двоичные числа, то дл снени принципа срав нени этих чисел достаточно рассмотреть работу узлов и 36, так как последующие узлы аналогичны узлу 36 Пусть код старшего разр да только одного j-ro числа равен единице ( Kj). Тогда на входы только элемента И 38 j-й схемы 37j анализа поступ т единичные сигналы с входов а а. , . . . , , , )i i 3 pci. На выходе данного элемента И 38 сформируетс единичный сигнал, на выходе других элементов И 38 узла 36 сравнени выработаютс нулевые сигналы. Единичный сигнал с выхода элемента И 38 через первый вход соответствующего элемента ИЛИ 34 поступает на выход AJ блока 2 сравнени приоритетных кодов. Одновременно на соответствующие входы элементов И 43 всех . схем анализа узлов 36,..., 36 подаютс нулевые сигналы с входов а j,-, закрыва тем самым эти элементы и преп тству выработке ложных сигналов на других выходах блока 2 сравнени приоритетных кодов. Так как значение вторых и последующих разр дов чисел равны нулю, то схемы анализа узлив Зб,..., 362. сравнени никакого вли ни на работу блок ,а не окажут. Покажем это на работе узла 36-3 сравнени . Единичный сигнал с входа LJ поступает на первые входы элеметнтов ИЛИ-НЕ 40 ч ИЛИ 41 схемы 37/,j анализа. На вторые входы этих же элементов поступает нулевой сигнал с выхода элемента ИЛИ-НЕ 39 узла 36 сравнени . В результате на выходе элемента ИЛИНЕ 40 схемы анализа 37,j сформируетс нулевой сигнал, который, поступа на первые входы элементов ИЛИ 42 схем 37.j2,. . ., 31 j , . - , 37.JK анализа никакого вли ни на работу блока . не оказывает. На выходе элемента ИЛИ 41 схемы 37 анализа сформируетс единичный сигнал, который поступит на (К 1)-е входы элементов И 43 схем 37,j2. , . .., 37, ,. . ., 37.jк. анализа. Однако он также на работу блока не вли ет, так как в это врем элементы И 43 этих схем анализа закрыты по j-ым входам нулевыми сигналами. На выходах элементов ИЛИ 41 других схем анализа (за исключением cxeNM ) узла 36 сравнени выработаютс нулевые сигналы, а на выходе элементов ИЛИ-НЕ 40 этих же схем анализа - единичные сигналы. Единичные сигналы с выхода элемента ИЛИ-НЕ 40 через элементы ИЛИ 42 поступают на соответствующие входы элементов И 43 узлов 36..,., 36 , однако вли ни на работу этих элементов не оказывает , так как последние закрыты нулевыми сигналами,по j-ым входам. Нулевые сигналы.с выходов элементов ИЛИ 41 поступают на (К + 1)-ые входы элементов И 43 соответствуюих схем анализа, закрыва вторично эти элементы и повыша тем самым помехоустойчивость блока 2. Единичный сигнсш, поступающий с входа а через второй элемент 42 поступает на соответ-ствующие входы элементов И 43 схем анализа узла 36 срав нани , но и он не вли ет на работу блока, так как элементы И 43 предварительно закрыты нулевыми сигнала ми по соответствующим входам. Анало гично узлу Зб2 сравнени работают и все последующие узлы. Таким образом при заданной разр дности кодов чисел сигнал по витс только на выходе А;, который вл етс признаком того, что j- группа вл етс самой приоритетной в данном цикле работы устройства. Если среди старших разр дов чисе имеетс несколько единиц, то тогда на выходах всех элементов И .38 узла 36 сравнени сформируютс нулевые сигналы, а сигнал сравнени должен выработатьс одним из последующих узлов 362L, . .., 36 сравнени . Это происходит следующим образом . Дл определенности предположим , что только старшие разр ды 1-г и j-ro чисел имеюткод единицы. Тог да единичные сигналы с входов а. ал/( через элементы ИЛИ 41 схем . и 37-)2. анализа поступают на (К+1)-ы входы элементов И 43 первой и j-ой схем анализа узлов 36, . .., 36 сра нени , подготавлива эти элементы к работе. Все другие элементы И 43 блока 2 будут отключены нулевыми си налами с выходов элементов ИЛИ 41 Д,-ых схем анализ,а 6 узла сравнени где Я 1 2,..., К и А 5 1, J. Эти самым в сравнении будут участвовать только 1-е и j-e числа. На ззыходах элементов ИЛИ-НЕ 40 схем 37,j- и 37 анализа сформируютс нулевые сигналы за счет поступлени единичных сигналов с входов а и на их первые входы. Эти сигналы поступают на первые входы элементов ИЛИ 42 данно и последующих схем 36. , . . , , 36j анализа. Одновременно на выходах элементов ИЛИ-НЕ 39 Д-ых схем анализа узла Зб сравнени сформиру ютс единичные сигналы- за счет подачи на их входы нулевых сигналов. Единичные сигналы через элементы ИЛИ 42 поступают на соответствую щие входы элементов И 43 схем ана: лиза узла 3 6 2 сравнени . В результа те на всех входах, за иключением 1-го и j-ro, элементов И 43 схем 37, и 37j анализа будут присутствовать единичные сигналы. Значени сигналов на 1-ом и J-OM входах этих элементов будут определ тьс значением кодов вторых разр дов 1-г и j-ro чисел. Если коды вторых разр дов этих чисел равны единице, то сравнение в узле 36.2 не произойдет, так на 1-й вход элемента И 43 схемы 37,j анализа и на j-й вход элемента И 43 схемы 37-fi. анализа через элементы ИЛИ 42„с входов и ау соответственно .1 поступают нулевые сигналы . В случае, когда вторые разр ды 1-го и j-ro.чисел равны нулю, то сравнение в узле 362. также не произойдет , так как на 1-й вход элемента И 43 схемы 37/f2. анализа и на j-й вход элемента И 43 схемы 37,j анализа с входов а и а.2 поступают нулевые сигналы. Пр.и наличии кода единицы во втрн ром разр де, например j-ro числа, на выходе элемента И 43 схемы 37/ анализа сформируетс единичный сигнал за счет того, что на его 1-й и j-й входы подаютс единичные сигналы с входов /2. , соответствен . но. Этот сигнал через j-ый вход элемента 34 поступит на выход А.- блока 2 сравнени приоритетных кодов. Работа узлов 36,..., 3 6 ( срав нени при анализе одноименных разр дов чисел аналогична работе узла 362 сравнени . Из анализа работы блока 2 сравнени видно, что в любом случае только на одном из выходов А,...,А,. по витс единичный сигнал, соответствующий самой приоритетной группе абонентов, а на остальных выходах сформируютс нулевые сигналы. Единичный сирнал с выхода А поступает на вторые входы элементой . И 12 соответствующей первой группы и на один из входов элемента ИЛИ 3. На выходе элемента ИЛИ 3 сформируетс сигнал конца цикла работы устройства , который через выход 2U в качестве сигнала запроса на обслуживание поступает в устройство, к которому обращаютс абоненты, а также на первый вход блока 1 управлени . Так как один из элементов И 12 первой группы по первому входу подготовле ,н к открытию сигналом с выхода узла 10, то при поступлении сигнала с выхода Aj на второй вход на его выходе 14 сформируетс сигнал , который установит соответствующий разр д выходного регистра 13 в единичное состо ние, в результате чего на одном из выходов 21 устройства по витс сигнал, сЬответствующий абоненту группы, выбранному на обслуживание в данном цикле работы. Одновременно сигнал с выхода 14 элемента И 12 первой группы устанавливае .т в нулевое состо ние соответствующие триггеры регистра 7 за вок и узла 10, снима из очереди выбранную за вку на обслуживание. Кроме того, сигнал конца цикла работы через первый вход блока 1 управлени и элемент ИЛИ 22 устано вит в нулевое состо ние триггер 29 управлени и подтвердит нулевое состо ние триггера 29 управлени , что обеспечивает отключение блока сравнени приоритетных кодов от ре гистров 11 хранени приоритета. При поступлении по входу 17 уст ройства сигнала ответа абонента че рез элемент ИЛИ 4 устанавливаютс нулевое состо ние регистры 11 и вы ходные регистры 13, а триггер 27 зан тости в блоке 1 управлени - в единичное состо ние. При наличии сигналов за вок на выходах 15 реги ров 7 за вок триггер 29 управлени через элемент И 28 устанавливаетс в единичное состо ние, формиру тем самым сигнал на первом выходе блока 1 управлени , обеспечивающий на чало нового цикла работы устройства . Таким образом, приоритетное уст ройство обеспечивает выделение на обслуживание самого приоритетного запроса и одинаковые услови перезаписи данных дл анализа в.узлы и блоки устройства как в начале его работы, так и в последующих циклах Таким образом, применение в устройстве элемента ИЛИ, блока сравнени приоритетных кодов, состо щего из элементов -И, ИЛИ и ИЛИ-НЕ, а в каждом канале элемента ИЛИ груп пы элементов И и регистра хранени приоритета выгодно отличает предлагаемое устройство от известного, так как позвол ет повысить быстродействие и достоверность выходной информации. Формула изобретени 1. Многоканальное приоритетное устройство, содержащее блок управлени , первый элемент ИЛИ, N канало ( где N - число источников -за вок), каждый из которых содержит регистр приоритета, регистр за вок, узел анализа за вок, две группы элементов И и выходной регистр, причем вы ход первого элемента ИЛИ соединен с выходом конца цикла устройства и с входом сброса блока управлени , вход пуска которого соединен с входом пуска устройства, сигнальный вход блока управлени соединен с входом ответа абонента устройства, информационные входы регистра за вок каждого канала соединеньг с входами соответствующей группы входов за вок устройства, входы регистра приоритета соединены с входами соответствующей группы входов приоритета устройства, выходы регистра за вок каждого канала соединены с группой информационных входов блока управлени и с первой группой входов узла анализа за вок своего канала, выходы узла анализа за вок каждого канала соединены с первыми входами соответствующих элементов И первой группы своего канала, выходы элементов И первой группы каждого канала соединены с соответствующими входами сброса регистра за вок и с информационными входами выходного регистра, выходы которого соединены с соответствующей группой информационных выходов устройства, вход сброса узла анализа за вок каждого канала соединен с первым выходом блока управлени , каждый выход регистра приоритета каждого канала соединен с первым входомсоответ-. ствующего элемента И второй группы, отличающеес тем, что, с целью повышени быстродействи и надежности, устройство содержит второй элемент ИЛИ, блок сравнени , а в каждом канале элемент ИЛИ, буферный регистр, причем управл ющий вход блока сравнени соединен с вторым выходом блока управлени , первый и второй входы второго элемента ИЛИ соединены соответственно с входом пуска и ответа абонента устройствау вторые .входы элементов И второй группы каждого канала соединены с первьзм выходом блока управлени ,- третьи входы элементов И второй группы каждого канала соединены с выходом элемента ИЛИ своего.канала , входы элемента ИЛИ каждого канала соединены с выходами регистра за вок своего канала, выходы элементов И второй группы каждого канала соединены с информационными входами буферного.регистра своего канала, пр мые и инверсные разр дные выходы- буферного регистра каждого канала соединены с соответствующими группами входов блока сравнени , вторые входы элементов И первой группы каждого канала соединены с соответствующим выходом .блока сравнени , втора группа входов узла анализа за вок каждого канала соединена с выходами элементов И первой группы своего канала, установочный вход узла анализа за вок, вход сброса буферного регистра.и вход сброса .выходного регистра соединены с выходом второго элемента ИЛИ. , . 2. Устройство по п. 1, о т л и чающеес тем, что в нем блок управлени содержит четыре элеЧ мента ИЛИ, два элемента задержки, три триггера, элемент И, причем первый вход первого элемента ИЛИ соединен с входом сброса блока управлени , второй вход первого элемента ИЛИ, вход первого элемента задержки и первый вход второго элемента ИЛИ соединены с входом пуска блока управлени , выход первого элемента ИЛИ соединен с нулевыми входами первого и второго триггеров, выход первого триггера соединен с первым выходом блока, с вторым входом второго элемента ИЛИ и через второй элемент задержки - с третьим входом первого элемента ИЛИ и единичным входом второго триггера, единичный выход которого соединен с вторым выходом блока, выход первого элемента задержки соединен с первым входом третьего элемента ИЛИ, выход которого соединен с единичным входом Третьего триггера, единичный выход которого соединен с первым входом элемента И, выход которого соединен с единичным входом первого триггера, второй вход элемента И соединен- с выходом четвертого .элемента ИЛИ входы которого соединены с группой информационных входов блока, нулевой вход третьего триггера соединен с выходом второго элемента ИЛИ вто рой вход третьего элемента ИЛИ соединен с сигнальным входом блока, вым ход второго триггера соединен с вторым выходом блика.3, Устройство по п. 1, отличаю щ е е с тем, что в немУзел анализа за вок содержит ре гистр индикации, каждый разр д которого состоит из триггера, первого и второго элементов ИЛИ, элемента . И-;- причем в каждом разр де еди5 ичный выход триггера соединен с соответствующим выходом узла и с первым входом первого элемента ИЛИ, второй вход которого соединен с нулевым входом триггера и с выходом0 второго элемента ИЛИ, единичный вход триггера соеди11ен о выходом элемента И, первый вход которого соединен с соответствующим входом первой группы входов узла, второй вход5 элемента И соединен с установочным входом узла, первый и второй входы второго элемента ИЛИ соединены соответственно с входом сброса узла и с соответствхпощим входом второй группы входов узла.Источники информации, прин тые во внимание при экспертизеe 1. Авторское свидетельство СССР № 475622, кл. G Об F 9/46, 1973,
- 2. Авторское свидетельство СССР № 645159,кл. G 06 F 9/46,1979 (прототип ) .фг/. 1Фие.гfSbfXOdf /nf/f ffv ffe/nen fav. ffjretf , SfofffS ffS f40t/g. Jfff /# г/уу/ &
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813271176A SU972510A1 (ru) | 1981-04-13 | 1981-04-13 | Многоканальное приоритетное устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813271176A SU972510A1 (ru) | 1981-04-13 | 1981-04-13 | Многоканальное приоритетное устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU972510A1 true SU972510A1 (ru) | 1982-11-07 |
Family
ID=20951731
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU813271176A SU972510A1 (ru) | 1981-04-13 | 1981-04-13 | Многоканальное приоритетное устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU972510A1 (ru) |
-
1981
- 1981-04-13 SU SU813271176A patent/SU972510A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4771420A (en) | Time slot interchange digital switched matrix | |
US3639909A (en) | Multichannel input/output control with automatic channel selection | |
US4759017A (en) | Telecommunications exchange allocating variable channel bandwidth | |
US4430733A (en) | Switching of digital signals | |
US4604682A (en) | Buffer system for interfacing an intermittently accessing data processor to an independently clocked communications system | |
KR0155368B1 (ko) | 램을 기초로 하는 이벤트 계수 장치 및 그 계수 방법 | |
US3609244A (en) | Conditional replenishment video system with variable length address code | |
EP0289733B1 (en) | Switching method for integrated voice/data communications | |
EP0419750B1 (en) | Distribution mechanism for establishing communications between user interfaces of a communication system | |
SU972510A1 (ru) | Многоканальное приоритетное устройство | |
US3492648A (en) | Keyboard selection system | |
US3673577A (en) | Process control scanner apparatus | |
SU911529A1 (ru) | Асинхронное приоритетное устройство | |
US4504947A (en) | PCM Supervision data reformatting circuit | |
SU1487042A1 (ru) | Многоканальное устройство для подключения абонентов к общим магистралям | |
RU2084950C1 (ru) | Устройство для модификации адреса в цифровой сети | |
SU1589275A1 (ru) | Устройство переменного приоритета | |
SU1481765A2 (ru) | Устройство дл управлени очередностью обслуживани | |
SU1003065A1 (ru) | Устройство дл распределени подканалов | |
SU1564637A1 (ru) | Многоканальное устройство дл обмена информацией | |
SU1166111A1 (ru) | Устройство дл подключени источников информации с измен емыми приоритетами к магистрали | |
SU1112367A1 (ru) | Устройство дл моделировани систем передачи дискретной информации | |
SU1193677A1 (ru) | Устройство дл организации очереди | |
SU1397914A1 (ru) | Многоканальное устройство дл приоритетного подключени абонентов к общей магистрали | |
SU1290344A1 (ru) | Устройство дл моделировани систем массового обслуживани |