SU962962A1 - Сигнатурный анализатор - Google Patents

Сигнатурный анализатор Download PDF

Info

Publication number
SU962962A1
SU962962A1 SU813251789A SU3251789A SU962962A1 SU 962962 A1 SU962962 A1 SU 962962A1 SU 813251789 A SU813251789 A SU 813251789A SU 3251789 A SU3251789 A SU 3251789A SU 962962 A1 SU962962 A1 SU 962962A1
Authority
SU
USSR - Soviet Union
Prior art keywords
sequence
errors
input
binary
group
Prior art date
Application number
SU813251789A
Other languages
English (en)
Inventor
Владимир Израилевич Рабинович
Original Assignee
Новосибирский электротехнический институт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Новосибирский электротехнический институт filed Critical Новосибирский электротехнический институт
Priority to SU813251789A priority Critical patent/SU962962A1/ru
Application granted granted Critical
Publication of SU962962A1 publication Critical patent/SU962962A1/ru

Links

Landscapes

  • Detection And Prevention Of Errors In Transmission (AREA)

Description

Изобретение относитс  к контрольно-измерительной технике и может быть использоване при наладке, контроле и диагностике сложных цифровых устройств.
Известен сигнатурный анализатор, с помощью которого получают ключевой код (сигнатуру), характеризующий анализируемую двоичную последовательность , и сравнивают его с ключевым кодом последовательности без ошибок. Ключевой код при этом получают как остаток от делени  ангшизируемой двоичной последовательности на неприводимый многочлен генератора псевдослучайной последовательности.
Устройство содержит сдвиговый регистр, число разр дов которого определ етс  максимальной степенью неприводиьюго многочлена и схему сложени  по модулю два, выход которой соединен с входом регистра сдвига , а первый вход - с входом устройства , при этом остальные входы схемы сложени  по модулю два подключены к выходам соответствующих разр дов регистра сдвига, причем номер разр да, к которому подключаетс  соответствующий вход схемы сложени  по модулю два определ етс  показателем степени соответствующего , члена неприводимого многочлена генератора псевдослучайной последовательности , а выходом устройства  вл ютс  выходы всех разр дов сдвиэвого регистра ClJОднако в данном устройстве суще- . ствует веро тность пропуска сжшбок
10 нечетной кратности, а также затруднено определение в виде двоичного числа пор дкового номера символа анализируемой последовательности, в которс н произошла одиночна  сшшбка,
15 так как получаеналй устройством ключевой код (сигнатура) не  вл етс  двоичной записью порг дкрвого номера символа.
Наиболее близким техническим реше20 нием к предлагаемому  вл етс  сигнатурный анализатор, содержащий двоичный счетчик, который осуществл ет подсчет числа переходов двоичных символов анализируемой последователь25 ности на противоположные, после чего число переходов, записанное в счетчике, сравниваетс  с числом переходов двоичной последовательности без ошибок. Если эти числа на совпа30 дают, то даетс  заключение о наличии
ошибок в анализируемой двоичной последовательности.
Устройство обладает высокой веро ностью пропуска ошибок. Показано, что веро тность пропуска ошибок в этом устройстве может достигать значени  0,5. Это означает, что в некоторых ситуаци х половина ошибок в анализируемой двоичной последовательности может быть не обнаружена.
Цель изобретени  - увеличение диагностических возможностей путем обеспечени  фиксации всех ошибок нечетной кратности и расширени  функциональных возможностей за счет определени  пор дкового номера искаженного символа/ в котором произошла одиночна  ошибка.
Поставленна  цель достигаетс  тем что в сигнатурный анализатор, содержщий счетчик, счетный вход которого  вл етс  синхронизационным входом устройства, в устройство введена группа элементов И и группа триггеров , причем первые входы всех элемен тов Н группы объединены и  вл ютс  первым информационным входом устройства , выход каждого элемента И группы соединен со счетным входом соответствующего триггера группы, выходы которых образуют группу информациониых выходов устройства, единичный выход каждого разр да счетчика соединен с вторым входом соответствую,щего элемента И группы, нулевой выход старшего разр да счетчика соединен с вторым входом соответствующего элемента И группы, уста.новочный вход устройства соединен с входом R счетчикаИ входами синхронизации всех триггеров группы, информационные входы устройства соединены с входами D соответствующих триггеров группы.
На чертеже изображена схема предлагаемого устройства.
Таблица иллюстрирует процесс обработки анализируемой двоичной последовательности с целью получени  ключевого кода.
Устройство содержит п-разр дный двоичный счетчик 1 группу из п+1 элементов И и группу из п+1 триггеров 3, вход 4 синхронизации устройства , причем первые входы элементов И 2 объединены и  вл ютс  первым мационным входом.5 устройства, групп информационных входов 6, вход 7 йачальной установки устройства выходы элементов И 2 Ьоединены с соответствующими счетными входс1ми Т-триггеров 3, выходы которых  вл ютс  выходом 8 устройства, вторые входы каждо го из п логических элементов И 2 группы подключены к соответствующим пр мым выходам счетчика i, а второй вход П+1-ГО элемента И 2 группы соединен с инверсным выходом п-го paisр да двоичного счетчика 1, счетный вход которого  вл етс  входом 4 синхронизации устройства, вход 7 начальной установки устройства подключен к входу R счетчика 1 и к входам С триггеров 3, входы D которых  вл ютс  группой информационных входов 6 устройства.
Устройство работает следующим образом .
В исходном состо нии сигналом логической единицы, формируемым на входе 7 устройства, в триггеры 3 по входам 6 записываетс  ключевой код двоичной последовательности без ошибок и устанавливаетс  в исходное (нулевое) состо ние счетчик 1. Затем на вход 5 устройства подаетс  анализируема  двоична  последовательность , двоичный счетчик 1 осуществл ет счет синхроимпульсовдвоичной последовательности, присваива  тем самым пор дковый номер каждому двоичному символу этой последовательности . Кгикдый символ последовательности , равный единице открывает логические элементы И 2, разреша  прохождение кода, соответствующего пор дковому номеру этого символа в накапливающий сумматор по модул  два, выполненный на триггерах 3. Таким образом после прихода последнего синхроимпульса последовательности на вход 4 устройства в триггерах 3 хранитс  результат суммы по модулю два ключевого кода последовательности без ошибок и ключевого кода анаипизируемой последовательности. При этом нулевое состо ние всех триггеров 3 означает, что ключевые коды последовательности без ошибок и анализируемой послед5вательности совпадают. Но нулевое состо ние хот  бы одного из триггеров 3 указывает на наличие ошибок в анализируемой последовательности . При этом, если число сниибок в первой или второй половине анализируемой последовательности, или в обеих половинах одновременно нечетно то п-й и n+1-й триггеры 3 соответственно устанавливаютс  в единичное состо ние. А если заранее известно, что ошибок не более двух, то по коду kpaн щeмyc  в триггерах 3 по модулю 2, можно определить в виде двоичного числа местоположение одиночной ошибки.
В качестве примера в таблице показан процесс анализа двоичной последовательности длины .
Из таблицы видно, что при анализе последовательности без ошибок в триггерах 3 получаетс  нулевой результат А при анализе последовательности с ошибкой в третьем символе результат, полученный в триггерах 3, отличен от нул  и ранне (10011)j(med44)3fo . Рассматриваемое .устройство представл ет собой линейную систему, дл  которой справедлив принцип супер позиции. Из этого принципа следует, .что реакци  устройства на сумму нескольких входньос сигналов равна су ме его реакций на каждый сигнал в отдельности. При этом анализируемую двоичную последовательность можно рассматривать как сумму по модулю два последовательности без ошибок X и последовательности ошибок У, состо погю из нулей дл  безошибочных символов и единиц - дл  ошибочных, т.е. . Тогда полученный в триггерах 3 устройства код Ry равен сумм по модулю два ключевых кодов анализируемой последовательности Rj и последовательности без ошибок R, т.е. . В свою oчepeдьJl ключевой Код R,j можно представить как сумму по модулю два ключевого кода последовательности без ошибок RK и ключевых кодов последовательностей одиночных ошибок Ry, т.е. R,4 4 . . . i- Ry . . . где k - крат ность ошибок в ангшизируемой nocrie-довательности Z. Ключевой код , полученный в триггерах 3 устройства можно представить следук |ф1М образом , ©,4®- ,. . ,е „©- Г - ..Vf При этом ft может быть равно нулю в двух случа х: 1.Если Ry 0, т.е. когда ошибки в последовательности отсутствуют и она совпадает с последовательностью 2.Если Д R.,- 0, т.е. лргда сшшбк в последовательности существуют,- но не обнаруживаютс . Допустим, что в последовательност Z содержитс  только один ошибочный символ. Тогда ключевой код. Ry. полу ченный в триггерах J, имеет вид . При этом Ry О, так как в. противном случае не выполн етс  поставленное условие о том, что ошибка только одна. Более того, ранее было даказано, что R, вз тый по модулю 2, соответствует пор дковому номеру ошибочного символа в последовательности Z в двоичной системе счислени . , Дл  последовательности Z с двум  ошибками R Ry., Но так как ошибки существуют, и их ровно две, то RV-I . R, О, R 0 Следовательно, , т.е. ошибки кратности обнаруживаютс . Однако определить местоположение каждой из них в общем случае не представл етс  возможным. Ошибки нечетной кратности , содержащиес  в последовательности Z, также не дают нулевого результата в Tgnrrepax 3 устройства, т.е. R,, . 1 , так как при этом не выполн ютс  услови  четности числа еди ниц в исследуемой последовательности по сравнению с последовательностью без ошибок X. Ошибки четной кратности не обнаруживаютс  если Однак(У веро тность по влени  комбинаций таких ошибок пренебрежимо мгша. Применение предлагаемого устройства позвол ет обнаруживать все ошиб ки нечетной кратности и определить местоположение одиночной ошибки, что существенно сокращает врем  настройки , отладки и испытаний сложных цифровых устройств и повышает их качество .

Claims (2)

1.Зарубежна  радиоэлектроника, № 1, 1979, с, 53. , :
2.Там же, с. 56-57,(прототип).
/
/t
/«5
SU813251789A 1981-02-24 1981-02-24 Сигнатурный анализатор SU962962A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU813251789A SU962962A1 (ru) 1981-02-24 1981-02-24 Сигнатурный анализатор

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU813251789A SU962962A1 (ru) 1981-02-24 1981-02-24 Сигнатурный анализатор

Publications (1)

Publication Number Publication Date
SU962962A1 true SU962962A1 (ru) 1982-09-30

Family

ID=20944430

Family Applications (1)

Application Number Title Priority Date Filing Date
SU813251789A SU962962A1 (ru) 1981-02-24 1981-02-24 Сигнатурный анализатор

Country Status (1)

Country Link
SU (1) SU962962A1 (ru)

Similar Documents

Publication Publication Date Title
US4498174A (en) Parallel cyclic redundancy checking circuit
CA1075817A (en) Sequential encoding and decoding of variable word length fixed rate data codes
US3810111A (en) Data coding with stable base line for recording and transmitting binary data
US3831144A (en) Multi-level error detection code
US5835428A (en) Method of testing semiconductor memory and apparatus for carrying out the method
SU962962A1 (ru) Сигнатурный анализатор
RU2658147C1 (ru) Устройство для распаковки данных
US4910728A (en) Multiplexer diagnostic input patterns
EP0136735B1 (en) Arrangement for checking the counting function of counters
SU1112366A1 (ru) Сигнатурный анализатор
SU1566353A1 (ru) Устройство дл контрол многовыходных цифровых узлов
SU1108618A1 (ru) Способ декодировани нелинейного кода и устройство дл его осуществлени
SU696510A1 (ru) Генератор псевдослучайных кодов
SU951301A1 (ru) Генератор псевдослучайных кодов
JPS58219850A (ja) 誤り位置検出回路
SU1173416A1 (ru) Устройство дл обнаружени искажений в двоичных последовательност х
SU1619278A1 (ru) Устройство дл мажоритарного выбора сигналов
SU551573A1 (ru) Устройство дл испытани логических блоков
SU748394A1 (ru) -Разр дный генератор псевдослучайных двоичных последовательностей
SU824178A1 (ru) Генератор потоков случайных событий
SU1290295A1 (ru) Устройство дл вычислени пор дковых статистик последовательности двоичных чисел
SU640344A1 (ru) Генератор псевдослучайных последовательностей импульсов
SU1211731A1 (ru) Многоканальный сигнатурный анализатор
SU1387202A2 (ru) Устройство дл исправлени ошибок
KR0121064Y1 (ko) 동화상 전화기의 fas검색 및 에러검출회로