Claims (2)
Изобретение относитс к радиотехнике и предназначено дл использовани в спектрометрии ионизирующих изл чений, а также дл измерени парамет ров других быстропротекающих процессов . Известен аналого-цифровой преобра зователь, содержащий ключ, выход кот рого через интегратор соединен со входами блоков сравнени , выходы которых соединены со входами блока управлени , управл ющие выходы которых соединены со входами ключей, выходы соединены со входами счетчика, а частотный вход соединен с выходом генератора опорной частоты. Недостатки устройства - низкие то ность преобразовани и быстродействие и ограниченные функциональные во можности . Известен аналого-цифровой преобра зователь, содержащий входной формирователь , выход которого соединен через коммутатор и сумматор со вхоДОМ преобразовател аналог-адрес, аналоговый выход которого через блок, задержки и формировани остатка подключен к коммутатору, а адресные выходы соединены со входами процессора , выход которого подключен ко входу блока вывода информации, а входы данных через счетчик соединены с логическим выходом блока эталонов, аналоговый выход которого подключен ко второму входу сумматора, выходы блока управлени соединены с управл ющими входами всех блоков, а входы подключены к соответствующим выходам входного формировател и процессора 2 . Недостатки известного устройства низкие точность преобразовани и быстродействие, ограниченные функциональные возможности. Цель изобретени - повышение точности преобразовани , быстродействи и расширение функциональных возможностей . Указанна цель достигаетс тем, что в аналого-цифровой преобразователь , содержащий блок эталонов, аналоговый выход которого соединен с аналоговым входом интегратора, адресные выходы преобразовател аналогадрес через процессор подключены к информационным входам блока вывода информации, логический выход соединен с первым входом блока управлени второй вход которого подключен к логическому выходу входного формировател , а дес ть управл ющих выходов блока управлени соединены соответственно с трем управл ющими входами входного формировател , двум управл ющими входами процессора, управл ющим входом интегратора преобразовател аналог-адрес, блока вывода информации , счетчика, блока эталонов, введены блок эталонной длительности, блок выделени кода эталона, причем вход блока эталонной длительности сое динен с одиннадцатым управл ющим выхо дом блока управлени , а выход через входной формирователь соединен с аналоговым выходом блока эталонов, выход интегратора подключен к аналоговым входам преобразовател аналог-адрес, входы данных блока выделени кода эталона соединены с выходами счетчика , выходы данных подключены ко входам данных процессора, входы управле ни соединены с двенадцатым и тринад цатым управл ющими выходами блока управлени , логический вход соединен с логическим выходом блока эталонов, а логический выход подключен к счетному входу счетчика, аналоговый выхо преобразовател аналог-адрес соедине со входом остатка входного формировател , введен блок коррекции, входы которого подключены к выходам коррек ции процессора и блока управлени , а п выходов соединены с п входами коррекции преобразовател аналог-адрес , введен блок опорного уровн , выход которого подключен к опорному входу входного формировател . На чертеже приведена структурна электрическа схема устройства. Устройство содержит входной блок аналоговый коммутатор 2, интегратор 3 задающий генератор Л, генератор 5 эталонного тока, блок 6 синхронизации и ключ 7, указанные блоки образуют блок 8 эталонов, счетчик 9, преобразующие блоки 10-1 и 10-6 сов местно с блоком 11 выделени адреса О4 объединены в преобразователь 12 аналог-адрес, запоминающее устройство 13 и арифметическое устройство образуют процессор 151 блок 16 вывода информации, блок 17 управлени , блок 18 задержки и формировани остатка совместно со входным блоком 1 и аналоговым коммутатором 2 образуют входной формирователь 19, блок 20 эталонной длительности, счетчик 21 и два цифровых коммутатора 22 и 23 объединены в блок 24 выделени кода эталона, который устран ет неоднозначность считывани информации в запоминающее устройство; дл коррекции характеристик преобразовател 12 служит блок 25 коррекции . Блок 26 опорного уровн используетс в режиме преобразовани интервалов времени. Суммирование измер емого и эталонного сигналов производитс на входе интегратора 3. При этом измер емый и эталонный сигналы проход т через интегратор 3, что позвол ет практически устранить вли ние нелинейности интегратора и его дрейфов на точность преобразовани , особенно при малом числе циклов кодировани . Снижение требований к интегратору 3 позвол ет подн ть частоту задающего генератора k (при сохранении точ- ности преобразовани ) и тем самым увеличить быстродействие. Дл того, чтобы точность преобразовани не зависела от длительности измер емых сигналов, вводитс блок 20 эталонной длительности, который обеспечивает открывание аналогового коммутатора 2 на промежуток времени AUtj.Дл увеличени быстродействи преобразующие блоки 10-1 - 10- соедин ютс параллельно. В этом случае ; врем преобразовани сигнала преобразователем 12 будет равно времени преобразовани t- одного каскада. В качестве быстродействующих преобразующих каскадов можно использовать компараторы, у которых входы одного знака соединены с выходом интегратора , а потенциалы других входов задаютс резистивным делителем напр жени . Дл того, чтобы уровни квантовани преобразовател 12 не измен лись на значительную величину в зависимости от температуры и времени, их корректируют с помощью Ьлока 25. 5 Введение блока 2k выделени кода эталона обусловлено трудност ми в обеспечении записи без сбоев кода со счетчика 9 в запоминающее устройство 13 при высокой частоте задающего генератора. Поэтому предлагают в момент изменени кода адреса счетчика останавливать и считывать с него информацию после того, как код на его выходах полностью установитс , а импульсы задающего генератора в это врем считать дополнительным счетчиком 21. Цифровые коммутаторы 22 и 23 обеспечивают подключение выходов и входов счетчиков ко входам данных процессора 15 и логическому выходу блока 8 эталонов. Применение блока выделени кода эталонов позвол ет повысить частоту задающего генератора , устранить сбои при записи кода со счетчика 9 в запоминающее устройство 13, примен ть простые асинхронные счетчики и менее быстродействующее запоминающее устройство. Предлагаема структура АЦП позвол ет измер ть интервалы времени, если на вход аналогового коммутатора 2 подавать эталонное напр жение с блока опорного уровн 26, а на вход измерени блока эталонной длительности 20 - измер емый временной интервал. Устройство имеет несколько режимов работы - коррекции и измерени . В исходном состо нии счетчики 9 и 21 обнулены, блок 8 эталонов отключен , емкость интегратора 3 разр ж на. В режиме коррекции синхронно с им пульсами задающего генератора k вклю чаетс блок 8 эталонов, и на вход ин тегратора 3 подаетс эталонный ток. На входы преобразовател 12 аналогадрес с выхода интегратора 3 подаетс измен ющеес напр жение, а на счетчик 9 импульсы с задающего генератора k через пропускатель 7 и ци ровой коммутатор 23. В моменты, когд код на выходе преобразовател аналог-адрес изменитс на единицу, синхронно с задающим генератором k цифровой коммутатор 23 переключает импульсы с задающего генератора k на вход дополнительного счетчика 21. В запоминающее устройство 13 через цифровой коммутатор 22 записываетс код со счетчика 9, и счетчик 9 обнул етс . При следующем изменении кода на выходе преобразовател 12 аналог - адрес к задающему генератору 0 подключаетс счетчик 9, а с дополнительного счетчика 21 информаци записываетс в запоминающее устройство 13 и т.д. Таким образом, в режиме коррекции в запоминающее устройство 13 будут записаны п точных значений шагов квантовани N.- преобразовател 12 -аналог - адрес. В зависимости от конкретного исполнени процессора 15 возможно в режиме коррекции вычисление значений уровней квантовани NI - S Njy,, где шаг квантовани , и запись их в запоминающее устройство 13. Значени Nмогут быть получены и непосредственно , если примен етс блок 2k выделени кода эталона, построенный по другой схеме. В режиме измерени напр жени вход ной сигнал иу подаетс через входной формирователь 19 на вход интегратора 3 в течение фиксированного интервала времени Д ,определ емого блоком 20. По истечении времени на выходе преобразовател 12 устанавливаетс адрес i-1, соответствующий напр жению на выходе интегратора 3 Uj.y. Блок 17 включает синхронно с задаюи |им генератором k блок 8,и проис ходит интегрирование эталонного тока и счет импульсов на счетчиках 9 и 21 также, как и в режиме коррекции. В момент изменени кода на выходе преобразовател 12 с i-1 на i блок 1 управлени выключает блок 8. На счет-, чике 9 или 21 устанавливаетс код N. Цифровой эквивалент Ny дл входного сигнала U определ етс арифметическим устройством k по формуле N- - Нл , где N в зависимости от того, как проведен режим коррекции, либо извлекаетс из запоминающего устройства 13 в соответствии с {-тым адресом, либо вычисл етс арифметическим устройством 1 по формуле Н- 2 М,где цифровой эквивалент п-го шага квантовани , извелеченныи из запоминающего устройства 13 в соответствии с адресом т. Врем преобразовани складываетс из времени (и времени досчета t , необходимого дл получени кода Hj на счетчике 9. При этом врем работы цифровой части после получени кода N: можно не учитывать, так как аналоговые блоки в это врем уже могут обрабатывать следующий входной сигнал. Дл увеличени точности преобразовани при использовании преобразовател 12 анало -адрес, в котором выдел етс остаток (например, преобразующие каскады выполнены как ограничители по амплитуде снизу), режим коррекции производитс аналогично. После окончани первого цикла пре образовани в режиме измерени остаток через блок 18 и аналоговый коммутатор 2 подаетс на интегратор 3 в течение времени д gfy, задаваемого блоком 20. Затем проводитс второй цикл преобразовани аналогично первому и так далее. Дл вычислени циф рового эквивалента N у входной величины и у используютс числа М.и полученные в k циклах. В некоторых случа х целесообразнее в процессоре 15 использовать посто нное запоминающее устройство и производить цифро-аналоговую коррекцию преобразовател анало адрес. Тогда в режиме коррекции при измене ,нии кода на выходе преобразовател 1 с i-1 на i в арифметическом устройстве I происходит сравнение числа , записанного в посто нном запоминающем устройстве 13 по i-тому адресу с числом, наход щимс в данный момент на счетчике 9. В зависимости от знака разности этих чисел блок 2 измен ет i-тый уровень квантовани в преобразователе 12. Дл преобразовани интервалов вре мени в цифровой код на врем действи измер емого временного интервала подаваемого на вход блока 20, открыв етс входной формирователь 19, и ин тегрируетс напр жение, задаваемое блоком 2б. В результате повышаетс точность, быстродействие и расшир ютс функцио нальные возможности устройства. Формула изобретени 1. Аналого-цифровой преобразователь , содержащий блок эталонов, аналоговый выход которого соединен с ана логовым входом интегратора, адресные выходы преобразовател аналог-адрес через процессор подключены к информа ционным входам блока вывода информации , логический выход соединен с пер вым входом блока управлени , второй вход которого подключен к логичес08 кому выходу входного формировател , а дес ть управл ющих выходов блока управлени соединены соответственно с трем управл ющими входами входного формировател , двум управл ющими входами процессора, управл ющим входом интегратора, преобразовател аналог-адрес, блока вывода информации , счетчика, блока эталонов, о тличающийс тем, что, с целью повышени точности преобразовани , быстродействи и расширени функциональных возможностей, введены блок эталонной длительности, блок выделени кода эталона, причем вход блока эталонной длительности соединен с одиннадцатым управл ющим выходом блока управлени ,а выход через входной формирователь соединен с аналоговым выходом блока эталонов, выход интегратора подключен к аналоговым входам преобразовател аналог-адрес, входы данных блока выделени кода эталона соединены с выходами счетчика , выходы данных подключены ко входам данных процессора, входы управлени соединены с двенадцатым и тринадцатым управл ющими выходами блока управлени , логический вход соединен с логическим выходом блока эталонов, а логический выход подключен к счетному входу счетчика. 2.Устройство по п.1, о т л и ч аю щ е е с тем, что аналоговый выход преобразовател аналог-адрес соединен со входом остатка входного формировател . 3.Устройство по пп.1 и 2, о т л ичающеес тем, что введен блок коррекции, входы которого подключены к выходам коррекции процессора и блока управлени , an выходов соединены с п входами коррекции преобразовател аналог-адрес. А. Устройство по пп.1-3, о т л ичающеес тем, что введен блок опорного уровн , выход которого подключен к опорному входу входного формировател . Источники информации, прин тые во внимание при экспертизе 1. Шл ндин В.М. Цифровые электроизмерительные приборы, М., Энерги , 1972, с. 161. The invention relates to radio engineering and is intended for use in spectrometry of ionizing radiation, as well as for measuring parameters of other fast processes. A known analog-to-digital converter contains a key, the output of which through an integrator is connected to the inputs of comparison units, the outputs of which are connected to the inputs of the control unit, the control outputs of which are connected to the inputs of keys, the outputs are connected to the counter inputs reference frequency generator. The drawbacks of the device are low conversion capacity and speed and limited functional capabilities. The analog-to-digital converter is known, which contains an input driver, the output of which is connected via a switch and an adder with an analog-address converter input, the analog output of which is connected to the switch through the unit, and the address outputs are connected to the processor inputs, the output of which is connected to the input of the information output unit, and the data inputs through the counter are connected to the logical output of the unit of standards, the analog output of which is connected to the second input of the adder, the outputs of the control unit audio connected with the control inputs of all the blocks, and inputs connected to respective outputs of the input processor 2 and shaper. The disadvantages of the known device are low conversion accuracy and speed, limited functionality. The purpose of the invention is to improve the accuracy of conversion, speed and enhanced functionality. This goal is achieved by the fact that in an analog-to-digital converter containing a block of standards whose analog output is connected to the analog input of the integrator, the address outputs of the converter are analogous to the address via a processor connected to the information inputs of the information output unit, the logical output of which connected to the logic output of the input driver, and the ten control outputs of the control unit are connected respectively to the three control inputs of the input f The two control inputs of the processor, the control input of the converter integrator analog-address, the information output block, the counter, the block of standards, the reference duration block, the reference code selection block are entered, and the input of the reference duration block is connected to the eleventh control output of the block control, and the output through the input driver is connected to the analog output of the standards block, the integrator output is connected to the analog inputs of the analog-address converter, the data inputs of the allocation code of the reference code A is connected to the counter outputs, data outputs are connected to the processor data inputs, control inputs are connected to the twelfth and thirteenth control outputs of the control unit, a logic input is connected to the logic output of the standards unit, and a logic output is connected to the counter input of the counter, the analog output of the converter analogue address connected to the input of the remainder of the input shaper, a correction block is entered, the inputs of which are connected to the outputs of the processor and control unit's correction, and n outputs are connected to the correction inputs n the analog-address converter, a reference level block is input, the output of which is connected to the reference input of the input driver. The drawing shows a structural electrical circuit of the device. The device contains an input unit analog switch 2, integrator 3 master oscillator L, generator 5 reference current, block 6 synchronization and key 7, these blocks form a block of 8 standards, a counter 9 that converts blocks 10-1 and 10-6 together with block 11 O4 address allocations are combined into an analog-address converter 12, a storage device 13 and an arithmetic unit form a processor 151 information output unit 16, a control unit 17, a delay unit 18 and a residue generation together with the input unit 1 and the analog switch 2 form an input driver 19, a reference duration unit 20, a counter 21, and two digital switches 22 and 23 are combined into a reference code extraction unit 24, which eliminates the ambiguity of reading information into a memory; to correct the characteristics of the Converter 12 is the block 25 correction. The reference level block 26 is used in the time conversion mode. The summation of the measured and reference signals is performed at the input of the integrator 3. At the same time, the measured and reference signals pass through the integrator 3, which virtually eliminates the influence of the integrator’s nonlinearity and its drifts on the conversion accuracy, especially with a small number of coding cycles. Reducing the requirements for integrator 3 allows you to raise the frequency of the master oscillator k (while maintaining the accuracy of the conversion) and thereby increase the speed. In order that the conversion accuracy does not depend on the duration of the measured signals, a block of reference duration 20 is introduced, which provides opening of the analog switch 2 for a period of time AUtj. To increase the speed, the conversion units 10-1 to 10- are connected in parallel. In this case ; the conversion time of the signal by the converter 12 will be equal to the conversion time of the t-single cascade. Comparators can be used as high-speed conversion cascades, in which the inputs of one character are connected to the integrator's output, and the potentials of the other inputs are given by a resistive voltage divider. In order that the quantization levels of converter 12 do not change by a significant amount depending on temperature and time, they are corrected by block 25. 5 The introduction of the reference code extraction block 2k is caused by difficulties in ensuring recording without failures of the code from counter 9 into the storage device 13 at a high frequency of the master oscillator. Therefore, it is suggested to stop and read information from the counter address code after the code on its outputs is fully established, and to read the pulses of the master oscillator as an additional counter 21. Digital switches 22 and 23 ensure that the outputs and inputs of the meters are connected to the inputs data processor 15 and the logical output of the block of 8 standards. The use of the pattern code extraction unit allows to increase the frequency of the master oscillator, eliminate failures when writing the code from counter 9 to the memory 13, use simple asynchronous counters and a less high-speed memory. The proposed ADC structure allows time intervals to be measured if the reference voltage from the reference level block 26 is fed to the input of the analog switch 2 and the measured time interval to the measurement input of the reference duration block 20. The device has several modes of operation - correction and measurement. In the initial state, the counters 9 and 21 are zeroed, the block of 8 standards is turned off, the capacity of the integrator is 3 times low. In the correction mode, a block of 8 standards is turned on synchronously with the pulses of the master oscillator k, and a reference current is applied to the input of the integrator 3. A variable address is supplied to the inputs of converter 12 from the integrator 3 output, and to counter 9, pulses from the master oscillator k through the transmitter 7 and the cross switch 23. At times when the code at the output of the converter, the analog address changes by one, synchronously with the master oscillator k, the digital switch 23 switches pulses from the master oscillator k to the input of the additional counter 21. A code 9 is written to the memory 13 via the digital switch 22, and the counter 9 is zeroed. At the next code change at the output of the converter 12 analogue — the address is connected to the master oscillator 0, a counter 9 is connected, and from the additional counter 21 information is recorded in the storage device 13, etc. Thus, in the correction mode, the exact values of the quantization steps of N. will be written to the memory 13, the converter 12 - the analogue - the address. Depending on the specific processor version 15, it is possible in the correction mode to calculate the quantization level values NI - S Njy, where the quantization step is, and write them to the storage device 13. N values can also be obtained directly if the reference code selection block 2k is used according to another scheme. In the voltage measurement mode, the input signal is supplied through the input driver 19 to the input of the integrator 3 during a fixed time interval D determined by block 20. After the time at the output of the converter 12, the address i-1 corresponding to the voltage at the output of the integrator 3 Uj.y. Block 17 switches on synchronously with the generator k of block 8, and the integration of the reference current and the counting of pulses on counters 9 and 21 also occurs, as in the correction mode. At the moment of changing the code at the output of converter 12 from i-1 to i, control block 1 turns off block 8. N code is set on counter 9 or 21. The digital equivalent Ny for the input signal U is determined by the arithmetic unit k using the formula N- Nl, where N, depending on how the correction mode is carried out, is either extracted from the storage device 13 according to the {-th address, or calculated by the arithmetic unit 1 using the formula H-2 M, where the digital equivalent of the n-th quantization step, recovered from the storage device 13 in accordance The transducer time is the sum of the time (and the offset time t required to get the code Hj on the counter 9. At the same time, the time of the digital part after receiving the N code: can be ignored, since the analog blocks can already process The next input signal. To increase the accuracy of the conversion, when using the converter 12, an analog-address in which the remainder is allocated (for example, the conversion stages are designed as amplitude limiters from below), the correction mode is performed similarly. After the end of the first conversion cycle in the measurement mode, the remainder is passed through block 18 and analog switch 2 to the integrator 3 during the time g gfy specified by block 20. Then the second conversion cycle is carried out similarly to the first one and so on. To calculate the digital equivalent of N, the input quantity and y use the M. and the numbers obtained in k cycles. In some cases, it is more expedient to use a permanent storage device in the processor 15 and perform digital-to-analog correction of the converter to the analog address. Then, in the correction mode, when changing the code at the output of converter 1 from i-1 to i in the arithmetic unit I, the number recorded in the permanent storage device 13 is compared to the i-th address with the number currently on the counter 9 Depending on the sign of the difference of these numbers, block 2 changes the i-th level of quantization in converter 12. To convert time intervals to a digital code for the duration of the measured time interval of the input unit 20, the input driver 19 is opened and tag The voltage specified by block 2b is induced. As a result, the accuracy, speed and efficiency of the device are increased. Claim 1. An analog-to-digital converter containing a block of standards, the analog output of which is connected to the analogue input of the integrator, the address outputs of the analogue-address converter through a processor are connected to the information inputs of the information output unit, the logical output is connected to the first input of the control unit, the second input of which is connected to the logical output of the input driver, and the ten control outputs of the control unit are connected respectively to the three control inputs of the input driver , two control inputs of the processor, a control input of the integrator, an analog-address converter, an information output block, a counter, a block of standards, characterized in that, in order to increase the accuracy of conversion, speed and functionality, a reference duration block, a block allocation code reference, and the input unit of the reference duration is connected to the eleventh control output of the control unit, and the output through the input driver connected to the analog output of the unit of standards, the output A tegrator is connected to analog inputs of the analog-address converter, the data inputs of the reference code allocation unit are connected to the counter outputs, the data outputs are connected to the processor data inputs, the control inputs are connected to the twelfth and thirteenth control outputs of the control unit, the logic input is connected to the logic output of the standards block and the logic output is connected to the counting input of the counter. 2. The device according to claim 1, that is, so that the analog output of the analog-address converter is connected to the input of the remainder of the input driver. 3. The device according to claims 1 and 2, which is based on the fact that a correction block is inputted, the inputs of which are connected to the correction outputs of the processor and the control unit, an outputs are connected to the n correction inputs of the analog-address converter. A. The device according to claims 1-3, which is based on the fact that a block of the reference level is inserted, the output of which is connected to the reference input of the input driver. Sources of information taken into account in the examination 1. V. Shlndin. Digital electrical measuring instruments, M., Energie, 1972, p. 161.
2. Авторское свидетельство СССР по за вке №- 2784560/18-21, Н 03 К 13/17 за 1979, по которой прин то решение о выдаче авторского свидетельства (прототип).2. USSR author's certificate in application No. 2784560 / 18-21, H 03 K 13/17 for 1979, according to which the decision to issue the author's certificate (prototype) was made