Изобретение ОТНОСИТСЯ к области вь числительной техники и может быть исполь зовано в арифметических устройствах специализированных цифровых вычислительных машин.. Известны устройства дл умножени двоичных чисел, содержащие регистры множимого и множител , схему формировани частичньос произведений, блок по разр дного суммировани 1, 2 . Недостатком известных устройств вл етс недостаточное быстродействие в св зи с затратами времени на приведение двухр дного кода произведени . Наиболее близким аналогом вл етс устройство дл умножени двоичных чисел содержащее регистры множимого и множител , регистры г1оразр днь5Х сумм и поразр дных переносов, блок формировани частичных произведений, блок поразр дного суммировани частичных произведений. Выход младших разр дов регистра множител соединен с управл ющим входом блока формировани частичных произведений. вьосод регистра множимого через блок формировани частичных произведений сов динен с одним .из входов блока поразр дного суммировани , два других входа которого соединены соответственно с выходами регистров поразр дных сумм ипереносов , а выходы - со входами этих регистров Гз1 , За счет включени в состав схемы формировани частичных, произведений дополнительных цепей сдвигауи преобразовани множимого, в каждом такте работы данного устройства выполн етс умножение на два разр да множител . Недостатком данного устройства вл - , етс недостаточное быстродействие в св зи с затратами времени на приведение двухразр дного кода произведени . Целью изобретени вл етс увеличение быстродействи устройства при выполнении многократных умножений. Дл достижени этой цели в устройство введены дополнительный регистр множител , сумматор и узел задержки, причем выходы . л и The invention relates to the field of numeral technology and can be used in the arithmetic devices of specialized digital computers. There are known devices for multiplying binary numbers, containing multiplicative and multiplier registers, a partial product formation circuit, a block of bit sum 1, 2. A disadvantage of the known devices is the inadequate performance due to the time spent on bringing the two-row work code. The closest analogue is a device for multiplying binary numbers containing multiplicative and multiplier registers, registers of sums and bitwise transfers, a unit of formation of partial products, a unit of partial summation of partial products. The output of the low bits of the register of the multiplier is connected to the control input of the block of formation of partial products. The register of the multiplier through the block of formation of partial products is combined with one of the inputs of the bit-sum block, the other two inputs of which are connected respectively to the outputs of the register of bit-sum and transfer, and the outputs with the inputs of these registers Gz1. partial, products of additional shift chains of the multiplicand transformation, in each operation cycle of this device multiplication by two bits of the multiplier is performed. The disadvantage of this device is the insufficient speed due to the time spent on bringing the two-digit work code. The aim of the invention is to increase the speed of the device when performing multiple multiplications. To achieve this goal, an additional multiplier register, an adder and a delay node, and outputs, are entered into the device. l and