SU650072A1

SU650072A1 - Arithmetic device

Info

Publication number: SU650072A1
Application number: SU731932603A
Authority: SU
Inventors: Геннадий Васильевич Римский; Владимир Анатольевич Вишняков
Original assignee: Минский радиотехнический институт
Priority date: 1973-06-15
Filing date: 1973-06-15
Publication date: 1979-02-28

Description

Поставленна цель достигаетс также тем, что блок управлени циклическим переносом выполнен на элементах И, Р1ЛИ, НЕ, причем первый вход блока подключен к первому входу первого элемента PI и через первый элемент НЕ - к первому входу второго элемента И, выходы первого и второго элементов И подключены соответственно к первым входам первого и второго элементов ИЛИ, выходы которых соединены с первым и вторым выходами блока, второй вход блока подключен к первому входу третьего элемента И и через второй элемент НЕ - к первому входу четвертого элемента И, третий вход блока подключен к первому входу п того элемента И и через третий элемент НЕ - к первому входу шестого элемента И, четвертый вход блока соединен с вторыми входами п того и шестого элементов И, выход шестого элемента И подключен к вторым входам третьего и четвертого элементов И, выход третьего элемента И соединен с вторыми входами первого и второго элементов И, выходы четвертого и п того элементов И соединены соответственно с вторыми входами первого и второго элементов ИЛИ.The goal is achieved also by the fact that the cyclic transfer control unit is executed on AND, P1LI, NOT elements, the first input of the block connected to the first input of the first PI element and through the first NO element to the first input of the second And element, the outputs of the first and second AND elements connected respectively to the first inputs of the first and second elements OR, the outputs of which are connected to the first and second outputs of the block, the second input of the block is connected to the first input of the third element AND and through the second element NOT to the first input of the fourth el And the third input of the block is connected to the first input of the fifth element AND and through the third element NOT to the first input of the sixth element And, the fourth input of the block is connected to the second inputs of the fifth and sixth elements And, the output of the sixth element And is connected to the second inputs of the third and the fourth elements And, the output of the third element And connected to the second inputs of the first and second elements And, the outputs of the fourth and fifth elements And connected respectively with the second inputs of the first and second elements OR.

На фиг. 1 представлена структурна схема арифметического устройства; на фиг. 2 показан блок управлени циклическим переносом .FIG. 1 shows a block diagram of an arithmetic unit; in fig. 2 shows a cyclic transfer control unit.

Первый, второй и третий выходы блока 1 управлени соединены с управл юш,ими входами регистров 2 и 3 и сумматора 4, входы которого соединены с выходами регистров 2 и 3, а выходы подключены к входам этих регистров. Выходы двух разр дов регистров 2 подключены к входам блока 5 анализа множителей, первый выход которого подключен к первому входу блока 6 управлени циклическим переносом; второй выход - к второму управл юшему входу регистра 3, а третий, четвертый и п тый выходы через элементы задержки 7, 8 и 9 - к третьему, четвертому и п тому управл юшим входам регистра 3. Управл ющий вход блока 5 анализа множител подключен к четвертому выходу блока 1 управлени . Второй вход блока 6 управлени циклическим переносом подключен к п тому выходу блока 1 управлени , а третий вход - к выходу циклического переноса сумматора 4. Выходы блока 6 управлени циклическим переносом подключены к входу (п-1)-го разр да сумматора 4 и входу младшего разр да регистра 2.The first, second and third outputs of the control unit 1 are connected to the control, their inputs of registers 2 and 3 and adder 4, whose inputs are connected to the outputs of registers 2 and 3, and the outputs are connected to the inputs of these registers. The outputs of the two bits of the registers 2 are connected to the inputs of the multiplier analysis unit 5, the first output of which is connected to the first input of the cyclic transfer control unit 6; the second output to the second control input of register 3, and the third, fourth, and fifth outputs through delay elements 7, 8, and 9 to the third, fourth, and fifth control inputs of register 3. The control input of the multiplier 5 analysis unit is connected to the fourth output of the control unit 1. The second input of the cyclic transfer control unit 6 is connected to the fifth output of the control unit 1, and the third input is connected to the cyclic transfer output of the adder 4. The outputs of the cyclic transfer control unit 6 are connected to the input of the (n-1) -th digit of the adder 4 and the lower one bit register yes 2.

Блок управлени циклическим переносом включает элементы И 10, НЕ 11, И 12, ИЛИ 13, ИЛИ 14, И 15, НЕ 16, И 17, И 18, НЕ 19, И 20. Первый, второй и третий входы блока подключены к входам элементов И 10, 15, 18 и через элементы НЕ 11, 16, 19 - к входам элементов И 12, 17, 20. Четвертый вход блока соединен с вторыми входами элементов И 18, 20. Выход элеменча И 20 соединен с вторыми входами элементов И 15, 17. Выход элемента И 15 соединен с вторыми входами элементов И 10, 12, выходы которых подключены к входам элементов ИЛИ 13, 14, дрзгие входы которых нодключены к выходам элементов И 17, 18, а выходы - к первому и второму выходам блока 6 унравлени циклическим переносом.The cyclic transfer control unit includes AND 10, NOT 11, AND 12, OR 13, OR 14, AND 15, HE 16, AND 17, AND 18, HE 19, AND 20 elements. The first, second and third block inputs are connected to the element inputs. And 10, 15, 18 and through the elements NOT 11, 16, 19 - to the inputs of the elements And 12, 17, 20. The fourth input of the block is connected to the second inputs of the elements And 18, 20. The output of the element And 20 is connected to the second inputs of the elements And 15 17. The output of the element AND 15 is connected to the second inputs of the elements AND 10, 12, the outputs of which are connected to the inputs of the elements OR 13, 14, the other inputs of which are connected to the outputs of the elements And 17, 18, and the output dy - the first and second outputs of the block 6 unravleni wraparound.

Устройство работает следуюш им образом .The device works in the following way.

При выполнении операции сложени - вычитани блок 1 управлени вырабатывает сигналы дл занесени операндов в сумматор 4 и регистр 3, дл передачи операндов из регистра 3 в сумматор пр мым или обратным кодом, дл анализа переполнени сумматора, которые поступают с регистра 3 на управл ющие входы сумматора . Пиклический перенос в этом случае через элементы И 20 (нет извлечени корн ), И 17 (нет умножени ) ИЛИ 13 в («-1)-й разр д сумматора 4.During the operation of addition - subtraction, control unit 1 generates signals for entering operands into adder 4 and register 3, for transmitting operands from register 3 to the adder with a forward or reverse code, for analyzing the accumulator overflow from the register 3 to the control inputs of the adder . The pyclic transfer in this case through the elements AND 20 (no extraction of the root), AND 17 (no multiplication) OR 13 in the (-1) th discharge of the adder 4.

При выполнении операции умножени поWhen performing a multiply operation on

сигналу из блока 1 управлени осуществл етс занесение множимого в регистр 3 и множител в регистр 2. Второй сигнал поступает в регистр 2, в знаковом разр де которого образуетс знак произведени .The signal from control unit 1 is inserted into the register 3 and the multiplier in register 2. The second signal enters register 2, in the sign bit of which a product sign is formed.

Третий сигнал блока управлени поступает в блок 5 анализа множител , который анализирует два старших разр да регистра 2 и триггер запоминани регистра 2.The third signal of the control unit enters the multiplier analysis unit 5, which analyzes the two high bits of register 2 and the register memory trigger 2.

При коде двух разр дов множител 00With a two bit code multiplier 00

nil и триггера запоминани О и 1 соответственно код регистра 3 не передаетс в сумматор 4. При коде 01, 10 и О триггера запоминани код регистра 3 нередаетс в сумматор 4 пр мым кодом. При 11 и О блокnil and trigger O and 1, respectively, register code 3 is not transmitted to adder 4. With code 01, 10, and O, the memorized trigger, register code 3 is not detected in adder 4 with a direct code. At 11 and O block

5 анализа множителей вырабатывает сигнал сдвига регистра 3 влево на один разр д , затем через элемент задержкн 8 - сигнал передачи кода регистра 3 в сумматор 4 пр мым кодом, через элемент задержки 7 - сигнал сдвига кода регистра 3 вправо на один разр д.5, the multiplier analysis generates a shift register 3 signal left for one bit, then through delay element 8 a transfer signal of register code 3 to the adder 4 with a direct code, through delay element 7 a shift signal of register code 3 to the right by one bit.

При коде 00 и 1 блок 5 анализа множител вырабатывает сигнал сдвига влево наWhen code 00 and 1 block 5 analysis of the multiplier produces a shift signal to the left

один разр д, через элемент задержки 9 - сигнал передачи кода регистра 3 в сумматор 4, обратным кодом через элемент задержки 7 - сигнал сдвига регистра 3 вправо на одннразр д. Сигнал блока 1 управлени поступает в сумматор 4 и в регистр 2 дл сдвига влево на два разр да. Эти сигналы блоком управлени повтор ютс п/2 раз (п - разр дность множител ). Затем вырабатываютс сигналы дл обработки триггера запоминани в блоке 5 анализа множител , дл сдвига на один разр д влево сумматора 4 и регистра 2, дл округлени результата регистра 2, дл выдачи результата регистра 2 и дл обнуленн сумматора 4 и регистров 2, 3. Циклический перенос при умножении поступает через элемеит И 20 (на втором входе высокий потенциал с выхода элемента НЕ 19) на элементы И 15, 17. Если есть сигнал передачи кода регистра 3 в сумматор 4 пр ным кодом на первом входе блока 6, то сигнал с выхода элемента И 15 через элементы И 12 (на втором входе которого высокий потенциал с выхода элемента НЕ 11) ИЛИ 14 поступает в младший разр д регистра 2. Если на первый вход блока 6 приходит сигнал передачи кода регистра 3 в сумматор 4 обратным кодом, то с выхода элемента И 15 перенос поступает через элементы И 10, ИЛИ 13 в (л-1)-й разр д сумматора 4. При выполнении операции делени (без восстановлени остатка) первый сигнал блока управлени поступает в сумматор 4 и регистр 3 дл занесени делимого и делител . Второй сигнал блока управлени поступает в регистр 2 дл определени знака частного, в регистр 3 дл передачи обратпого кода в сумматор 4 (пробное вычитание ). Третий сигнал блока управлени подаетс в сумматор 4 дл сдвига кода сумматора влево на один разр д. Четвертый сигнал блока управлени поступает в регистр 3 дл передачи пр мого или обратного кода в сумматор 4 в зависимости от знака сумматора. П тый сигнал блока управлени поступает в сумматор 4 и регистр 2 дл сдвига на один разр д влево. Знаковый разр д сумматора 4 передаетс инверсно в младший разр д регистра 2. Этот сигнал повтор етс л раз, после чего блок управлени вырабатывает шестой сигнал дл добавочного сложени -вычитани с кодом сумматора 4, седьмой сигнал в регистр 2 дл округлени , восьмой - дл выдачи содержимого регистра 2, дев тый - дл обнулени сумматора 4, регистров 2, 3. Циклический неренос поступает через элементы И 20, И 17, ИЛИ 13 в (л-1)-й разр д сумматора 4. При выполнении операции извлечени квадратного корн первый сигнал блока управлени поступает в сумматор 4 дл занесени кода единиц в (л+1)-й разр ды, в регистр 2 - дл занесени кода числа, в младший разр д регистра 3 - дл занесени едииицы. Второй сигнал блока управлени поступает в сумматор 4 и регистр 2 дл сдвига на два разр да влево, при этом два старших разр да регистра 2 перепись ваютс в (л-f 1)-й и -й разр ды сумматора 4, в регистр 3 дл сдвига кода влево иа один разр д. Третий сигнал блока управлени поступает в регистр 3 дл передачи пр мого или обратного кода в сумматор 4 в зависимости от зиака кода сумматора 4. Второй и третий сигнал повтор ютс л раз, после чего блок управлени вьфабатывает четвертый сигнал в регистр 3 дл передачи пр мого или обратного кода в сумматор 4 в зависимости от зиака кода сумматора 4, п тый спгнал - в регистр 3 дл округлени результата , шестой спгнал - дл выдачи кода регистра 3, седьмой - дл обнулени сумматора 4, регистров 2, 3. Циклический перенос сумматора 4 поступает через элементы И 18, ИЛИ 14 в младший разр д регистра 2. Предлагаемое устройство выполн ет дополнительную операцию, в нем уменьшено количество оборудовани за счет применени обш,их ценей сдвига на два разр да влево в регистре и сумматоре при умножении и извлечении квадратного корн путем передачи кода регистра второго в сумматор при выполнении оиерации умноженн иосле сдвига влево, затем восстановлени множпмого сдвигом вправо. При этом цепь сдвига влево введена дл операции извлечени корн . Формула нзобретени Арифметическое устройство, содерл :ащее сумматор, два регистра, блок управлени , блок аиализа множител , причем первый, второй и третий выходы блока управлени подключены к управл юшим входам регистров и сумматора, выходы регистров соединены с входами сумматора, а выходы сумматора - с входами регистров, выходы двух разр дов первого регистра соединены с входами блока аналнза множител , управл юш ,ий вход которого подключен к четвертому выходу блока управлени , а выход зиака сумматора подключен к нервому входу блока управлени , другой вход которого соединен с шиной заиуска, о т л ич а ю ш, е е с тем, что, с целью уирошени устройства и расширени его функциональных возможностей, заключаюшихс в возможности вычисле1П1 квадратного корн , в него введены блок уиравлеии циклическим переносом п элементы задержкн, нрнчем первый, второй, третий и четвертый входы блока управлени циклическим переносом соединены с первым выходом блока анализа мнол ител , п тым и шестым выходами блока управленп и выходом циклического переноса сумматора, а первый и второй выходы соединены соответственно с входами (п-1)-го разр да сумматора и младшего разр да первого регистра. Второй выход блока анализа миожител иодключен к второму управл ющему входу второго регистра , а третий, четвертый и п тый выходы через первый, второй и третий элементы задержки - к третьему, четвертому и и тому управл ющим входам второго регистра . 2. Арифметическое устройство по п. 1, отличающеес тем, что блок управлени циклическим иереносом выполнен на элементах И, ИЛИ, НЕ, причем первый вход блока подключен к первому входуone bit, through the delay element 9 - the signal of the register code 3 to the adder 4, the reverse code through the delay element 7 - the shift signal of the register 3 to the right by one bit. The signal of the control unit 1 is fed to the adder 4 and to the register 2 to shift left to two digits yes These signals by the control unit are repeated n / 2 times (n is the multiplier of the multiplier). Signals are then generated for processing the memory trigger in block 5 of the multiplier analysis, for shifting one digit to the left of adder 4 and register 2, for rounding the result of register 2, for issuing the result of register 2 and for zeroing adder 4 and registers 2, 3. Cyclic transfer when multiplying, the element goes through element 20 (at the second input high potential from the output of the element NOT 19) to elements 15, 17. If there is a signal transmitting the register code 3 to the adder 4 with a direct code at the first input of block 6, then the signal from the output of the element And 15 through elements And 12 (at the second input of which a high potential from the output of the element is NOT 11) OR 14 enters the low-order bit of register 2. If the first input of block 6 receives the signal of transfer of the register 3 code to the adder 4 with the reverse code, then from the output of element 15 the transfer enters elements AND 10, OR 13 in the (l-1) th discharge of the adder 4. When performing a division operation (without restoring the remainder), the first signal of the control unit enters the adder 4 and the register 3 to enter the dividend and the divisor. The second signal of the control unit goes to register 2 to determine the sign of the quotient, to register 3 to transfer the reverse code to adder 4 (test subtraction). The third signal of the control unit is fed to the adder 4 to shift the code of the adder to the left by one bit. The fourth signal of the control unit enters the register 3 to transmit a forward or reverse code to the adder 4 depending on the sign of the adder. The fifth signal of the control unit enters the adder 4 and the register 2 to shift one bit to the left. The sign bit of the adder 4 is transmitted inversely to the lower bit of register 2. This signal is repeated 1 time, after which the control unit generates the sixth signal for addition-subtraction with the adder code 4, the seventh signal in register 2 for rounding, the eighth for output register 2, the ninth - to reset the adder 4, registers 2, 3. Cyclic non-transfer enters through the elements AND 20, AND 17, OR 13 in (l-1) -th discharge of the adder 4. When performing the operation of extracting the square root, the first control unit signal is fed into the sum Op 4 for Storing unit code (n + 1) th bits in the register 2 - Named for the number of code in significant bit of register 3 - Named for ediiitsy. The second signal of the control unit enters adder 4 and register 2 to shift two bits to the left, while the two most significant bits of register 2 are copied to the (lf 1) and th bits of adder 4, to register 3 for shift the code to the left one bit. The third signal of the control unit enters the register 3 to transmit a forward or reverse code to the adder 4 depending on the jumbo code of the adder 4. The second and third signal are repeated once, after which the control unit outputs the fourth signal to register 3 for transmitting a forward or reverse code to adder 4 to depending on ziak code of adder 4, fifth spgnal - into register 3 for rounding the result, sixth spgnal - for issuing register code 3, seventh - for zeroing adder 4, registers 2, 3. Cyclic transfer of adder 4 enters through elements And 18, OR 14 in the low-order bit of register 2. The proposed device performs an additional operation, it reduces the amount of equipment due to the application of a common one, their shift prices are two bits to the left in the register and adder when multiplying and extracting the square root by passing the second code go to the adder when performing the operation multiplied and shifting to the left, then recovering the multiply by shifting to the right. In this case, the left shift circuit is introduced for the operation of extracting the root. Invention formula Arithmetic unit, containing: common adder, two registers, control unit, multiplier assay unit, the first, second and third outputs of the control unit are connected to the control inputs of registers and adder, the outputs of registers are connected to the inputs of the adder, and the outputs of the adder are connected to the inputs of the registers, the outputs of the two bits of the first register are connected to the inputs of the analog multiplier unit, the control input, whose input is connected to the fourth output of the control unit, and the output of the accumulator adder is connected to the nerve input of the block The other input is connected to the start bus, which is connected with the fact that, in order to strengthen the device and expand its functionality, which consists in the possibility of calculating a square root, a unit of eurability is introduced into it by cyclic transfer The delay elements in the first, second, third and fourth inputs of the cyclic transfer control block are connected to the first output of the multivoltage, fifth and sixth outputs of the control block and the cyclic transfer output of the adder, and the first and second you odes are respectively connected to the inputs of (n-1) th discharge adder and the least significant bit of the first register. The second output of the analysis unit is connected to the second control input of the second register, and the third, fourth and fifth outputs via the first, second and third delay elements to the third, fourth and that control inputs of the second register. 2. An arithmetic unit according to claim 1, characterized in that the cyclic hierosyn control unit is executed on AND, OR, and NOT elements, the first input of the block being connected to the first input