SU1481785A1

SU1481785A1 - Устройство дл св зи процессоров

Info

Publication number: SU1481785A1
Application number: SU864146415A
Authority: SU
Inventors: Ярослав Афанасьевич Хетагуров; Геннадий Иванович Кузнецов; Галина Николаевна Полтавец; Зоя Дмитриевна Алексеева; Владимир Михайлович Яковлев; Татьяна Степановна Малачевская
Original assignee: Предприятие П/Я Г-4677
Priority date: 1986-11-14
Filing date: 1986-11-14
Publication date: 1989-05-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при организации вычислительных процессов в многопроцессорных системах. Целью изобретени вл етс повышение производительности многопроцессорной системы за счет организации в ней обмена через заранее заданные чейки общего пол пам ти. Устройство содержит M блоков 1 пам ти, коммутатор 2, N блоков 3 управлени интерфейсными каналами, N блоков 4 межпроцессорного обмена и N каналов 5 ввода-вывода процессоров. Блок 4 межпроцессорного обмена содержит дешифратор 6 управл ющих признаков, дешифратор 7 номера управл ющего процессора, регистр 8 номера процессора, регистр 9 номера управл ющего процессора, триггер 10 "Пуск", схему 11 сравнени . Все основные блоки устройства дл св зи процессоров соединены соответствующими шинами. 1 ил.

Description

4

00

J

00 СЛ

Изобретение относитс к вычислительной технике и может быть использовано при организации вычислительных процессов в многопроцессорных системах.

Цель изобретени - повышение производительности многопроцессорной системы за счет организации обмена между процессорами через заранее определенные чейки общего пол пам ти .

На чертеже приведена структурна схема устройства.

Устройство дл св зи процессоров содержит m блоков 1 пам ти, коммутатор 2, п блоков 3 управлени интерфейсными каналами, п блоков 4 межпроцессорного обмена с п каналами 5 ввода-вывода процессоров. Блок 4 межпроцессорного обмена содержит дешифратор 6 управл ющих признаков, дешифратор 7 номера управл ющего процессора , регистр 8 номера процессора регистр 9 номера управл ющего процессора , триггер 10 Пуск, схему 11 сравнени .

Устройство дл св зи процессоров включает следующие шины дл подачи сигналов; шины 12 и 13 - набора информационных и управл ющих сигналов межмодульных сообщений} шину 14 набора информационных и управл ющих сигналов обмена канала 5 ввода-вывода процессора, шину 15 сигнала срав- нени , шину 16 сигнала разрешени дешифрации межпроцессорного обраще-. ни ; шину 17 сигналов запросов на прерывание по вызову на св зь из других процессоров,4 шину 18 сигнала пуска процессора в работу; шину 19 сигнала сброса триггера шину 20 набора управл ющих сигналов, передаваемых в процессор, установки процессора в исходное состо ние и сигналов останова и пуска рабочих частот процессора, шину 21 сигналов (запросов на прерывание при выполнении заказанных данным процессором срочных и несрочных обменов, шину 22 - передачи информации о номере, который присвоен данному процессору, и номере ведущего процессора, из которого поступила команда Пуск.

Устройство работает следующим образом .

В многопроцессорной вычислительной системе одновременно может быть реализовано несколько (по числу про0

0

5

цессоров) вычислительных процессов, св занных с решением задач в виде последовательно-параллельного алгоритма . Процессор, организующий параллельный вычислительный процесс, или тот процессор, которому необходимо передать данные, обработанные им дл дальнейших вычислений в другой процессор , готовит в специально отведенной дл этой цели зоне общего пол пам ти справочную информацию. Затем в этот процессор передаетс информационное слово, содержащее управл ющие

5 признаки. Справочна информаци определ ет местоположение в общем поле пам ти программы, которую необходимо выполнить, или данных, которые необходимо обработать в другом процессоре . Управл ющие признаки, передаваемые в составе информационного слова в другой процессор, предназначены дл инициации в нем вычислительного процессора.

Передача справочной информации и информации, содержащей управл ющие признаки, осуществл етс по шинам 12-14 св зи процессоров с блоками пам ти. В составе передаваемой по ши0 нам информации выдел ютс адресные И информационные слова.1

Адресное слово содержит: п разр дов собственно адресной информации, определ емых объемом общего пол пам ти , из которых i старших разр дов обозначают программный номер ЗУЈ го разр дов - служебные признаки, в которых определ етс тип обращени к пам ти (запись, считывание и т.д.); k разр дов - код номера абонента (обратный адрес абонента); обратившегос в ЗУ, из которого р разр дов содержит номер обратившегос процессора , a Q разр дов - номер его блока межпроцессорного обмена.

Обратный адрес абонента используетс в операци х типа Считывание дл передачи считанной из ЗУ информации соответствующему абоненту. Разр дность информационного слова, передаваемого по интерфейсу, определ етс прин тым форматом информации процессора и разр дностью кода номера абонента.

Управл ющие признаки содержат: i разр дов - код номера абонента приемника (процессора), в который передаетс информаци межпроцессорного обмена j разр дов - код переда5

0

5

0

5

ваемогп сигнала 1 разр дов - код номера абонента передатчика, из которого передаетс информаци межпроцессорного обмена.

Процесс передачи информации между процессором и блоками пам ти осуществл етс через коммутатор 2. Техническа реализаци коммутатора осуще 817856

ного обмена данного процессора, содержащегос в 0 разр дах обратного адреса передаваемого сообщени , формиру сигнал разрешени записи. Кроме того, по результату сравнени кода , передаваемого в р разр дах обратного адреса информационного слова, с кодом номера процессора, хран щим

ствл етс в зависимости от требований jg с в блоке межпроцессорного обмена,

к быстродействию многопроцессорной системы и может быть магистрального, матричного или магистрально-матрич- ного типа. В данном случае используетс коммутатор матричного типа, обеспечивающий св зь всех несовпадающих между собой обращений абонентов и обслуживающий совпадающие запросы по принципу приоритета.

Дл реализации межпроцессорного обмена необходимы следующие режимы работы: режим записи информации в запоминающее устройство Запись в ЗУ, режим считывани информации Считывание режим передачи (записи- чтени ) .

Блок 3 технически реализуетс как широко известна в вычислительной технике схема цифрового логического автомата, микропрограмма которого1 строитс в соответствии с требуемой временной диаграммой взаимодействи , обеспечива передачу адресного и информационного слова в соответствии с заданным режимом.

Дл выполнени режима Запись в ЗУ процессор по шине 14 выдает код операции (в данном случае код режима работы на запись), адресное слово и информационное слово. После дешифрации в блоке 3 прин того кода операции блок управлени интерфейсными каналами формирует сигнал Запрос, по которому коммутатор 2 осуществл ет , в соответствии с заданным кодом запроса, соединение соответствующих шин 13 и 12 и обеспечивает их св зь до момента окончани обращени и записи в соответствующий блок 1 пам ти информационного слова.

Выполнение режима Считывание ЗУ осуществл етс в той же последовательности , что .и в режиме Запись в ЗУ, с той лишь разницей, что процессор по шине 14 выдает код режима

15

20

блок управлени интерфейсными каналами (БУШ) осуществл ет контроль н пренадлежность поступившей информации данному процессору, формиру в случае несовпадени кодов сигнал ошибки.

Дл выполнени режима Передача процессор формирует адресное и информационное слова и вырабатывает сигнал Обращение в БУИН. Адресное слово в служебных признаках содержи признак Запись-чтение, а в разр дах k (обратный адрес) указан номер процессора и его устройства (блока 25 межпроцессорного обмена), в который требуетс передать информацию.

Информационное слово, передаваемое в режиме передачи, содержит управл ющие , признаки и служебную ин- 3Q формацию, котора дл каждой конкре ной системы кодируетс соответствую щим образом с учетом особенностей системы.

Блок 3 обеспечивает передачу адресного и информационного слова через интерфейс аналогично режиму зап си.

В режиме Передача информационное слово, поступившее в ЗУ, записываетс по указанному в адресном слове адресу (как в режиме Запись после чего оно передаетс абоненту, номер которого указан в адресном слове (как в режиме Считывание),

Справочна информаци и информа- ци с управл ющими признаками, передаваемыми в другой процессор, размещаетс в специально отведенной дл этой цели зоне межпроцессорного обмена .

Работа блока межпроцессорного обмена 4 по дешифрации информационного сообщени , поступающего в процессор по интерфейсу, Процессор-пам ть , разрешаетс при поступлении

40

45

50

работы на считывание, причем при пос- 5 сигнала Межпроцессорное сообщение туплении по шине 13 информационного (МО) по шине 16, вырабатываемого в слова блок 3 осуществл ет дешифра- блоке 3 в случае, если в Q разр дах ц ию кода номером блока межпроцессор- обратного адреса передаваемого ин

15

20

блок управлени интерфейсными каналами (БУШ) осуществл ет контроль на пренадлежность поступившей информации данному процессору, формиру в случае несовпадени кодов сигнал ошибки.

Дл выполнени режима Передача процессор формирует адресное и информационное слова и вырабатывает сигнал Обращение в БУИН. Адресное слово в служебных признаках содержит признак Запись-чтение, а в разр дах k (обратный адрес) указан номер процессора и его устройства (блока 25 межпроцессорного обмена), в который требуетс передать информацию.

Информационное слово, передаваемое в режиме передачи, содержит управл ющие , признаки и служебную ин- 3Q формацию, котора дл каждой конкретной системы кодируетс соответствующим образом с учетом особенностей системы.

Блок 3 обеспечивает передачу адресного и информационного слова через интерфейс аналогично режиму записи .

В режиме Передача информационное слово, поступившее в ЗУ, записываетс по указанному в адресном слове адресу (как в режиме Запись), после чего оно передаетс абоненту, номер которого указан в адресном слове (как в режиме Считывание),

Справочна информаци и информа- , ци с управл ющими признаками, передаваемыми в другой процессор, размещаетс в специально отведенной дл этой цели зоне межпроцессорного обмена .

40

45

0

5 сигнала Межпроцессорное сообщение (МО) по шине 16, вырабатываемого в блоке 3 в случае, если в Q разр дах обратного адреса передаваемого информационного слова указан код устройства межпроцессорного обмена.

Информаци межпроцессорного обмена , поступающего по интерфейсу,распредел етс по блоку 4 межпроцессорного обмена следующим образом: j разр дов , содержащих код сигнала, поступают на дешифратор 6 управл ющих признаков; i разр дов, содержащих код абонента приемника, поступают на информационные входы регистра 8 номера процессора1 и схему 11 сравнени ; I разр дов, содержащих код абонента передатчика, поступают на информационные входы регистра 9 номера управл ющего процессора и дешифратора 7 номера управл ющего процессора .

Дешифратор 6 формирует следующие группы сигналов: группу 1 сигналов, выдаваемых по шине 20 в схему управлени процессором группу 2 сигналов , выдаваемых по шине 21 в устройство прерывани программ процессора, группу 3 управл ющих сигналов, определ ющих характер распараллеливаемого вычислительного процесса к этой группе относ тс сигналы Пуск, Выход на св зь, Прин ть информацию .

Сигнал Пуск, поступающий с второго выхода дешифратора 6 управл ющих признаков, устанавливает в единичное состо ние соответствующий триггер 10 Пуск, сигнал с которого по шине 18 поступает в устройство управлени процессора в цепь запуска программы.

Начало и конец выполн емой программы задаетс в зоне межпроцессорного обмена. Кроме того, сигнал Пуск поступает на управл ющий вход регистра 9 номера управл ющего процессора , из которого пришло межпроцессорное сообщение.

Выход регистра 9 подключен к каналу ввода-вывода процессора. Содержимое регистра 9 используетс дл формировани ответа процессора передатчику после выполнени заданной программы. Триггер 10 Пуск устанавливаетс в исходное состо ние по сигналу из устройства управлени процессора в конце выполнени заданной программы.

Сигнал Выход на св зь поступает на управл ющий вход дешифратора 7 номера управл ющего процессора, осуществл ющего расшифровку кода номера процессора передатчика, из которого прж шо межпроцессорное сообщение.

Сигналы с дешифратора 7 поступают по шине 1 7 в устройство прерывани программ , имеющее дл приема этих сигналов соответствующее число входов.При прерывании работы процессора по этим

сигналам включаетс программа, обеспечивающа считывание справочной информации о размещении в общем поле пам ти данных, подлежащих обработке, из соответствующей данному прерыванию зоны межпроцессорного обмена.

Сигнал Прин ть информацию поступает на управл ющий вход регистра 8 номера процессора и предназначен дл записи в него кода номера про0 цессора. Присваивание номеров осуществл етс при наборе конфигурации системы. Кроме того, сигнал Прин ть информацию поступает в схему 11 сравнени , и если он поступает низ5 ким уровнем, то вне зависимости от результата сравнени на выходе схемы сравнени формируетс сигнал, соответствующий положительному результату сравнени обратного адреса.

Claims

0 Формула изобретени

Устройство дл св зи процессоров, содержащее tn блоков пам ти, коммутатор , i-й (i - 1, m) информационный вход-выход которого подключен к входу-выходу 1-го (,та) блока пам ти, отличающеес тем, что, с целью повышени производительности многопроцессорной системы за счет

Q организации в ней обмена через заранее заданные чейки общего пол пам ти , в него введены п блоков управлени интерфейсными каналами, п блоков межпроцессорного обмена, который

, содержит дешифратор управл ющих признаков , дешифратор номера управл ющего процессора, регистр номера процессора , регистр номера управл ющего процессора, триггер Пуск, схему сравнени ,, первый вход-выход j-ro

блока управлени интерфейсными каналами (j 1 ,п) подключен к j-му информационному входу-выходу коммутатора и к входу j-ro блока межпроцессорного обмена,второй вход-выход j-ro бло- ка управлени интерфейсными каналами нодключен к j-му каналу ввода-вывода процессора, вход и выход j-ro блока управлени интерфейсными каналами

5

соединены соответственно с первым входом и первым выходом j-ro блока межпроцессорного обмена, которые соответственно вл ютс входом дешифратора управл ющих признаков и выходом схемы сравнени блока межпроцессорного обмена, причем входы дешифратора управл ющих признаков соединены соответственно с входом регистра номера управл ющего процессора , входом дешифратора номера управл ющего процессора, входом регистра номера процессора, первым входом схемы сравнени и соединены с входом j-ro блока межпроцессорного обмена, выход регистра номера процессора соединен с вторым входом схемы сравнени , выход регистра номера управл ющего процессора вл етс четвертым выходом j-ro блока межпроцессорного обмена и соединен с j-м каналом ввод-вывода процессора, первый выход дешифратора управл ющих признако

соединен с первым входом регистра номера процессора и первым входом схемы сравнени , второй выход дешифратора управл ющих признаков соединен соответственно с первым входом регистра номера управл ющего процессора и с входом установки в 1 триггера Пуск, вход сброса которого

0 вл етс вторым входом j-го блока межпроцессорного обмена, выход триггера Пуск11 вл етс вторым выходом блока межпроцессорного обмена, четвертый и п тый выходы дешифратора уп5 равл ющих признаков вл етс первым и вторым выходами j-ro блока межпроцессорного обмена, третий выход дешифратора управл ющих признаков соединен с первым входом дешифратора мера управл ющего процессора,выход которого вл етс третьим выходом j-ro блока межпроцессорного обмена и соединен с j-м каналом ввода-вывода процессора.