Claims (1)
Формула изобретенияClaim
Устройство приема сигналов с относительной фазовой манипуляцией, содержащее последовательно соединенные прием- ι ник и блок синхронизации, последовательно соединенные генератор и фазовращатель, две цепи обработки сигналов, содержащие последовательно соединенные первый перемножитель, интегратор и второй перемножитель, а также цепь формирования опорного сигнала, состоящую из блока задержки, сумматор и решающий блок, выход которого является выходом устройства, причем вход приемника является входом устройства, а его выход подключен к первым входам первых перемножителей обеих ветвей обработки сигналов, выход генератора соединен с вторым входом первого перемножителя первой цепи обработки сигналов, выход фазовращателя подключен к второму входу первого перемножителя второй цепи обработки сигналов, а выходы вторых перемножителей соединены с входами сумматора, о т л и лающе е с я тем, что, с целью повышения помехоустойчивости в каналах с времяселективными замираниями, введены последовательно соединенные формирователь тактовых импульсов, делитель частоты и блок задержки, дополнительные цепи формирования опорного напряжения, содержащие последовательно соединенные первый ключ, блок задержки и второй ключ, дополнительный интегратор, а в первые цепи формирования опорного сигнала - первый и второй ключи, причем выход первого ключа первой цепи формирования опорного сигнала в обеих цепях обработки сигналов подключен к входу блока задержки, выход которого -соединен с первым входом второго ключа, выходы интеграторов обеих цепей обработки сигналов подключены к объединенным первым входам соответствующих первых ключей, а объединенные выходы вторых ключей соединены с вторыми входами соответствующих вторых перемножителей, выход сумматора подключён к первому входу дополнительного интегратора, выход которого соединен с входом решающего блока, выход блока синхронизации подключен к второму входу дополнительного интегратора, выход формирователя тактовых импульсов соединен с вторыми входами интеграторов, а выходы блока задержки подключены к вторым входам соответствующих первых и вторых ключей.A device for receiving signals with relative phase shift keying, comprising a serially connected receiver and synchronization unit, serially connected oscillator and phase shifter, two signal processing circuits containing serially connected first multiplier, integrator and second multiplier, as well as a reference signal generating circuit, consisting of a delay unit, an adder and a deciding unit, the output of which is the output of the device, the input of the receiver being the input of the device, and its output connected to the first inputs of the first multipliers of both branches of the signal processing, the output of the generator is connected to the second input of the first multiplier of the first signal processing circuit, the output of the phase shifter is connected to the second input of the first multiplier of the second signal processing circuit, and the outputs of the second multipliers are connected to the inputs of the adder with the fact that, in order to increase noise immunity in channels with time-selective fading, series-connected clock shaper, frequency divider and delay block are introduced additional reference voltage generating circuits comprising a first key, a delay unit and a second key, an additional integrator, and the first and second keys in the first reference signal generating circuits, and the output of the first key of the first reference signal generating circuit in both signal processing circuits the input of the delay unit, the output of which is connected to the first input of the second key, the outputs of the integrators of both signal processing circuits are connected to the combined first inputs of the corresponding first keys, and the combined outputs of the second keys are connected to the second inputs of the corresponding second multipliers, the output of the adder is connected to the first input of the additional integrator, the output of which is connected to the input of the deciding unit, the output of the synchronization unit is connected to the second input of the additional integrator, the output of the clock generator is connected to the second inputs integrators, and the outputs of the delay unit are connected to the second inputs of the corresponding first and second keys.