Claims (2)
1one
лЗЯNWL
--
2. Устройство по п. 1, о т л ичающее с тем, что частотный детектор содержит элемент задержки, коммутатор и D-триггер, соединенные последовательно, причем второй вход D-триггера вл етс первым входом частотного детектора, третий вход соединен с вторым выходов коммутатора , второй вход которого вл етс вторым входом частотного детектора, третий вход - четвертым входом частотного детектора, вход элемента задержки вл етс его третьим входом, а выход D-триггера вл етс выходом частотного детектора.2. The device of claim 1, wherein the frequency detector includes a delay element, a switch and a D-flip-flop connected in series, the second D-flip-flop being the first input of the frequency detector, the third input is connected to the second outputs the switch, the second input of which is the second input of the frequency detector, the third input the fourth input of the frequency detector, the input of the delay element is its third input, and the output of the D-flip-flop is the output of the frequency detector.
Изобретение относитс к телевизионной технике и может использоватьс в приемной телевизионной аппаратуре.The invention relates to television technology and can be used in television reception equipment.
Известно устройство цветовой синхронизации, содержащее последовательно соединенные частотный детектор , полосовой фильтр, аналого-цифровой преобразователь (А1Щ), пе.рвый счетчик, второй счетчик, первый вход которого соединен с выходом АЦП, а выход соединен с первым входом логического блока, второй вход которого соединен с вь«одом первого счет:чика , а выход вл етс выходом устройства ,, объединенные вторые входы первого и второго счетчиков вл ютс входом строчных импульсов 13Недостатком такого устройства вл етс его сложность.A color synchronization device is known that contains a series-connected frequency detector, a band-pass filter, an analog-to-digital converter (A1SC), a second counter, a second counter, the first input of which is connected to the output of the ADC, and the output is connected to the first input of the logic unit, the second input of which It is connected to the first one of the first count, and the output is the output of the device, the combined second inputs of the first and second counters are the input of horizontal pulses. 13 The disadvantage of such a device is its complexity.
Наиболее близким к изобретению по технической сущности вл етс устройство цветовой синхронизации, содержащее частотный детектор, первый вход которого вл етс входом стробирующих импульсов, а выход соединен с первь1М входом реверсивного счетчика, выход которого соединен с входом дешифратора, первый вход которого соединен с входом выключател цветности, второй выход соедине с первым входом блока управлени , второй вход которого вл етс входом строчных импульсов, а выход соединен с вторыми входами реверсивного счетчика , дешифратора и вл етс выходом сигнала управлени , второй вход частотного детектора вл етс входом устройства, а выход выключател цветности вл етс выходом сигнала включени цветности С2.The closest to the invention to the technical essence is a color synchronization device containing a frequency detector, the first input of which is the input of gating pulses, and the output is connected to the first 1M input of the reversing counter, the output of which is connected to the input of the decoder, the first input of which is connected to the input of the color switch The second output is connected to the first input of the control unit, the second input of which is the input of the horizontal pulses, and the output is connected to the second inputs of the reversible counter, the decoder and is an output control signal, the second input of the frequency detector is an input device and an output of the switch is a chrominance signal output incorporation C2 chroma.
Однако известное устройство вл етс достаточно сложным, посколькуHowever, the known device is rather complicated, since
требует применени реверсивного счетчика и дешифратора.requires the use of a reversible counter and a decoder.
Цель изобретени - упрощение устройства цветовой синхронизацииThe purpose of the invention is to simplify the color burst device.
путем исключени реверсивного счетчика и дешифратора.by eliminating a reversible counter and a decoder.
Указанна цель достигаетс тем, что в устройство цветовой синхронизации , содержащее частотный детектор, первый вход которого вл етс входом стробирующих импульсов, а выход соединен с первым входом счетчика, блок управлени , первый вход которого вл етс входом строчных импульсов , а выход вл етс выходом сигнала управлени , и выключатель цветности , введен элемент И-НЕ, первый вход которого соединен с первым выходом счетчика, второй вход сосдинен с вторым входом счетчика, первым входом выключател цветности и вл етс входом кадровых импульсов, второй выход счетчика соединен с вторым входом выключател цветности,This goal is achieved in that a color burst device containing a frequency detector, the first input of which is the input of gating pulses, and the output is connected to the first input of the counter, the control unit, the first input of which is the input of horizontal pulses, and the output is the output of the signal control, and a color switch, an ISED element is entered, the first input of which is connected to the first counter output, the second input is connected to the second counter input, the first input of the color switch and is the frame input x pulses, the second output of the counter is connected to the second input of the color switch,
а вьпсод элемента И-НЕ соединен с вторым входом блока управлени , выход которого соединен с,вторым входом частотного детектора, причем третий и четвертый входы частотного детектора вл ютс входами соответственно пр мого и задержанного сигналов ркости.The VPSOD of the NAND element is connected to the second input of the control unit, the output of which is connected to the second input of the frequency detector, the third and fourth inputs of the frequency detector being the inputs of the direct and delayed luminance signals, respectively.
При этом частотный детектор содержит элемент задержки, коммутаторAt the same time, the frequency detector contains a delay element, a switch
и D-триггер, соединенные последовательно , причем второй вход D-триггера вл етс первым входом частотного детектора, третий вход соединен с вторьм выходом коммутатора, второйand a D-flip-flop connected in series, the second input of the D-flip-flop being the first input of the frequency detector, the third input connected to the second output of the switch, the second
вход которого вл етс вторым входом частотного детектора, третий вход четвертым входом частотного детекто3 pa, вход элемента задержки вл етс его третьим входом, а выход D-триггера вл етс выходом частотного детектора . На фиг. 1 представлена структурна электрическа схема устройства цветовой синхронизации; на фиг. 2 временные диаграммы, по сн ющие его работу. Устройство ,(Фиг. 1)- содержит частотный детектор 1, счетчик 2, элемент И-НЕ 3, выключатель 4 цветности блок 5 управлени . При этом частотный детектор 1 содержит элемент 6 задержки, коммутатор 7 и D-триггер 8. Устройство работает следующим образом. В режиме построчной цветовой синхронизации на третий вход частотного детектора 1 поступает полный видеосигнал с входа ркостной линии задержки канала ркости (фиг. 2а), на четвертый вход - полный видеосигнал с выхода ркостной линии задержки, а на первый вход - стробирующие импульсы (фиг. 26).. Сигнал немодулированной цветовой поднесущей анализи руетс по периоду посредством сравнени его периода с эталонным времен ным интервалом f, определ емь1м ркостной линией задержки. Если на первый и третий входы D-триггера 8 поступают пр мой и задержанный сигна лы цветовой поднесущей и на втором входе D-триггера 8 посто нно присутствует уровень логической единицы, тогда в зависимости от периода сигна ла цветовой поднесущей Т возможны два варианта работы. При t Т фронт сигнала цветовой поднесущей задерживаетс на и по вл етс на первом- входе D-триггера 8 позже сигнала на его третьем.входе, т.е. происходит срабатывание D-триггера 8, он переходит в состо ние логической единицы. По окончании положительного импульса на третьем входе происходит сброс D-триггера 8. Этот процесс повтор етс каждый период цветовой поднесущей, и на выходе D-триггера 8 будет столько импульсов, сколь ко их поступает на третий и четвертый входы частотйого детектора 1 (фиг. 2в) за врем стробирующего импульса. При задержанные импульсы цветовой поднесущей поступают на пер 324 вый вход D-триггера 8 раньше импульсов , поступающих на его третий вход, в результате чего D-триггер-. 8 не переключаетс в состо ние логическойединицы , на его выходе (т.е. на выходе частотного детектора 1) посто нно присутствует уровень логического нул . Таким образом, в зависимости от соотношени мелщу f и Т D-триггер 8 либо формирует серию импульсов, либо посто нно находитс в состо нии логического нул . Полный видеосигнал, с входа и выхода ркостной линии задержки поступает на первый и третий входы D-триггера 8 через коммутатор 7, на второй управл ющий вход которого поступает меандр полустрочной частоты с выхода блока 5 управлени . При этом между третьим входом частотного детектора 1 и первым входом коммутатора 7 включен элемент 6 задержки , предназначенный дл коррекции величины to таким образом, что она соответствует среднему значению периодов немодулированной цветовой поднесущей в красной и синей строках. ЕСЛИ фаза управл ющего сигнала блока 5 управлени коммутатором правильна , тогда в красной и в синей строках на третий вход D-триггера 8 импульсы поступают позже, чем на,его второй вход, в результате чего Dтриггер 8 посто нно находитс в состо нии логического нул ,, первый (пр мой) выход счетчика 2 находитс . в состо нии логического нул , кадровый импульс через элемент И-НЕ 3 не Г..50ХОДИТ, и коррекци фазы не происходит . Одновременно кадровый импульс поступает на первый вход выключател 4 цветности, на второй вход которого поступает уровень логической единицы с второго (инверсного) выхода счетчика 2, в результате чего формируетс сигнал включени цветности. Аналогично происходит работа устройства и в течение следующих кадров до тех пор, пока не происходит сбой фазы выходного сигнала блока 5 управлени . В случае неправильной фаэы выходного сигнала блока 5 управлени как в красной, так и в синей строках на третий выход D-триггера 8 импульсы поступают раньше, чем на его первый вход (за счет работы коммутаI тора 7), на выходе D-триггера 8 формируютс пачки, импульсов, поступающи на первый, счетный вход счетчика 2. После заполнени счетчика 2 на его первом входе по вл етс уровень логи ческой единицы, разрешающий прохождение кадрового импульса через элемент И-НЕ 3 на второй вход блока 5 управлени . Указанный импульс осуществл ет кор1 вкцию фазы выходного сигнала блока 3 управлени , переключает в(|1ключатель 4 цйетности, на втором входе которого в этот момент присутствует уровень логического нул , поступающий с второго выхода счетчика 2, и сбрасывает счетчик 2 по его второму входу. В течение следующего кадра провер етс правильность фазы выходного сигнала блока 5 управлени . Если правильность фазы подтверждаетс , то очередной кадровый импульс приводит к срабатыванию выключател 4 цветности, выходной сигнал которого обеспечивает включение канала цветности В услови х действи помех возможны отдельные срабатывани D-триггера 8 и при правильной цветовой синхронизации . Однако ложной коррекции фазы и вык шчени канала цветности 2 не происходит, если количество импульсов на выходе D-триггера 8 не превьшает половины емкости счетчика 2. Предлагаемое устройство, может работать в режиме покадровой цветовой синхронизации. В этом случае необходимо на первый вход частотного детек тора 1 подать стробирующий импульс, вьщел клций сигнал покадровой цветовой синхронизации. Таким образом, при высокой помехозащищенности известного устройства, обусловленной применением дл накоплени информации двоичного счетчика, предлагаемое устройство вл етс более простым, поскольку предполагает использование вместо реверсивного обычного суммирунмдего (либо вычитающего ) счетчика, а также не требует применени дешифратора с разр дностью , определ емой разр дностью счетчика. Кроме того, частотный детектор выполнен на базе логических элементов (за исключением элемента задержки, который может быть выполнен в виде RC-цепи), что позвол ет все устройство выполнить в виде единой цифровой интегральной схемы.whose input is the second input of the frequency detector, the third input is the fourth input of the frequency detector 3 pa, the input of the delay element is its third input, and the output of the D-flip-flop is the output of the frequency detector. FIG. Figure 1 shows a structural electrical circuit of a color burst device; in fig. 2 time diagrams for his work. The device, (Fig. 1) - contains a frequency detector 1, a counter 2, an element AND-NOT 3, a switch 4 of the chromaticity control unit 5. In this case, the frequency detector 1 contains a delay element 6, a switch 7 and a D-flip-flop 8. The device operates as follows. In the progressive color synchronization mode, the third input of the frequency detector 1 receives the full video signal from the input of the luminance channel of the luminance channel (Fig. 2a), the fourth input is the full video signal from the output of the luminous delay line, and to the first input - the strobe pulses (Fig. 26 ) .. The signal of the unmodulated color subcarrier is analyzed over a period by comparing its period with a reference time interval f, determined by a luminous delay line. If the first and third inputs of D-flip-flop 8 receive direct and delayed signals of the color subcarrier and the second input of D-flip-flop 8 constantly has a logical unit level, then, depending on the period of the signal of the color subcarrier T, two options are possible. At t T, the front of the color subcarrier signal is delayed on and appears at the first input of the D flip-flop 8 after the signal at its third input, i.e. D-flip-flop 8 triggers, it enters the state of logical one. At the end of the positive pulse at the third input, D-flip-flop 8 is reset. This process repeats every period of the color subcarrier, and the output of D-flip-flop 8 will be as many pulses as they go to the third and fourth inputs of the frequency detector 1 (Fig. 2c). ) during the gating pulse. When delayed pulses of the color subcarrier arrive at the first 324 input of the D-flip-flop 8 before the pulses arriving at its third input, resulting in a D-flip-flop. 8 does not switch to the state of a logical unit, at its output (i.e., at the output of frequency detector 1) a logical zero level is constantly present. Thus, depending on the ratio between the sweep f and T, the D-flip-flop 8 either forms a series of pulses or is constantly in a state of logical zero. The full video signal from the input and output of the luminous delay line goes to the first and third inputs of the D-flip-flop 8 through the switch 7, to the second control input of which the square wave frequency input from the output of the control unit 5 arrives. At the same time, a delay element 6 is included between the third input of the frequency detector 1 and the first input of the switch 7 to correct the value of to such that it corresponds to the average value of the periods of the unmodulated color subcarrier in the red and blue lines. IF the phase of the control signal of the switch control unit 5 is correct, then in the red and blue lines to the third input of the D-flip-flop 8 the pulses arrive later than its second input, as a result of which the D trigger 8 is in the state of logical zero, , the first (direct) output of counter 2 is. in the state of logical zero, the personnel pulse through the element AND-NOT 3 is not G..50, and phase correction does not occur. At the same time, the frame pulse arrives at the first input of the chroma switch 4, the second input of which receives the level of the logical unit from the second (inverse) output of the counter 2, as a result of which a chrominance enable signal is generated. Similarly, the operation of the device occurs during the following frames until the phase of the output signal of the control unit 5 fails. In the case of an incorrect output phase of the control unit 5, both in the red and in the blue lines to the third output of the D-flip-flop 8, pulses arrive earlier than at its first input (due to the operation of the commutator of the Torus 7), at the output of the D-flip-flop 8 packs of pulses arriving at the first counting input of counter 2. After filling the counter 2, a logical unit level appears at its first input allowing the frame pulse to pass through the AND-HE element 3 to the second input of the control unit 5. This pulse corrects the phase of the output signal of the control unit 3, switches to (| 1 switch 4, the second input at which there is a logical zero level coming from the second output of counter 2, and resets the counter 2 to its second input.) During the next frame, the correctness of the phase of the output signal of the control unit 5 is checked. If the correctness of the phase is confirmed, the next frame pulse triggers the color switch 4, the output of which provides Allowing the chroma channel Under the conditions of interference, D-flip-flop 8 can be triggered even if color synchronization is correct.However, false phase correction and wipe of chroma channel 2 does not occur if the number of pulses at the output of D-flip-flop 8 does not exceed half the capacity of counter 2. The proposed device can operate in frame-by-frame color synchronization mode. In this case, it is necessary to send a strobe pulse to the first input of the frequency detector 1, and to receive a frame-by-frame color synchronization signal. Thus, with a high noise immunity of a known device, due to the use of a binary counter for accumulating information, the proposed device is simpler, since it involves the use of a conventional summed (or subtractive) counter instead of a reversible one, and also does not require the use of a decoder with a bit defined dnost counter. In addition, the frequency detector is based on logic elements (with the exception of the delay element, which can be made in the form of an RC circuit), which allows the entire device to be implemented as a single digital integrated circuit.