входами номера контролируемого синхро- ходом контролируемого си11хроимпульимпульса блока, а выход вл етс вы-са блока.the inputs of the number controlled by the synchronized controlled sy11 pulse of the block, and the output is the height of the block.
11349401134940
Изобретение относитс к вычислительной технике, предназначено дл диагностики системы синхронизации и может быть использовано в системах диагностики ЭВМ, многомашинных комплексов и многопроцессорных вычислительных систем. Известно устройство обнаружени . ошибок системы синхронизации, которое осуществл ет контроль работы узла синхронизации. Устройство содержит схему фиксации, котора вьщает один набор выходных сигналов в тех случа х, когда узел синхронизации вырабатывает все синхроимпульсы, и другой набор, когда один или несколь ко синхросигналов не вырабатываютс . Таким образом, данное устройство обеспечивает контроль наличи синхро сигналов PJ . , Однако в данном устройстве контролируетс лишь наличие синхросигналов без проверки правильности временных сдвигов между ними; устройств не обеспечивает контроль и диагности ку распределенных в пространстве мно гоблочных систем синхронизации, характерных дл больших ЭВМ, многомашинньк комплексов и многопроцессор ных систем, Наиболее близким техническим реше . нием к предложенному вл етс устрой ство дп синхронизации блоков вычислительной системы, состо щее из р да пространственно разобщенных блоко обработки данных, каждый из которых содержит блок синхронизации. Все бло ки синхронизации генерируют одинаковую временную диаграмму синхросигналов и св заны между собой посредство общих магистральных линий св зи. В рабочем режиме один из блоков синхро низации вл етс вещудам , а все остальные - заблокированы. При этом работа всех блоков обработки данных синхронизируетс синхросигналами ведущего блока синхронизации.При выходе из стро ведущего блока синхронизации обеспечиваетс его автоматическое отключение от линий распределени синхросигналов и одновременно включение одного из оставшихс блоков, который становитс ведущим 2j . Недостатки устройства заключаютс в том, что отключение блока синхронизации производитс лишь по признаку отсутстви синхросигналов, а нарушение временных сдвигов между синхросигналами не обнаруживаетс ; неисправность не локализуетс до уровн конкретных выходов вышедшего из стро блока; кроме того, поиск неисправности требует проведени большого объема работ по контролю и измерению временных параметров синхросигналов с использованием измерительньк приборов. Цель изобретени - повьщ1ение точ ности локализации неисправности блоков синхронизации. Поставленна цель достигаетс тем, что в. устройство дл контрол блоков синхронизации, содержащее п блоков синхронизации, каждый из которых содержит формирователь синхроимпульсов, вход которого вл етс входом сигнала опорной частоты, а выходы вл ютс вькодами синхроимпульсов устройства , введены первый, второй, третий, и четвертый элементы И, первый, второй и третий элементы ИЛИ, счетчик, дешифратор, (i элементов И, П триггеров , элемент ИЛИ-НЕ,элемент задержки , причем первые входы первого и второго элементов И вл ютс входом стробирующего сигнала, второй вход первого элемента И соединен с входом Запускающего сигнала, выходы первого и второго элементов И соединены с входами первого элемента ИЛИ, выход которого соединен с первым входом второго элемента И и счетным входом счетчика, сбросовый вход которого соединен с выходом третьего злемента ИЛИ, а выходы соединены с входами номера контролируемого синхроим пульса каждого из И блоков синхрони зации и с входами дешифратора, выхо ды которого вл ютс выходами индикации номера контролируемого синхроимпульса , выходы номера контролируемого синхроимпульса каждого из и блоков синхронизации соединены с пер выми входами П элементов И, вторые входы которых соединены с выходом элемента задержки, а выходы п элемен и соединены с соответствующими тов f триггеров, установочными входами сбросовые входы которых соединены с выходом второго элемента ИЛИ, а выходы h триггеров соединены с входами элемента ИЛИ-НЕ, третьего элемента И, и вл ютс выходами индикации контролируемьк синхроимпульсов, выход элемента ИЛИ-НЕ соединен с вхо дом элемента задержки, выход третьего элемента И соединен со вторым входом второго, первым входом четвер того элементов И и вл етс выходом сигнала исправности блоков синхронизации , второй вход четвертого элемента И соединен с выходом старшего разр да дешифратора, а вькод соединен с первым входом третьего элемента ИЛИ, вторые входь второго и третьего элементов ИЛИ вл ютс входом начальной установки устройства, причем в каждый блок синхронизации дополнительно введен коммутатор, инфор мационные входы которого соединены ,с выходами формировател синхроимпул сов, адресные входы вл ютс входами номера контролируемого синхроимпульса блока, а выход вл етс выходом контролируемого синхроимпульса блока На чертеже приведена функци йа ьна схема устройства. Устройство содержит первый t и вт рой 2 элементы И, первый элемент 3 ИЛИ, счетчик 4, блоки 5 синхройизации , формирователи 6 синхроимпульсов коммутаторы 7,элементы И 8, триггеры 9, второй элемент 10 ИЛИ, элемент П ШШ-НЕ, элемент 12 задержки, третий элемент 13 И, третий элемент 14 ШШ, дешифратор 15, четвертый элемент 16 И, вход 17 начальной установки , входы 18 сигнала опорной ча тоты, выход 19 сигнала исправности блдков синхронизац(Ш, выходы 20 синхроймпульсов , вх.рд 21 запускающего сигнала, вход 22 стробирующего сигна ла, выходы 23 индикации номера конт404 ролируемого синхроимпульса, выходы 24 индикации контролируемых синхроимпульсов . Устройство охватывает пространственно разобщенные блоки синхронизации содержащие формирова- тели синхроимпульсов 6, f-,..., 6 соответственно, которые функционируют синхронно по отношению друг к другу за счет наличи входной опорной частоты. При этом они формируют одинаковое количество серий синхросигналов с идентичными временными сдвигами, которые используютс дл синхронизации работы соответствующих логических блоков вычислительной системы. Одновременно эти сигналы поступают и на информационные входы коммутаторов 7, 72,...,7, соответственно. Управл юща часть устройства сое- тавлена элементами И 1,2, 16, элементами ИЛИ , 14, счетчиком 4 котооач осуществл ет подачу кодовых комбинаций на адресные входы коммутаторов 7 и обеспечивает.последовательную вьйорку одноименных серий синхросигналов и их подачу на входы схемы контрол и динамического сравнени . Элементы И 8, ,8,... ,8 с RS-триг герами 94,9-,. . .,9 и с элементами 10-13 составл ют схему контрол и динамического сравнени поступающих сигналов, котора осуществл ет контроль наличи и взаимного соответстви временных сдвигов всех синхросигналов , снимаемых с выходов коммутаторов 7 , 7, ...,7„. Устройство работает следукнщм образом . В исходном состо нии сигналом общего сброса, подаваемым на вход 17 через элементы ИЛИ 10, 14, счетчик 4 и триггеры 9,9,...,9 сбрасываютс в нулевое состо ние. При этом счетчик 4 на своих выходах выдает нулевой код, выход элемента ИЛИНЕ 11 выдает уровень логической 1. который через элемент задержки 12 поан на :вторые входы элементов И Si , Выход элемента И 13 вьщает уроень логического О. Сигнал запуска режима диагностики оступает на вход 21, разреша при том прохождение через элемент И 1 ервого стробирующего импульса, поаваемого на вход 22 устройства. Чеез элемент ИЛИ 3 этот импульс поступает на счетный вход двоичного счетчика 4, который на своих выходах вьдает код, соответствующий результату счета. Эта выходна кодова комбинаци подаетс на входы дешифратора 15, а также на адресные входы всех . коммутаторов 7, , 7 , ..., 7, обеспечива выдачу на выходы этих коммутаторов первого синхросигнала всех блоков синхронизации соответственно. Стробирующкй сигнал на входе 22 выбирает с таким, чтобы переключение коммутаторов происходило во врем паузы синхросигнала. Выбранные таким образом одноименньш синхросигналы (в данном случае первые) всех блоков синхронизации 5. ,5л,...,ЗУ поступают на первые входы элементов И 8,82,...,8 соответственно , на втором входе которых поддерживаетс уровень логической 1. Таким образом, синхросигналы че рез элементы 8,, 8,...,8 параллель но Поступают на установочные входы (5-триггеров 9. ,9-,...,9. Если все синхросигналы поступили одновременно (синфазно), то все триггеры 9 ,9, .,.,9р одновременно и независимо друг от друга по передним фронтам этих импульсов установ тс в состо ние логической 1. На всех вьпсодах 24 устройства и на выходе 19 в этом случае будут вьщаны логические 1, индицирующие исправность блоков синхронизации. На выходе элемента ИЛИ-НЕ 11 установитс логический О, который через врем , определ емое задержкой элемента задержки 12, поступит на вторые входы элементов И 8,82,..., 8 и, тем самым заблокирует дальнейшее прохождение сигналов, а на выход элемента И 13 уровень логического О изменитс на уровень логической 1, который поступит на второй вход элемента И 2 и обеспечит разрешение дп прохождени второго стробирующе го импульса.. Если какой-либо из контролируемы синхросигналов отсутствует и не поступит на вход соответствующего эле мента И 8, то соответствующий I{S триггер сохранит свое исходное нуле вое состо ние. Тогда на выходе 19, индицирующем наличие ошибки и соответствующем выходе 24, сохранитс у вень логического О, ивдицирующий номер неисправного блока синхрониза ции, в то врем как состо ние выходов 23 указывает пор дковый номер синхросигнала . При этом на входах элемента И 13 условие совпадени не будет удов;|етворено, его выход сохранит нулевое состо ние, элемент И 2 по второму входу будет заблокирован и очередной стробирующий импульс не пройдет. Выходы 23 и 24 будут сохран ть свои состо ни , индициру место отсутстви синхросигнала до устранени неисправности. При отсутствии синхросигналов нескольких блоков синхронизации на нескольких соответствукмцих выходах 24 сохран тс уровни логического О, указывающие номера неисправных блоков. В том случае, если все блоки, синхронизации вьфабатывают контролируемый синхросигнал и у одного или нескольких из них в недопустимых пределах изменились сдвиги (нарушилась их синфазность), то устройство будет работать следующим обра- . ;зом. Все сформированные синхросигналы поступ т на первые входы соответствующих элементов И 8,, 8л,... ,8. Однако тот из импульсов, который поступит раньше остальных, соответственно раньше установит RS-триггер соответствующего канала, что будет достаточно дл по влет на выходе элемента ИЛИ-НЕ 11 уровн логического О. Через врем , определ емое элементом задержки 12, этот потенциал поступит на вторые входы элементов 8(| ,8, .. ,,8„ и заблокирует дальнейшее прохождение импульсов на установку R5 -триггеров. Если врем задержки элемента задержки 12 выбрать равньм допустимому интервалу расхождени сдвигов между контролируемыми синхросигналами, то те синхросигналы, которые наход тс в этом диапазоне, успеют установить в единичное состо ние R5 -триггеры соответствующих каналов. Те же импульсы , которые задержаны на врем , превьш1ающее установленный диапазон, поступ т на входы соответствующих элементов из группы 8,8,...,8 после поступлени по цепи обратной св зи блокирующего потенциала, и соответствующий RS-триггер сохранит свое исходное нулевое состо ние. Благодар этому на тех выходах 24, которые соответствуют блоку, откуда поступают импульсы со сдвигами, превышающими 711349 допустимые значени , сохран тс потенциалы уровн логического О, При этом аналогично случаю отсутстви сигнала устройство на своих выходах 24 и 23 сохран ет кодовые комбинации, j указывающие место неисправности до ее устранени . При отсутствии ошибки после проверки первого синхросигнала работа устройства продолжаетс следующим образом. Благодар разрешающему потеницалу на входе элемента И 2 очередйой стробирующий и lпyльc через элемент ИЛИ 3 поступает на счетный вход счетчика 4, одновременно сбрасы ва триггера 9| ,9,29, через элемент ИЛИ 10 и привод в исходное сос то ние схему контрол и динамического сравнени синхросигнала. Счетчик выдает код, соответствующий второму синхросигналу, что индицируетс на выходах дешифратора 15, а на выходы коммутаторов 7 , 7 , ..., 7 вьщаютс импульсы очередной серии. Схема конт рол и динамического сравнени на элементах 84,82,...,8, 9,,92,...9„ осуществл ет контроль поступивших сигналов по полученному результату ипи останавливает работу схемы, индициру на вькодах 24 и 23 место неисправности , или выдает разрешение на прохождение следующего стробирующ го импульса. Таким образом, осуществл ютс последовательна выборка, контрсзль и динамическое сравнение всех серий синхросигналов. При проверке последней серии синхросигналов на соответ10 08 ствующем выходе 23 устанавливаетс уровень логической 1, который поступает и на первый вход элемента И 16. После окончани контрол и сравнени сигналов последней серии при отсутствии ошибки на выходе элемента 13 по вл етс уровень логической 1, который подаетс на второй вход элемента И 16. На выходе 16 устанавливаетс уровень логической 1, который через -элемент ИЛИ 14 постзтает на вход сброса счетчика 4 и возвращает его в исходное нулевое состо ние. На этом цикл работы устройства диагностики блоков синхронизации вычислительной системы заканчиваетс . Таким образом, предлагаемое устройство обеспечивает автоматическую диагностику пространственно разобщенных , блоков синхронизации вычислительной системы, локализу неисправность до уровн конкретного выхода неисправного блока синхронизации. При этом подверга|отс контролю как налш1ие провер емых сигналов, так и их временные сдвиги. Благодар использованию предлагаемого устройства значительно сокращаетс объем и стоимость работ при наладке и эксплуатации больших ЭВМ, вычислительных систем и комплексов, а также обеспечиваетс возможность диагностики систем синхронизации в системах с затрудненным ипи практически отсутствующим доступам к блокам синхронизации (в частности в ЭВМ четвертого поколени на основе БИС).The invention relates to computer technology, is intended for diagnostics of a synchronization system, and can be used in computer diagnostic systems, multimachine complexes and multiprocessor computing systems. A detection device is known. synchronization system errors, which monitors the operation of the synchronization node. The device contains a latching circuit that outputs one set of output signals in cases where the synchronization node generates all sync pulses, and another set when one or more sync signals are not generated. Thus, this device provides control of the presence of sync signals PJ. However, in this device, only the presence of sync signals is monitored without checking the correctness of the time shifts between them; The devices do not provide monitoring and diagnostics of multi-block synchronization systems distributed in space, typical for large computers, multi-machine complexes and multiprocessor systems, to the closest technical solutions. The proposed solution is a device for synchronization of blocks of the computing system, consisting of a series of spatially separated data processing blocks, each of which contains a synchronization block. All synchronization units generate the same timing signal and are interconnected via common trunk lines. In the operation mode, one of the synchronization blocks is a thing, and all the others are blocked. In this case, the operation of all data processing units is synchronized by the clock signals of the master clock unit. When the master clock unit leaves the building, it is automatically disconnected from the distribution lines of the clock signals and simultaneously one of the remaining blocks is turned on, which becomes the lead 2j. The drawbacks of the device are that the synchronization unit is turned off only on the basis of the absence of sync signals, and the violation of the time shifts between the sync signals is not detected; the fault is not localized to the level of the specific outputs of the failed block; In addition, troubleshooting requires a large amount of work to monitor and measure the time parameters of the clock signals using measuring instruments. The purpose of the invention is to improve the accuracy of localizing the malfunction of the synchronization units. The goal is achieved by c. A device for controlling synchronization blocks, containing p synchronization blocks, each of which contains a clock generator, whose input is the input of the reference frequency signal, and the outputs are the codes of the device clock pulses, the first, second, third, and fourth elements are entered. and a third OR element, a counter, a decoder, (i elements AND, P flip-flops, an OR NOT element, a delay element, the first inputs of the first and second AND elements being the gate signal input, the second input of the first element This AND is connected to the input of the triggering signal, the outputs of the first and second elements AND are connected to the inputs of the first element OR, the output of which is connected to the first input of the second element AND and the counting input of the counter, the reset input of which is connected to the output of the third element OR, and the outputs are connected to the inputs the number of controlled sync pulse of each of the AND blocks of synchronization and with the inputs of the decoder, the outputs of which are outputs of the indication of the number of controlled sync pulse, the outputs of the number of controlled sync pulse Each of the synchronization blocks and blocks is connected to the first inputs of the N elements I, the second inputs of which are connected to the output of the delay element, and the outputs of the n elements are connected to the corresponding f trigger signals, to the installation inputs the fault inputs of which are connected to the output of the second OR element, and the outputs h the triggers are connected to the inputs of the OR-NOT element, the third AND element, and are indication outputs controlled by clock pulses, the output of the OR-NOT element is connected to the input of the delay element, the output of the third AND element is connected to the second input the second, the first input of the fourth element AND is the output of the health signal of the synchronization blocks, the second input of the fourth element AND is connected to the output of the higher bit of the decoder, and the code is connected to the first input of the third element OR, the second input of the second and third elements OR are input the initial installation of the device, and in each synchronization unit a switch is additionally introduced, the information inputs of which are connected to the outputs of the synchro driver, the address inputs are the number inputs the controlled sync pulse of the block, and the output is the output of the controlled sync pulse of the block. The drawing shows the function of the device. The device contains the first t and second 2 elements AND, the first element 3 OR, the counter 4, the blocks 5 synchronization, the formers 6 clock pulses the switches 7, the elements AND 8, the triggers 9, the second element 10 OR, the element П ШШ-НЕ, the delay element 12 , third element 13 AND, third element 14 ШШ, decoder 15, fourth element 16 И, input 17 of the initial installation, inputs 18 of the reference signal, output 19 of the health signal of synchro-sync blocks (Ш, outputs 20 of the clock pulses, input 21 of the trigger signal , input 22 of the strobe signal, outputs 23 of the display of the number of the counter 404 are rolling This device includes spatially separated synchronization blocks containing the formers of sync pulses 6, f -, ..., 6, respectively, which function synchronously with each other due to the presence of an input reference frequency. form the same number of series of sync signals with identical time shifts that are used to synchronize the operation of the corresponding logic blocks of the computing system. At the same time, these signals arrive at the information inputs of the switches 7, 72, ..., 7, respectively. The control part of the device is connected with elements AND 1,2, 16, elements OR, 14, with counter 4 which feeds the code combinations to the address inputs of the switches 7 and provides a sequential synchronous signal series and their feed to the control circuit and dynamic compare. Elements And 8,, 8, ..., 8 with RS-triggers 94.9- ,. . ., 9 and with elements 10–13 constitute a circuit for monitoring and dynamically comparing the incoming signals, which monitors the presence and mutual correspondence of the time shifts of all sync signals taken from the outputs of the switches 7, 7, ..., 7 ". The device works in the following way. In the initial state, the general reset signal applied to the input 17 through the elements OR 10, 14, the counter 4 and the triggers 9.9, ..., 9 are reset to the zero state. At the same time, counter 4 outputs a zero code at its outputs, the output of the element ILINE 11 outputs the level of logic 1. which, through delay element 12, is passed to: the second inputs of the elements AND Si, the output of the element And 13 enters the logical level O. The start signal of the diagnostic mode stops at the input 21, while allowing passage through the element And 1 of the first gating pulse, given to the input 22 of the device. Each element OR 3, this pulse arrives at the counting input of binary counter 4, which outputs a code corresponding to the counting result at its outputs. This output code combination is fed to the inputs of the decoder 15, as well as to the address inputs of all. switches 7, 7, ..., 7, providing the output to the outputs of these switches of the first clock signal of all blocks of synchronization, respectively. The gate signal at input 22 selects such that switching of switches occurs during a clock pause. Selected in this way, the same sync signals (in this case, the first) of all synchronization blocks 5., 5l, ..., charger arrive at the first inputs of the And 8.82, ..., 8 elements, respectively, at the second input of which logic level 1 is maintained. Thus, the sync signals through the elements 8 ,, 8, ..., 8 are parallel to the input inputs (5 flip-flops 9., 9 -, ..., 9. If all the sync signals are received simultaneously (in phase), then all the triggers 9, 9,.,., 9p simultaneously and independently from each other along the leading edges of these pulses are set to the logical state 1. In all cases, the device 24 and the output 19 in this case will have logical 1 indicating the correctness of the synchronization blocks.The output of the OR-NOT 11 element is set to a logical O, which, after a time determined by the delay of the delay element 12, will go to the second inputs And 8,82, ..., 8 elements, and thereby block further signal passage, and the output of the And 13 element will change the logical O level to logical 1 level, which will go to the second input of the And 2 element and provide resolution dp of the second gating go and pulse .. If any of the controlled clock signals is absent and does not arrive at the input of the corresponding element And 8, then the corresponding I {S trigger will retain its original zero state. Then, at output 19, indicating the presence of an error and corresponding to output 24, will remain at the logical O value and indicate the number of the faulty synchronization unit, while the status of outputs 23 indicates the sequence number of the sync signal. At the same time, at the inputs of the And 13 element, the coincidence condition will not be satisfied; its output will save the zero state, the And 2 element at the second input will be blocked and the next strobe pulse will not pass. Outputs 23 and 24 will retain their status, indicating the absence of a sync signal until the fault is eliminated. In the absence of the sync signals of several synchronization blocks on several corresponding outputs 24, logical O levels indicating the numbers of the faulty blocks are stored. In that case, if all the blocks, the synchronization fails the controlled sync signal and one or several of them have shifted within unacceptable limits (their synphasic character is violated), then the device will work as follows. ; som. All generated sync signals are received at the first inputs of the corresponding elements And 8 ,, 8l, ..., 8. However, one of the pulses that arrives earlier than the others, respectively, earlier sets the RS-trigger of the corresponding channel, which will be sufficient for an O level OR OE element 11 logical O level. After a time determined by delay element 12, this potential will go to the second the inputs of elements 8 (|, 8, .. ,, 8 "and will block further passage of pulses to the installation of R5 triggers. If the delay time of delay element 12 is chosen to be equal to the allowable difference interval of the displacements between the controlled sync signals, then The internal signals that are in this range will have time to install the R5 triggers of the corresponding channels into one state, the same pulses that are delayed by a time that exceeds the set range are fed to the inputs of the corresponding elements from group 8.8, ..., 8 after entering the blocking potential through the feedback circuit, and the corresponding RS flip-flop will retain its original zero state, thanks to those outputs 24 that correspond to the block from which the pulses are received with shifts exceeding 711349 acceptable values However, the potentials of the level 0 are saved. In this case, similarly to the absence of a signal, the device at its outputs 24 and 23 stores code combinations that indicate the location of the fault until it is eliminated. If there is no error after checking the first sync signal, operation of the device continues as follows. Due to the resolving potential at the input of the AND 2 element, the queue gate and l through the element OR 3 enters the counting input of the counter 4, simultaneously flushing the trigger 9 | , 9.29, through the element OR 10 and the drive to the source port of the control and dynamic comparison circuit of the clock signal. The counter issues a code corresponding to the second synchronization signal, which is indicated on the outputs of the decoder 15, and the pulses of the next series are output to the outputs of the switches 7, 7, ..., 7. The control and dynamic comparison circuit on the 84.82, ..., 8, 9, ..., 92, ... 9 elements controls the incoming signals by the result obtained, or the circuit stops, indicating on the codes 24 and 23, the fault location, or grants permission for the passage of the next gating pulse. Thus, sequential sampling, countersl and dynamic comparison of all series of sync signals are carried out. When checking the last series of sync signals, the corresponding output 23 sets the logical level 1, which goes to the first input of the element 16. After finishing the control and comparing the signals of the last series, if there is no error, the output of the element 13 appears at the second input of the element 16. At the output 16 a level of logical 1 is set, which through the element OR 14 posts the input to the reset input of the counter 4 and returns it to the initial zero state. At this cycle of operation of the device for diagnostics of the synchronization blocks of the computing system ends. Thus, the proposed device provides automatic diagnostics of spatially separated computing system synchronization blocks, fault localization to the level of a specific output of a faulty synchronization block. In this case, subject to inspection is controlled both by the tested signals and their temporal shifts. Thanks to the use of the proposed device, the volume and cost of work during the adjustment and operation of large computers, computing systems and complexes are significantly reduced, and it is also possible to diagnose synchronization systems in systems with difficulty or virtually no access to synchronization blocks (in particular, fourth-generation computers based on BIS ).
21 О21 o