Изобретение относитс к автоматике и вычислительной технике, в част ности к элементам пороговой логики По основному авт.св. W 936427 известен многопороговый логический элемент, содержащий линейный сумматор , состо щий из входных диодов и резисторной матрицы, подключенной через разделительные диоды к первому входу логического элемента И-НЕ, которьй образует дискриминатор, и ре зисторы, определ ющие пороги срабатывани , В элемент введены суммирующий счетчик, соединенный с дешифратором , и логический элемент И, выход которого соединен с выходной Клеммой многопорогового логического элемента первый вход элемента И соединен с вькодом логического элемента И-НЕ и со счетным входом суммирующего счетчика , второй вход подключен к выходу младшего разр да суммирующего счетчи ка, выходы дешифратора через резисторы , определ ющие пороги срабатывани , подключены к первому входу логи ческого элемента И-НЕ, второй вход которого соединен с клеммой тактирую щих импульсов Щ. Недостатком известного многопорогового логического элемента вл етс то, что тактирующие импульсы поступают на выходную клемму многопорогового логического элемента в моменты времени, когда на выходе младшего разр да суммирующего счетчика присут ствует сигнал логической единицыо Кроме того, подобньй элемент может быть использован только в-синхронных схемах, в которых при наличии последовательно соединенных многопороговых логических элементов каждый последующий многопороговый логический элемент должен начинать свою работу лишь после того, как в предыдущем многопороговом логическом элементе с наибольшим числом порогов срабатывани на клемму тактирующих импульсов поступает М импульсов, где М число порогов срабатывани элемента. Это сужает функциональные возможности , исключает возможность применени подобного многопорогового логическог элемента в схемах, где к его выходу должны подключатьс другие логические устройства, содержащие элементы пам ти, а также в асинхронных схемах цифровых устройств. Цель, изобретени - расширение функциональных возможностей путем исключени прохождени тактирующих импульсов на выходную клемму, т.е. обеспечение возможности использовани многопорогового логического элемента в асинхронных схемах, а также в схемах, где к его выходу подключаютс другие логические устройства, содержащие элементы пам ти. Поставленна цель достигаетс тем, что в многопороговый логический элемент, содержащий линейный сумматор, состо щий из входных диодов, резисторной матрицы и разделительных диодов, выход линейного сумматора подключен к первому входу логического элемента , образующего дискриминатор, весовые резисторы, счетчик, дешифратор и элемент И, выход которого соединен с выходной клеммой многопорогового логического элемента, первый вход элемента И соединен с выходом логического элемента И-НЕ и со счетным входом суммирующего счетчика, второй вход подключен к выходу младшего разр да суммирующего счетчика , выходы дешифратора через весовые резисторы подключены к первому входу логического элемента И-НЕ, второй вход которого соединен с клеммой тактирующих импульсов, выходы суммирующего счетчика соединены с соответствую цими входами дешифратора, дополнительно введен инвертор, вход которого подключен к выходу линейного сут-1матора, выход соединен с. третьим входом логического элемента И и с клеммой признака окончани реализации переключательной функции, третий вход логического элемента И-НЕ соединен с клеммой сигнала начала реализации переключательной функции . На чертеже приведена структурна схема многопорогового логического элемента. Многопороговый логический элемент содержит линейный сумматор 1, состо щий из входных диодов 2, разделительных диодов 3 и весовых резисторов 4, образутащих резистивную матрицу, дискри1-1инатор на логическом элементе И-НЕ 5, весовые резисторы 6, определ ющие порог срабатывани дискриминатора , суммирующий счетчик 7, дешифратор 8 и трехвходовой логический элемент И 9, Кажда пара диодов 2 и 3 линейного cy ;лaтopa в точках, объедин ющих их анодЫэ через резисторы А, определ ющие вес входов, подключена К положительному полюсу источника 10 питани . Катоды диодов 3 объединены и подсоединены к первому входу логического элемента И-НЕ 5 и через резисторы 6 - к выходам дешифратора 8. Входы дешифратора 8 соединены с выходами суммирующего счетчика 7, младший разр д которого соединен еще с одним входом логического элеме та И 9. Второй вход элемента И 9 сое динен с выходом логического элемента И-НЕ 5 и со счетным входом суммирующего счетчика 7. Выход элемента И 9 подключен к выходной клемме 11 многопорогового логического элемента. Второй вход логического элемента И-НЕ 5 соединен с клеммой 12 тактирующих импульсов. На входные клеммы 13 линейного сумматора 1 поступают входные переменные многопорогового логического элемента. Входы 14 вл ю с информационными входами суммирующего счетчика 7. Вход 15 вл етс входом предварительной записи информации в двоичный счетчик. Вход инвертора 16 подключен к выходу линейного сумматора 1, выход - к треть ему входу логического элемента И 9 и к клемме 17 сигнала окончани реализации переключательной функции. Третий вход элемента Н-НЕ 5 подключе к клемме 18 сигнала начала реализации переключательной функции. Источник питани не показан. Многопороговый логический элемент работает следующим образом. Перед подачей входных сигналов в клеммы 13 линейного сумматора 1, в суммирующий счетчик 7 производитс запись информации путем подачи кола в клеммы 14 и импульса записи на вход 15. Двоичньш код, записываемый в суммируюпшй счетчик 7, определ ет количество порогов у многопорогового логического элемента. Положим, что а счетчик 7 записан код 00...0. Это значит, что число порогов многопорогового логического элемента равно числу резисторов 6. Двоичный код на выходе суммирующего счетчика 7 oпpeдел ет какой из резисторов 6 подключен через соответствующий выход дешифратора 8 к отрицательному полюсу источника питани . Двоичный код 00...О на выходах дешифратора 8 обус лавливает подключение к отрицательно му -полюсу источника питани резистора 6, определ ющего порог срабатьшани Т . Код 00...01 вызывает подключение резистора 6, соответствующего порогу срабатывани , После занесени информации в суммирующий счетчик 7 в клеммы 13 поступают входные сигналы, которые в произвольных комбинаци х запирают диоды 2. Сигналы, поступающие в клеммы 13, в общем случае, могут сниматьс с выходов подобных многопороговых логических элементов и приходить в различные моменты времени, в зависимости от момента окончани реализации переключательной функции соответствующим элементом. Сигналы признаков окончани реализации переключательных функций многопороговыми логическими элементами, св занными с рассматриваемым элементом , поступают в клемму 18. Как только во всех многопороговых логических элементах, св занных с рассматриваемым элементом, переключательна функци реализована, то на клемме 18, св занной с входом элемента И-НЕ 5, по вл етс сигнал логической единицы. Если на клеммах 13 линейного сумматора 1 присутствует комбинаци входных переменных, дл которой. X,CJ:.tT, то ток от. положительного полюса источника 10 питани через резисторы 4 и соответствующие входному коду открытые диоды 3 переключаетс в цепь резистора 6, соответствующего порогу Т, вызыва на нем падение напр жени , недостаточное дл срабатывани дискриминатора на логическом элементе И-НЕ 5. Тактовые импульсы, подаваемые в клемму 12, в этом случае не проход т на счетный вход суммируюшего счетчика 7, состо ние которого остаетс исходным 00...0. Поскольку на выходе младшего разр дЬ суммирующего счетчика 7 присутствует уровень логического нул ,то и на клемме 11 многопорогового логического элемента также присутствует уровень логического нул . На клемме 17 сигнала окончани реализации переключательной функции присутствует сигнал логической единицы, так как на входе инвертора 16 - низкий уровень напр жени . Пусть теперь на клеммы 13 линейного сумматора 1 подана комбинаци входных переменных, дл которой x CO;iT2. В этом случае ток от положительного полюса источника 10 питани через резисторы 4 и открь , тые диоды 3 переключаетс в цепь резисторов 6, соответствующего порогу Tjj, вызыва на нем падение напр жени , достаточное дл срабатывани дискриминатора на логическом элементе И-НЕ 5. На выходе инвертора 16 в этом случае присутствует уровень напр жени логического нул , запрещающий прохождение тактовых импульсо на клемму 11 многопорогового логического элемента через элемент И 9. Однако тактовые импульсы, подаваемые в клемму 12, проход т на выход элемента 5 и поступают на счетный вход суммирующего счетчика 7. При этом состо ние суммирующего счетчика 7 измен етс с 00...О на 00...01, вызыва , тем самым, изменение порога срабатывани дискриминатора за счет подключени к отрицательному полюсу источника питани резистора 6, определ ющего порог срабатывани Т. Поскольку дл поступившей на клемму 13 и комбинации входных сигналов 21 X, то потенциала от протекани тока через резистор 6, соответствующий порогу , становитс недостаточно дл срабатывани дискриминатора на логическом элементе И-НЕ 5 и инверт ра 16. Следовательно поступление тактирующих импульсов на вход суммирующего счетчика 7 прекращаетс , на клемме 17 сигнала окончани реализации логической функции по вл етс уровень напр жени логической единицы . На клемме 11 многопорогового логического элемента, в этом случае формируетс уровень напр жени логической единицы, так как на выходе младщего разр да счетчика 7, выходе элемента И-НЕ 5 и инверторе 16 присутствуют уровни напр жени логической единицы. Аналогичным образом происходит работа многопорогового логического элемента и при других комбинаци х сигналов на клеммах 13 линейного сумматора 1. При этом тактирующие сигналы проход т на счетный вход сум мирующего счетчика 7 до тех пор, п пока величина 21 X, СО превосходит или равна порогу срабатывани , определ емому кодом, Г1аход щимс на суммирующем счетчике 7. И на выходе инвертора 16, в этих случа х, присутствует уровень напр жени логического нул , запрещающий прохождение тактовых импульсов на выходную клемму 11 многопорогового логического элемента. На клемме 17 сигнала окончани реализации переключательной функции присутствует сигнал логичес п кого нул . Как только величина 51 x;|CJ становитс меньше порога срабатывани , то уровень напр жени на св занных с линейным сигналом 1 входах элемента И-НЕ 5 и инвертора 16 становитс недостаточньм дл их срабатывани . На выходах элемента И-НЕ 5 инвертора 16 и клемме.17 устанавливаютс уровни напр жени логической единицы. п Если величина 21 Wj- больше четного порога и мекьше нечетного, то после прекращени поступлени тактирующих импульсов на счетный вход суммирующего счетчика 7, младший разр д последнего устанавливаетс в нулевое состо ние. При этом на выходе многопорогового логического элемента формируетс уровень логического нул , п Если величина Z1 Х у поступивша на входы линейного сумматора 1, больше нечетного порога, но меньше четного , то после остановки суммиругопгего счетчика 7 в его младшем разр де находитс единица, котора и определ ет единичное значение функции на выходе многопорогового логического элемента . Если перед поступлением входных сигналов на суммирующем счетчике 7 установлен код, отличный от кода 00...О, то многопороговый логический элемент реализует другую переключательную функцию. При этом наименьший порог срабатывани дискриминатора определ етс начальным кодом, установленным на счетчике 7. Указанные изменени в структуре многопорогового логического элемента позвол ют расширить его функциональные возможности за счет обеспечени The invention relates to automation and computing, in particular to the elements of the threshold logic According to the main author. W 936427 a multithreshold logic element is known, which contains a linear adder, consisting of input diodes and a resistor matrix, connected through dividing diodes to the first input of a NAND logic element, which forms a discriminator, and resistors that determine thresholds, a summing element is entered into the element the counter connected to the decoder, and the logical element And, the output of which is connected to the output terminal of the multithreshold logic element, the first input of the element AND is connected to the code of the logical element AND-NOT and with the even input of a summing counter, the second input is connected to the low end output of the summing counter, the outputs of the decoder through resistors determining response thresholds are connected to the first input of the logical NAND element, the second input of which is connected to the clock pulse terminal Sch. The well-known multithreshold logic element is that the clock pulses arrive at the output terminal of the multithreshold logic element at times when the output of the lower bit of the summing counter There is a logical unit signal in addition. Moreover, a similar element can be used only in synchronous circuits, in which in the presence of sequentially connected multithreshold logic elements each subsequent multithreshold logic element should start its work only after the previous multithreshold logical element with the largest the number of trigger thresholds to the clock pulse terminal receives M pulses, where M is the number of element trigger thresholds. This reduces the functionality, eliminates the possibility of using such a multi-threshold logic element in circuits, where other logic devices containing memory elements as well as in asynchronous digital device circuits must be connected to its output. The purpose of the invention is to extend the functionality by excluding the passage of clocking pulses to the output terminal, i.e. enabling the use of a multi-threshold logic element in asynchronous circuits, as well as in circuits, where other logic devices containing memory elements are connected to its output. The goal is achieved by the fact that in a multithreshold logic element containing a linear adder consisting of input diodes, a resistor array and separation diodes, the output of the linear adder is connected to the first input of the logic element forming the discriminator, weight resistors, a counter, a decoder and an And element, the output of which is connected to the output terminal of the multithreshold logic element, the first input of the element AND is connected to the output of the logical element NAND and to the counting input of the summing counter, the second input connected to the low end output of the summing counter, the outputs of the decoder are connected via weight resistors to the first input of the NAND logic element, the second input of which is connected to the clock terminal, the outputs of the totalizing counter are connected to the corresponding inputs of the decoder, the inverter is additionally inputted to the output of the linear day-1mator, the output is connected to. the third input of the logic element AND and with the terminal of the sign of the end of the implementation of the switching function, the third input of the logic element AND-NOT is connected to the signal terminal of the beginning of the implementation of the switching function. The drawing shows a structural diagram of a multithreshold logic element. The multithreshold logic element contains a linear adder 1 consisting of input diodes 2, separation diodes 3 and weight resistors 4 forming a resistive matrix, discriminator -1-1 on the logical element IS-NOT 5, weight resistors 6 defining the threshold of the discriminator, summing the counter 7, a decoder 8 and a three-input logic element AND 9, each pair of diodes 2 and 3 of the linear cy; a lota at the points connecting them to the anode through the resistors A, which determine the weight of the inputs, are connected to the positive pole of the power source 10. The cathodes of diodes 3 are combined and connected to the first input of the logical element AND-NOT 5 and through resistors 6 to the outputs of the decoder 8. The inputs of the decoder 8 are connected to the outputs of summing counter 7, the low-order bit of which is connected to another input of the logical element I 9. The second input element And 9 soeden with the output of the logical element AND-NOT 5 and with the counting input of the summing counter 7. The output of the element And 9 is connected to the output terminal 11 of the multithreshold logic element. The second input of the logical element AND-NOT 5 is connected to the terminal 12 of the clock pulses. On the input terminals 13 of the linear adder 1 receives the input variables of the multithreshold logic element. Inputs 14 are with information inputs of a summing counter 7. Input 15 is an input to pre-record information in a binary counter. The input of the inverter 16 is connected to the output of the linear adder 1, the output to the third input of the logic element I 9 and to the terminal 17 of the signal for the end of the realization of the switching function. The third input of the element Н-НЕ 5 is connected to the terminal 18 of the signal of the beginning of the realization of the switching function. The power source is not shown. Multithreshold logical element works as follows. Before the input signals are fed to the terminals 13 of the linear adder 1, the summing counter 7 records information by supplying a stake to the terminals 14 and a write pulse to the input 15. The binary code recorded in the totalizer 7 determines the number of thresholds of a multi-threshold logic element. Suppose that while counter 7 is recorded code 00 ... 0. This means that the number of thresholds of a multithreshold logic element is equal to the number of resistors 6. The binary code at the output of summing counter 7 determines which of the resistors 6 is connected via the corresponding output of the decoder 8 to the negative pole of the power source. The binary code 00 ... O at the outputs of the decoder 8 encloses a connection to the negative pole of the power source of the resistor 6, which determines the threshold of the operation T. Code 00 ... 01 causes the connection of a resistor 6 corresponding to the trigger threshold. After the information is entered into the summing counter 7, input signals are received at terminals 13, which in arbitrary combinations block diodes 2. Signals entering terminals 13 can, in general, withdrawn from the outputs of such multithreshold logic elements and arrive at different points in time, depending on the moment when the corresponding switching function ends. The signals of the end of the switching functions realization by the multi-threshold logic elements associated with the element in question enter terminal 18. Once all the multi-threshold logic elements associated with the element in question are switched, then the switching function associated with the input of the element I - NOT 5, a logical one signal appears. If at the terminals 13 of linear adder 1 there is a combination of input variables for which. X, CJ: .tT, then the current from. the positive pole of the power supply 10 through the resistors 4 and the open diodes 3 corresponding to the input code switches to the resistor 6 circuit corresponding to the threshold T, causing a voltage drop on it that is not sufficient for the discriminator to operate on the NAND 5 logic element. 12, in this case, the count input 7, the state of which remains the original 00 ... 0, does not pass to the counting input. Since the output of the least significant bit of summing counter 7 is at a logic zero level, then at terminal 11 of a multithreshold logic element there is also a logic zero level. At the terminal 17 of the signal for the end of the implementation of the switching function there is a signal of a logical unit, since the input voltage of the inverter 16 is low. Let now a combination of input variables, for which x CO; iT2, is applied to the terminals 13 of the linear adder 1. In this case, the current from the positive pole of the power source 10 through the resistors 4 and open, diodes 3 switches to the resistor circuit 6 corresponding to the threshold Tjj, causing a voltage drop on it sufficient to trigger the discriminator on the AND-NI gate 5. At the output Inverter 16 in this case there is a logic zero voltage level prohibiting the passage of clock pulses to terminal 11 of a multithreshold logic element through element 9. However, clock pulses fed to terminal 12 are passed to the output of the element This 5 and goes to the counting input of the summing counter 7. In this state, the summing counter 7 changes from 00 ... O to 00 ... 01, causing, therefore, a change in the threshold of the discriminator by connecting to the negative pole of the power source the resistor 6 determining the response threshold T. Since for the input signal received at terminal 13 and the combination of input signals 21 X, the potential from the flow of current through the resistor 6 corresponding to the threshold becomes insufficient for the discriminator on the AND-HE 5 and the investor pta p 16. Therefore, the arrival of the clock pulses to the input of the summing counter 7 is stopped, the voltage level of the logical unit appears at the terminal 17 of the signal for the implementation of the logic function. At terminal 11 of a multithreshold logic element, in this case, the voltage level of the logic unit is formed, since the output of the lower bit of counter 7, the output of the AND-NE element 5 and the inverter 16 contain voltage levels of the logic unit. Similarly, the multithreshold logic element operates at other combinations of signals at terminals 13 of linear adder 1. At the same time, the clock signals pass to the counting input of summing counter 7 for as long as 21 X, CO exceeds or is equal to the response threshold, determined by the code that goes to summing counter 7. And at the output of the inverter 16, in these cases, there is a voltage level of logical zero, prohibiting the passage of clock pulses to the output terminal 11 of a multi-threshold logic element. At terminal 17 of the signal for the end of the implementation of the switching function, there is a logical zero signal. As soon as the value 51 x; | CJ becomes less than the response threshold, the voltage level at the inputs of the AND-HE element 5 and inverter 16 associated with the linear signal becomes insufficient for their operation. At the outputs of the NAND element 5 of the inverter 16 and at the terminal 17, the voltage levels of the logic unit are set. If 21 Wj is greater than an even threshold and more than odd, then after the clocking pulses have ceased to arrive at the counting input of summing counter 7, the least significant bit of the latter is set to the zero state. At the output of a multithreshold logic element, a logical zero level is formed, n If the value of Z1 X y arriving at the inputs of the linear adder 1 is greater than an odd threshold, but less than even, then after stopping the summyrundger counter 7 its lower level is em is the single value of the function at the output of a multithreshold logic element. If before entering the input signals on the summing counter 7, a code other than code 00 ... O is set, then the multithreshold logic element implements another switching function. At the same time, the smallest trigger threshold of the discriminator is determined by the initial code set on the counter 7. These changes in the structure of the multithreshold logic element make it possible to expand its functionality by providing
711125648711125648
возможности его применени в асннх- элемента должны подключатьс другие ронных схемах, а также в схемах, где логические устройства, содержащие к выходу многопорогового логического элементы пам ти.the possibilities of its use in asnnh-elements must be connected to other circuits, as well as in circuits, where logical devices containing the output of a multithreshold logic memory element.