- i Изобретение относитс к автоматике и вычислительной технике и может быть использовано при построении устрюйств обработки числовой информации . Известен преобразователь двоичного кода в дес тичный, содержащий первую группу элементов И, шифратор распределитель импульсов, группы эле ментов И и. ИЛИ, дес тичный счетчик , счетчик опроса, выходы которого соединены с входами элементов И, вто рые входы которых соединены с выходами шифратора, а выходы элементов И чере элементы ИЛИ соединень с вх дами декад дес тичного счетчика ГП . .Недостаток известного преобразов тел состоит в относительно низком быстродействии, св занном с посто нным числом тактов обработки каждого эквивалента. Наиболее близким к предлагаемому по тех1шческой сущности и схемному построению вл етс преобразователь двоичного кода в дес тичный, содерж щий многовходовой элемент И, распределитель импульсов, шифратор,груп пу двоичных счетчиков, дес тичный счетчик, состо щий из декад, групп элементов И, первые входы которых соединены с тактовым входом преобразовател , вторые входы - с выходами двоичных счетчиков группы, а выхо , ды элементов И соединены со счетны ми входами двоичных счетчиков группы и декад дес тичного счетчика , Недостаток данного преобразовател состоит в относительно низком быстродействии, что св зано с последовательной во времени обработкой разр дов эквивалента, Цель изобретени - повышение быст родействи преобразовател ,. Поставленна цель достигаетс тем, что в преобразователь двоичного кода в дес тичный, содержащими группу из п двоичных счетчиков,груп пу из п дес тичных счетчиков,где п - число дес тинных разр дов,расп ределитель импульсов, первую группу . элементов И, шифратор, элемент И и многовходовой элемент И, первый вход которого соединен с тактовым входом преобразовател и с первым входом элемента И, второй вход которого сое динен с инверсным выходом первого двоичного счетчика группы, счетный вход которого соединен с выходом элемента И и счетным входом первого 28 . 2 дес тичного счетчика группы, пр мые выходы двоичных счетчиков группы соединены соответственно с входами с второго по п-й многовходового элемента И, выход которого соединен с тактовым входом распределител импульсов , вход пуска которого соединен с входом пуска преобразовател , а выходы распреде;пител импульсов соединены с первыми входами элементов И первой группы , вторые входы которых соединены с информационными входами преобразовател , а выходы элементов И первой группы соединены с группой входов шифратора, группа выходов которого соединена соответственно с установочными входами двоичных счетчиков группы,дополнительно введены четьфе группы элементов И и перва и втора группы элементов ИЛИ, выходы которых соединены соответственно со счетными входами двоичШ)1х счетчиков группы и дес тичных счетчиков группы, кроме первых двоичного и дес тичного счетчиков соответствующих групп, первые и вторые входы элементов ИЛИ первой группы соединены соответственно с выходами элементов И второй и третьей групп, первый и второй входы элементов ИЛИ второй группы соединены соответственно ,с выходами элементов И четвертой и п той групп, первые входы которых соединены с тактовым входом преобразовател и с первыми входами эле-, ментов И второй и третьей групп,второй вхдд i-го (i Hn-l)) элемента И третьей группы соединен с пр мым выходом (i-l)-ro двоичного счетчика группы, второй вход i-ro элемента И второй группы соединен с инверсным выходом переполнени i-го дес тичного счетчика группы, пр мой выход переполнени которого соединен с вторым входом I-го элемента И четвертой группы, третий вход которого соединен с инверсным выходом t-ro двоичного счетчика группы, с вторым входом (i-l)-ro элемента И п той группы и третьими входами i-x элементов И второй и третьей групп. На чертеже представлена структур-, на схема преобразовател . Преобразователь двоичного кода в дес тичный содержит группу двоичных счет,чиков I, группу дес тичных счетчиков 2, распределительЗ импульсов, групру элементов И 4, шифратор 5,эле3 мент il 6, многовходовой элемент И 7, группу элементов ИЛИ 8, группу элементов ИЛИ 9, информационные входы 1 преобразовател , вход 11 пуска преоб разовател , тактовьш вход 12 преобра зовател . Кроме того, на схеме обозн чены элементы И 1.3-14 второй и треть ей групп, элементы И 15-16 четвертой и п той групп, пр мой 17 и инверсный 18 выходы нулевого состо ни двоичного счетчика, пр мой 19 и инверсный 20 выходы переполнени дес тич а1х сч чиков. Преобразователь, работает следующим , образом. В исходном состо нии двоичные сче чики 1, дес тичные с четчики 2 и расп делитель 3 импульсов наход тс в нул вом состо нии. При поступлении на вход 11 преобра зовател сигнала пуска с каждым такто вым импульсом на выходе многовходового элемента И 7. на выходах; распределител 3 импульсов станут формироватьс импульсы опросу разр дов информационных входов 10 преобразова тел . При наличии в каком-либо разр де двоичного числа логической на выходе соответствующего элемента И 4 группы по вл етс высокий потенциал , который на выходах шифратора 5 -формирует код, соответствующий весу опрашиваемого разр да двоичного числа. Этот, код записываетс в двоичные счетчики 1 группы. При этом на пр мых выходах 17 двоичных счетчиков 1, состо ние которых отлично от нул , снимаетс высокий потенциал , что приводит к закрытию многовходового элемента И 7, а это, в свой очередь, к прекращению опроса разр дов информационных входов 10 преобразовател . После записи кода двоично-дес тич ного эквивалента в двоичные счетчики 1 начинаетс добавление этого кода к содержимому дес тичного счетчика . Сложение осуществл етс методо пересчета параллельно во всех дес тичных разр дах.Двоичные счетчики 1 работают при этом на вычитание, а дес тичные счетчики - на сложение. Если содержимое i-ro двоичного счетчика не равно нулю и перенос из (i-t)-ro дес тичного счетчика отсутс вует, то это создает услови --дл про хождени тактовых импульсов через элемент И 13, элемент ИЛИ 8 группы на счетный вход i-го двоичного счетid . 4 . чика группы и через {|-1)-й элемент И 16 группы и элемент ИЛИ 9 на счетный вход i-ro дес тичного счетчика. Если же перенос из предыдущего разр да существует и счет в этом разр де не закончен, то в этом случае оба i-X элемента И 13 и 14 групп закрыты , а i-й элемент И 15 группы открыт . . Очередным тактовым импульсом к содержимому (i-l)-ro и 1-го дес тичных счетчиков прибавл етс , а от содержимого (i-1)-го двоичного счетчика вычитаетс едигшца. Содержимое i-ro двоичного счетчика при этом не измен етс . После распространени переноса счет в обоих счетчиках будет продолжителен. Следующа ситуаци , когда счет в (i-l)-M разр де окончен и в дес тичном счетчике этого разр да находитс число 9, т.е. существует перенос, счет в 1-м дес тичном разр де будет продолжатьс , так как i-й элемент И 14 будет открыт. В случае, когда счет в 1-м разр де окончен, то это приводит к закрытию i-X элементов И 13-14, 1-го элемента И 16. Однако через i-й элемент И 15 могут проходить импульсы переноса из (.)ru разр да. При установлении всех двоичных счетчиков 1 в нулевое состо ние открываетс многовходовой элемент И 7 и опрос разр дов информационных входов IО будет продолжен. После обработки всех разр дов входного числа распределитель 3 возвращаетс в исходное состо ние, а результат счета фиксируетс в дес тичных счетчиках. Врем преобразовани N-разр дного двоичного числа в прототипе равно t т (I (а„Ь,е) N), где т - период тактовой частоты; а, - значение п-разр да двоичного числа; значение В-разр да п-го дво-, ично-дес тичного эквивалента; L - количество дес тичных разр дов . Врем преобразовани этого же исла в предлагаемом преобразователе составл ет U (a,b,). ) .- i The invention relates to automation and computing and can be used in the construction of devices for processing numerical information. The known converter of binary code to decimal, containing the first group of elements And, the encoder pulse distributor, the group of elements And and. OR, decimal counter, polling counter, the outputs of which are connected to the inputs of the AND elements, the second inputs of which are connected to the outputs of the encoder, and the outputs of the elements AND four elements OR connected to the inputs of ten decades of the GP counter. A disadvantage of the known transform bodies is the relatively low speed associated with a constant number of processing cycles of each equivalent. The closest to the proposed by the technical essence and circuit construction is a binary-to-decimal converter, containing And multi-input element, pulse distributor, encoder, group of binary counters, decimal counter, consisting of decades, groups of elements And, first inputs which are connected to the clock input of the converter, the second inputs are connected to the outputs of the binary counters of the group, and the outputs of the inputs of the elements And are connected to the counting inputs of the binary counters of the group and decades of the ten counter, The converter is of relatively low speed, which is associated with the sequential processing of the bits of the equivalent in time. The purpose of the invention is to increase the speed of the converter,. The goal is achieved by the fact that a binary code converter into a decimal containing a group of n binary counters, a group of n decimal counters, where n is the number of decimal places, a distributor of pulses, the first group. AND elements, encoder, AND element and AND multi-input element, the first input of which is connected to the clock input of the converter and the first input of the AND element, the second input of which is connected to the inverse output of the first binary counter of the group, and the counting input of which is connected the entrance of the first 28. 2 decimal group counters, direct outputs of the binary group counters are connected respectively to the inputs from the second to the nth multi-input element I, the output of which is connected to the clock input of the pulse distributor, the start input of which is connected to the start input of the converter, and the outputs of the distribution; connected to the first inputs of elements AND of the first group, the second inputs of which are connected to the information inputs of the converter, and the outputs of elements AND of the first group are connected to the group of inputs of the encoder, the group of outputs of which connected to the installation inputs of binary counters of the group, the groups of AND and the first and second groups of OR elements are added, the outputs of which are connected respectively to the counting inputs of the binary counters of the group and decimal counters of the group groups, the first and second inputs of the elements OR of the first group are connected respectively to the outputs of the elements AND the second and third groups, the first and second inputs of the elements OR of the second group are connected respectively, with the outputs of the elements of the fourth and fifth groups, the first inputs of which are connected to the clock input of the converter and the first inputs of the elements of the second and third groups, the second input of the i-th (i Hn-1)) element and the third the group is connected to the direct output (il) -ro of the binary counter of the group, the second input of the i-ro element And the second group is connected to the inverse overflow output of the i-th ten-th counter of the group, the direct output of which overflow is connected to the second input of the I-th element And the fourth group, the third entrance of which is connected to inv The ts-ro binary output of a group, with the second input (i-l) -ro of the element And the fifth group and the third input of the i-x elements of the second and third groups. The drawing shows the structure, on the converter circuit. The binary to decimal converter contains a group of binary counters, tick I, a group of decimal counters 2, a distributor of pulses, a group of elements AND 4, an encoder 5, an element il 6, a multi-input element AND 7, a group of elements OR 8, a group of elements OR 9 , information inputs 1 converter, input 11 start converter, clock input 12 converter. In addition, the diagram shows the elements 1.3-14 of the second and third groups, elements 15-16 of the fourth and fifth groups, direct 17 and inverse 18 outputs of the zero state of the binary counter, direct 19 and inverse 20 overflow outputs tenth a1x schichikov. The converter works as follows. In the initial state, binary counters 1, decimal seconds 2 and the 3-pulse separator are in the zero state. When a start signal is received at input 11 of the converter, with each clock pulse at the output of the multi-input element I 7. at the outputs; the distributor of 3 pulses will begin to form pulses by polling the bits of the information inputs of the 10 transform bodies. In the presence of a binary number of a logical number at the output of the corresponding element AND 4 of the group, a high potential appears, which at the outputs of the encoder 5 forms a code corresponding to the weight of the polled digit of the binary number. This code is written in binary counters of group 1. In this case, at the direct outputs of 17 binary counters 1, the state of which is different from zero, a high potential is removed, which leads to closing of the multi-input element I 7, and this, in turn, to the termination of polling the bits of the information inputs of the 10 converter. After writing the code of the binary-decimal equivalent to binary counters 1, this code is added to the contents of the decimal counter. Addition is carried out by the recalculation method in parallel in all decimal digits. Binary counters 1 work in this case for subtraction, and decimal counters work for addition. If the content of the i-ro binary counter is not zero and there is no transfer from (it) -ro to the decimal counter, then this creates conditions for clock pulses to pass through element 13, element 8 of group 8 to the counting input of i binary account id four . group and through {| -1) -th element AND 16 groups and the element OR 9 at the counting input of the i-th decimal counter. If the transfer from the previous bit exists and the score in this bit is not finished, then in this case both i-X elements of AND 13 and 14 groups are closed, and the i-th element of AND 15 groups is open. . The next clock pulse is added to the contents of the (i-l) -ro and 1st decimal counters, and the unit is subtracted from the contents of the (i-1) -th binary counter. The content of the i-ro binary counter does not change. After the transfer is propagated, the account in both counters will be long. The following situation, when the count in the (i-l) -M bit is finished and the decimal number of this bit contains the number 9, i.e. there is a transfer, the score in the 1st decimal place will continue, since the i-th element And 14 will be opened. In the case when the counting in the 1st bit is over, this results in closing iX elements AND 13-14, 1st element AND 16. However, transfer pulses from (.) Ru can pass through the i-th element 15 And 15 Yes. When all binary counters 1 are set to the zero state, the multi-input element I 7 is opened and the polling of the bits of the information inputs IO will continue. After processing all the bits of the input number, the distributor 3 returns to the initial state, and the result of the counting is recorded in decimal counters. The conversion time of the N-bit binary number in the prototype is t t (I (a, b, e) N), where t is the period of the clock frequency; and, - value of n-bit yes binary number; B-value of the n-th two-decimal equivalent; L is the number of decimal places. The transformation time of the same Isla in the proposed converter is U (a, b,). ).
: $ . 1051528: $. 1051528
|где b - значение максимальной ры в п- -м двоично-дес тичнам эквиваленте.| where b - the value of the maximum ry in the n -th binary-decimal equivalent.
В таблице показано повьшение быстродействи предлагаемого преобразова- 5 тел по сравнений с прототипов (Т 1 мкс) , .The table shows the increase in the speed of the proposed transformation - 5 bodies by comparison with prototypes (T 1 μs),.
Таким образом, предлагаемое устройство -обеспечивает меньшее врем преобразовани двоичных чисел в дес - ® тичные.Thus, the proposed device provides a shorter time for converting binary numbers to dec - ® ones.