Изобретение относитс к импульсной технике и может использоватьс в цифровых синтезаторах частоты, автом тических системах управлени и а уст . ройствах синхронизации. Известен делитель частоты импульсов; содержащий элементы И, ИЛИ, НЕ, двоичный счетчик, разр дные выходы которого соответственно подключены к вхо дам устройства сравнени lj . Недостатком устройства вл етс узка функциональна возможность. Наиболее близким по технической сущности к предлагаемому вл етс делитель частоты импульсов,содержащий логический элемент И, первый вход которого соединен с входной шиной, второй вход - с выходом элемента НЕ, а выход подключен к входу счетчика импульсов, разр дные выходы которого подключены к соответствующим входам устройства сравнени Недостатком устройства вл етс наличие переходного процесса перестройки пои смене коэффициента делени на управл ющих шинах. Цель изобретени - повышение точности путем устранени переходных процессов перестройки. Поставленна цель достигаетс тем что в делитель частоты импульсов, со держащий первый логический элемент И, первый вход которого соединен с входной шиной, второй вход - с выходом элемента НЕ, а выход подключен к входу счетчика импульсов, разр дные выходы которого соединены с первой группой входов блока сравнени , введены элемент ИЛИ, регистр, разр дные входы которого подключены к шинам управл ющих кодов, а разр дные выходы - к второй группе входов блока сравнени , выход которого соединен, с первым входом элемента ИЛИ, второй элемент И, первый вход которого подключен к выходу элемента ИЛИ и к входу элемента НЕ, второй вход - к входной шине, а выход - к второму входу элемента ИЛИ, управл ющим входам регистра и счетчика импульсов На чертеже приведена блок-схема устройства. Делитель частоты импульсов содержит элемент И 1, первый вход которого подключен к входной шине, второй вход соединен с выходом элемента НЕ 2, а выход - с входом счетчика 3 импульсов. Делитель частоты импульсов содержит блок сравнени и регистр 5. Разр дные выходы счетчика 3 и регистра подключены к соответствующим входам устройства сравнени . Устройство включает в себ элемент ИЛИ 6, второй элемент И 7, первый вход которого подключен к выходу элемента ИЛИ 6 и к входу элемента НЕ 2, а второй вход - к входной шине. Первый вход элемента ИЛИ 6 соединен с выходом блока 4 сравнени , а второй вход - с управл ющими входами счетчика 3 и регистра 5 разр дные входы которых соответственно подключены к шинам управл ющих кодов. Устройство работает следующим об- . разом. Устройство сравнени осуществл ет сравнение равенства кодов счетчика 3 с кодами, записанными в регистре 5. Потенциал с выхода блока k сравнени поступает через элемент ИЛИ 6 на элемента И 7 и проинвертированный элементом НЕ 2 - на вход элемента И , При отсутствии равенства кода счетчика 3 с кодом регистра 5 на выходе блока k формируетс нулевой потенциал, который блокирует элемент И 7 и разблокирует элемент И 1 на прохождение импульсов входной, шины . Импульсы входной шины, проход через элемент И 1, поступают на вход . счетчика 3 и измен ют его содержимое. При достижении равенства кода счетчика 3 с содержимым регистра 5 на выходе блока формируетс единичный потенциал , который блокирует элемент И 1 и разблокирует элемент И 7 на прохождение импульса входной шины. Очередной импульс входной шины, проход через элемент И 7, осуществл ет запись кода коэффициента делени с шины управл ющих кодов в регистр 5 и записывает в счетчик 3 начальный код счета в первый разр д 1, а в остальные разр ды О, Импульс с выхода элемента И 7 поступает также на вход элемента ИЛИ 6, осуществл прохождение импульса входной шины через элемент И 7, а также запрещение прохождени импульса на вход счетчика 3 при осуществлении записи начального кода. Частота выходных импул.ьсов элемента И 7 обратно пропорциональна коэфициенту делени , определ емого кодом регистра 5. При смене коэффициента делени н шинах управл ющих кодов делител частоты импульсов работа устройства не прерываетс , результат счета onpeдeл etc ранее заданным коэффициентом делени , хран щимс в регистре. Временное положение выхо ного сигнала всегда определено ранее заданным значением коэффициента делени и не зависит от соотношени значени коэффициентов делени ,хран щихс в регистре и на шине управл ющих кодов.. Таким образом, введение в делитель частоты импульсов регистра 5 элементов ИЛИ и И с соответствующими электрическими св з ми позвол ет полностью освободитьс от переходных процессов перестройки в делителе при смене коэффициентов делени частоты импульсов. Это св зано с тем, что значение заданного кода коэффициента делени хранитс внутри структуры делител частоты и не зависит от изменени состо - . ни управл ющих кодов при выполнении заданной программы делени . И лишь в момент окончани выполнени заданной программы происх( вли ние содержимого управл ющих кодов на состо ние делител и при этом рсучцествл етс запись нового кода коэффициента делени .The invention relates to a pulse technique and can be used in digital frequency synthesizers, automatic control systems and set. synchronization features. Known pulse frequency divider; containing the elements AND, OR, NOT, a binary counter, the bit outputs of which are respectively connected to the inputs of the comparison device lj. The disadvantage of the device is narrow functionality. The closest in technical essence to the present invention is a pulse frequency divider containing the logical element I, the first input of which is connected to the input bus, the second input is connected to the output of the NOT element, and the output is connected to the input of the pulse counter, the discharge outputs of which are connected to the corresponding inputs Comparison devices. A disadvantage of the device is the presence of a transient reorganization process by changing the division factor on control tires. The purpose of the invention is to improve accuracy by eliminating transient restructuring. The goal is achieved by the fact that the pulse frequency divider containing the first logic element is And, the first input of which is connected to the input bus, the second input is connected to the output of the HE element, and the output is connected to the input of the pulse counter, the discharge outputs of which are connected to the first group of inputs of the comparison unit, the OR element is entered, the register, the bit inputs of which are connected to the control code buses, and the bit outputs to the second group of inputs of the comparison block whose output is connected to the first input of the OR element, the second element AND, ne vy input of which is connected to the output of the OR gate and to the input of NOT circuit, the second input - to the input bus and the output - to the second input of the OR gate, the inputs of the control register and the pulse counter The drawing shows a block diagram of the device. The pulse frequency divider contains an element AND 1, the first input of which is connected to the input bus, the second input is connected to the output of the element HE 2, and the output is connected to the input of the counter 3 pulses. The pulse frequency divider contains a comparison unit and a register 5. The bit outputs of the counter 3 and the register are connected to the corresponding inputs of the comparison device. The device includes the OR element 6, the second element AND 7, the first input of which is connected to the output of the element OR 6 and to the input of the element NO 2, and the second input to the input bus. The first input of the OR 6 element is connected to the output of the comparator unit 4, and the second input is connected to the control inputs of the counter 3 and the register 5, the discharge inputs of which are respectively connected to the control code buses. The device works as follows. at once. The comparison device compares the equality of the codes of the counter 3 with the codes recorded in register 5. The potential from the output of the comparison block k goes through the element OR 6 to the element AND 7 and inverted by the element NOT 2 to the input of the element AND, If there is no equality of the counter code 3 s register code 5 at the output of the block k, a zero potential is formed, which blocks the element AND 7 and unlocks the element AND 1 for the passage of the input bus pulses. The impulses of the input bus, the passage through the element And 1, are fed to the input. counter 3 and change its contents. Upon reaching equality of the counter code 3 with the contents of the register 5, a unit potential is formed at the output of the block, which blocks element 1 and unlocks element 7 on the passage of the input bus pulse. The next impulse of the input bus, pass through the AND 7 element, writes the code of the division factor from the control code bus into register 5 and writes into the counter 3 the initial counting code for the first bit 1, and for the remaining bits O, Pulse from the element output And 7 also enters the input of the element OR 6 by passing the pulse of the input bus through the element And 7, as well as the prohibition of the passage of the pulse to the input of the counter 3 when recording the start code. The frequency of the output impulses of the AND 7 element is inversely proportional to the division coefficient determined by register code 5. When the division factor is changed on the control buses of the pulse frequency divider, the operation of the device is not interrupted, and the result of counting the etc by the previously specified division factor stored in the register. The temporal position of the output signal is always determined by the previously specified value of the division factor and does not depend on the ratio of the division factors stored in the register and on the control code bus. Thus, the introduction of the register pulses to the frequency divider of the 5 OR and AND elements with the corresponding electrical connection allows you to completely free from transients restructuring in the divider when changing the frequency division factors of the pulses. This is due to the fact that the value of a given division coefficient code is stored within the structure of the frequency divider and does not depend on a change in the state -. nor the control codes when executing a given division program. And only at the moment of the end of the execution of a given program the occurrence (the influence of the contents of the control codes on the state of the divider and, at the same time, the recording of the code of the division coefficient is recorded).