SU1034176A1

SU1034176A1 - Code/time converter

Info

Publication number: SU1034176A1
Application number: SU823426232A
Authority: SU
Inventors: Юрий Николаевич Артюх; Александр Сергеевич Рыбаков
Original assignee: Институт Электроники И Вычислительной Техники Ан Латвсср
Priority date: 1982-04-19
Filing date: 1982-04-19
Publication date: 1983-08-07

Abstract

. 1. ПРЕОБРАЗОВАТЕЛЬ КОДМОМЕНТ ВРЕМЕНИ, содержащий счетчик единичных приращений, выполненный на п последовательно соединенных каскадах , п-каскадный регистр кода, кодовый компаратор, выполненный на п блоках сравнени , .п блоков фиксации совпадени кодов и генератор эталонной частоты, выход-которого соединен с входом первого каскада счетчика единичных приращений и первым входом первого блока фиксации совпадени кодов, выход которого подключен к выходной шине, первые входы остальных блокЬв фиксации совпадени кодов соединены с,входами соответствующих каскадов счетчика единичных приращений , вторые входы блоков фиксации совпадени кодов, подключены к шине установки нул , а третьи входы - к .выходам соответствующих блоков срав .нени кодового компаратора, входы которых соединены с выходами соответствующих каскадов счетчика едини ных приращений и регистра кода соответственно , отличающийс , тем, что, с целью повышени быс- тродействи , в него введены m кор-ректоров , где , причем первый вход каждого i-ro корректора соединен с выходом старшего разр да соответствующего- i-ro счетчика еди;ничногр приращени , второй вХод каждого i-ro, кроме последнего, коррекi тора - с выходом каждого последую ,щего (i+1)-ro блока фиксации совдаденй кодов, третий вход каждого -го .корректора .- с выходом старшего разр да соответствующего 1-го каскада регистра кода, четвёртый вход - с а S шиной установки нул , а выход - с четвертым входом соответствукицего (Л i-го блока Фиксации совпадени кодов , при этом второй вход последнего гп-го корректора подключен к шине Запуска. , 2. Преобразователь по п.1, о т л и ч а ющ и и с тем, что,корректор выполнен на двух инверторах, триггере, элементе И и элементе ИЛИ, причем первый вход корректора соединен через первый инвертор с С-входом триггера, второй вход корректора с с D-входом триггера и первым входом 4;: элемента И, второй вход которого через инвертор подключен к третьему входу корректора, а выход - к si первому входу элемента ИЛИ, второй № вход которого соединен с выходом триггера, а выход - с выходом кор . ректора, четвертый вход которого подключен к R-входу триггера.. 1. CONVERTER TIME CODOM MOMENT, containing a unit increment counter, performed on n series-connected cascades, p-cascade code register, code comparator, performed on n comparison blocks, code fixation fixation blocks and reference frequency generator, the output of which is connected to the input the first cascade of the unit increment counter and the first input of the first block of fixing the match of the codes, the output of which is connected to the output bus, the first inputs of the remaining blocks of the fixation fixing of the codes are connected to, the input The corresponding cascades of the single increment counter, the second inputs of the code matched fixation blocks, are connected to the installation bus zero, and the third inputs to the outputs of the corresponding blocks of the code comparator, whose inputs are connected to the outputs of the corresponding cascades of the single increment counter and code register, respectively. , characterized by the fact that, in order to increase speed, m correctors are entered into it, where, the first input of each i-corrector is connected to the high-order output of the corresponding i-ro counter one; one increment, the second step of each i-ro, except the last offset, with the output of each successive (i + 1) -ro fixation block of current codes, the third input of each th corrector. - with the output of the higher bit of the corresponding 1st cascade of the register of the code, the fourth input — with the S bus setting zero, and the output — with the fourth input of the corresponding (L i-th Coincident Fixation block, the second input of the last hc-corrector connected to the Startup bus. , 2. The converter according to claim 1, that is, the fact that the equalizer is made on two inverters, a trigger, an AND element and an OR element, and the first equalizer input is connected through the first inverter to the C-input of the trigger , the second input of the corrector with the D-input of the trigger and the first input 4 ;: of the AND element, the second input of which is connected via the inverter to the third input of the corrector, and the output is connected to the si of the first input of the OR element, the second input number of which is connected to the output of the trigger, and exit - with the release of the box. rector, the fourth input of which is connected to the R-input of the trigger.

Description

Изобретение относитс к импульсной технике, а именно к преобразовател м кода в непрерывную величину, и может ть использовано, в частности , при обработке сигналов на измерительных системах импульсной локацич и дальнометр ии. Известен преобразователь код временной интервал, содержащий генератор эталонной частоты, счетчик единичных приращений, регистр преобразуемого кода и кодовый компаратор , входы которого подключены к выходам указанных счетчика и регистра ИЗ.: Однако данный преобразователь имеет низкую надежность работы при широкодиапазонных преобразовани х кодов большой разр дности, что србусловлено тем, что момент времени соответствующий концу формируемого интервала, выдел етс путем одновременного во всех разр дах сравнени текущего кода с заданным. Дл исключени возможности по влени на выходе кодового компаратора ложных сиг налов счетчик единичных приращений должен быть выполнен полностью синхронным , что сопр жено со значительным усложнением счетчика и возрастанием объема его оборудовани . Это в свою очередь, повышает веро тность отказа какого-либо его элемента и сбоев в работе. Известен также преобразователь код-момент времени, содержащийгенератор эталонной частоты, п-каскадный счетчик единичных приращений, регист кода, кодовый компаратор, выпапненный на п блоках сравнени , и п блоков фиксации совпадени кодов, выход генератора эталонной частоты соеди .нен с входом- первого счетного каскада счетчика единичных приращений к первым входом первого блока фиксации совпадени кодов, первые входы остальных блоков фиксации совпадени кодов соединены с входами соответствующих каскадов счетчика единичных приращений, вторые входы блоков фиксации совпадени кодов подключены к выходам соответствующих блоков сравнени кодового компаратора, входы кодового компаратора соединены соответственно с выходами счетчика единичных приращений и регистра кода 23. , Недостатком указанного преобразовател вл етс низкое быстродейст вие, что обусловлено тем, что период частоты счета в каждом из п счетных каскадов должен быть не менее удвоен ной суммы задержки переноса этого каскада-и задержки блока фиксации совпадени кодов последующего каскада . Это, в свою очередь, ограничи ;вает частоту счета единичных приращений дл устройства в целом. Цель изобретени - повышение быстродействи преобразовател . Поставленна цель достигаетс тем,.что в преобразователь код-момент времени, содержащий счетчик единичных приращений, выполненный на п последовательно соединенных каскадах, п-каскадный регистр кода, кодовый компаратор, выполненный на п блоках сравнени , п блоков фиксации совпадени кодов и генератор , эталонной частоты, вькод которого соединен с- входом первого каскада счетчика единичных приращений и первым входом первого блока фиксации совпадени кодов, выход которого ПОДКЛЮчен к выходной шине, первые вх(5ды остальных блоков фиксации совпадени кодов соединены с входами соответствующих каскадов счетчика единичных приращений, вторые входы блоков фиксации совпадени кодов подключены к шине установки нул , а третьи вхо№3 - к выходам.соответствующих блоков сравнени кодового компаратора, входы которых соединены с выходами соответствующих каскадов А:;четчика единичных приращений и регистра кода соответственно ,- введены m корректоров,где m«n, причем первый вход каждого 1-го корректора соединен с выходом старшего разр да соответствующего i-ro каскада счетчика единичного приращени , второй вход каждого -го, кроме последнего, корректора - с выт ходом каждого последующего (i + O-ro блока фиксации совпадени кодов, третий вход каждого f-ro корректора с выходом старшего разр да соответствующего i-ro каскада регистра кода , четвертый вход - с шиной установки нул , а выход - с четвертым входом соответствующего 1-го блока фиксации совпадени кодов, при этом второй вход последнего т-го корректора подключен к шине запуска. Кроме того, корректор выполнен на двух инверторах, триггере, элементе И и элементе ИЛИ, причем первый вход корректора соединен через первый инвертор q С-входом триггера, второй вход корректора - с D-входом триггера и первым входом элемента И, второй вход которого через второй инвертор подключен к третьему входу корректора; а выход - к первому входу элемента шта, второй вход которого соединен с выходом триггера, а выход - с выходом корректора, четвертый вход которого подключен к R-входу триггера. На фиг. 1 представлена структурна схема предлагаемого преобразовател ; на фиг. 2 - функциональна схема корректора. ; Преобразователь содержит генератор 1 эталонной частоты, счетчик 2 , единичных приращений, состо щий изThe invention relates to a pulse technique, namely, to a converter in the code to a continuous value, and can be used, in particular, in the processing of signals on measuring systems of pulse localization and long-range metering. A known converter code is a time interval containing a reference frequency generator, a unit increment counter, a register of the code being converted, and a code comparator whose inputs are connected to the outputs of the indicated counter and IZ register: However, this converter has a low reliability of operation at wide-range conversions of high-frequency codes, that is due to the fact that the moment of time corresponding to the end of the interval being formed is distinguished by simultaneously comparing the current code with the backward in all digits constant. To eliminate the possibility of spurious signals appearing at the output of the code comparator, the unit increment counter must be made fully synchronous, which is associated with a considerable complication of the counter and an increase in its equipment. This, in turn, increases the likelihood of failure of any of its elements and malfunctions. The code-time converter is also known, which contains the reference frequency generator, the p-cascade unit increment counter, the code register, the code comparator output on the comparison blocks, and the code match fixation blocks, the output of the reference frequency generator is connected to the input of the first counting unit. the cascade of the unit increment counter to the first input of the first block of match fixing; the first inputs of the remaining fixation fixation blocks of the codes are connected to the inputs of the corresponding stages of the counter of single increments The second inputs of the latching match blocks are connected to the outputs of the respective code comparator comparison blocks, the inputs of the code comparator are connected to the outputs of the unit increment counter and code register 23, respectively. The disadvantage of this converter is the low speed due to in each of the n calculating stages, there must be at least twice the sum of the transfer delay of this cascade and the delay of the block for fixing the coincidence of the codes of the subsequent cascade. This, in turn, limits the frequency of the unit increment count for the device as a whole. The purpose of the invention is to increase the speed of the converter. The goal is achieved by the fact that a code-point converter containing a unit increment counter, executed on n series-connected stages, an n-cascade code register, a code comparator performed on n comparison blocks, n code matching blocks, and a reference generator frequency, the code of which is connected with the input of the first cascade of the unit increment counter and the first input of the first block of coincidence fixation block, the output of which is CONNECTED to the output bus, the first inputs (5 of the remaining fixture blocks and matching codes are connected to the inputs of the corresponding cascades of the unit increment counter, the second inputs of the code matching fixation blocks are connected to the installation bus zero, and the third inputs 3 are connected to the outputs of the corresponding code comparator, whose inputs are connected to the outputs of the corresponding stages A:; unit increments and code register, respectively, - m correctors are entered, where m n n, with the first input of each 1st equalizer connected to the high-order output of the corresponding i-кас counter cascade increments, the second input of each -th, except the last, offset, with the output of each successive (i + O-ro block of fixing the match of codes, the third input of each f-ro equalizer with the output of the high bit of the corresponding i-ro cascade of the code register, the fourth input is with the zero setting bus, and the output is with the fourth input of the corresponding 1st fixation match block; the second input of the last T-th corrector is connected to the trigger bus. In addition, the corrector is made on two inverters, a trigger, an element And and an element OR, the first input of the corrector is connected via the first inverter q With the trigger input, the second input of the corrector - with the D input of the trigger and the first input of the element And, the second input through the second inverter is connected to the third input of the offset; and the output is to the first input of the element shta, the second input of which is connected to the output of the trigger, and the output to the output of the equalizer, the fourth input of which is connected to the R input of the trigger. FIG. 1 shows the structural scheme of the proposed converter; in fig. 2 - functional corrector circuit. ; The converter contains 1 reference frequency generator, counter 2, single increments, consisting of

каскадов 2-1 - 2-n, регистр 3 преобЕ )азуемого кода, состо щий из каскадОв 3-1 - З-п, кодовый компаратор 4 из блоков 4-1 - 4-п, п блоков 5-1 5-п фиксации совпадени - кодов и m корректоров 6-1 - 6-т. В целом пре- 5 образователь имеет покаскадную структуру , где каждый i.-й.каскад () содержит счетчик 2-, регистр 3- i кода блок 4-J сравнени и блок 5-1 фиксации, ..10cascades 2-1 - 2-n, register 3 of the predominant code, consisting of cascade 3-1 - W, code comparator 4 from blocks 4-1 - 4-n, n blocks 5-1 5-p fixation matches - codes and m offsets 6-1 - 6-m. In general, the pre-converter has a cascade structure, where each i.th stage () contains a counter 2-, register 3- i code block 4-J comparison and block 5-1 fixation, ..10

Выход генератора 1 эталонной частоты соедданен с входом первого каскада 2-1 счетчика 2 перв входом первого блока 5-1 фиксациисовпадени кодов. Первые входы блоков 5-2 - |5 5-п фиксации совпадени кодов сое-динёиы соответственно с входами каскадов 2-2 - 2-п счетчика 2. Вторле г входы блоков 5-1 - 5-п фиксации совпадени краов подключены к шине ус-.. ,. та:новки нул , а третьи входы - к вы- ходам блоков 4-1 - 4гп сравнени кодового компаратора 4. Выходы каскадов 2-1 - 2-п счетчика 2 соединены с входами соответствующих блоков 4-1 - 4-п кодового компаратора 4, к 25 другим входам которых подключены выходи каскадов 3-1 - 3-п регистра 3. пре;образуемогс кода.The output of the generator 1 of the reference frequency is connected to the input of the first stage 2-1 of the counter 2 by the first input of the first block 5-1 of the match and the coincidence of the codes. The first inputs of the blocks 5-2 - | 5 5-n fixing the coincidence of the connection codes respectively with the inputs of the cascades 2-2 - 2-n of the counter 2. Secondly, the inputs of the blocks 5-1 - 5-n fixation of the coincidence edges are connected to the bus - ..,. ta: new zero, and third inputs to the outputs of blocks 4-1 to 4gp compare code comparator 4. The outputs of stages 2-1 to 2-n counter 2 are connected to the inputs of the corresponding blocks 4-1 to 4-n code comparator 4 , to 25 other inputs of which are connected to the output of cascades 3-1 - 3-n register 3. Pre-formed code.

Число корректоров может быть равноили меньше п. Корректоры включаютс 30 в структуру тех каскадов, быстродействие которых необходимо повысить, т;ё. где требуетс наиболее полно использовать скоростные возможности элемектов, примен емых при реализа- 35 ции преобразовател . При наличии корректоров в п-м каскаде второй вход корректора вл етс входом запуска преобразовател .The number of correctors may be equal to less than p. Correctors are included in the structure of those cascades whose performance must be improved, t; e. where it is required to make the most of the speed capabilities of the elements used in the implementation of the converter. If there are correctors in the nth stage, the second input of the equalizer is the start input of the converter.

Дл определенности на фиг. 1 по- хп казан пример выполнени преобразовател , где каждый из п каскадов содержит корректор (men).For definiteness in FIG. 1 shows an example of a converter, where each of the n stages contains a corrector (men).

Первые входа кор ректоров 6-1 бтт соединены соответственно с вы- ходами старших разр до в с 1етных касКадов 2-1 - 2-п счетчика 2, вторые входы корректоров 6-1 - б-{)п-1) соединены соответственно с выходами блоков 5-2 - 5-п фиксации-совпадени кодов, выход блока 5-1 фиксации 50 совпадени тсодов соединен с выходом преобразовател , второй вход корректора 6-т соединен с входом запуска преобразовател , третьи входы корректоров 6-1 - б-т соединены соответ- 55 ственно с выходами старшего разр да каскадов 3-1 - 3-п регистра 3 преобразуемого кода, выходы корректоров 6-1 - б-т соединены соответственно с четвертыми входами блоков 5-1 Q 5-п фиксации совпадени ксэдов.The first inputs of the correctors 6–1 bt are connected respectively to the outputs of the higher bits up to 1–2 2–2– 2 – n counter 2, the second inputs of the 6–1 correctors — b - () –1) are connected respectively to the outputs 5-2 blocks - 5-p latching-match codes, the output of latch block 5-1 50, tsods are connected to the output of the converter, the second input of the 6-t corrector is connected to the trigger start input of the converter, the third inputs of the correctors 6-1-t are connected respectively, with the higher outputs of the cascades 3-1 - 3-n register 3 of the code being converted, the outputs of the offsets 6-1 - bt are connected respectively to the fourth inputs of blocks 5-1 Q 5-n fixation of coincidence csed.

каждый из корректоров (фиг. 2) содержит логические элементы 7 и 8 , типа НЕ, логический элемент 9 типа И,; триггер 10 с С-входом синхронизации, 65each of the offsets (Fig. 2) contains logical elements 7 and 8, of the type NOT, logical element 9 of the type AND ,; trigger 10 with synchronization C-input, 65

информационным D-входом и R-входом установки нулевого состо ни , а также логический элемент 11 типа,ИЛИ.informational D input and R input of the zero state setup, as well as logic element 11 of type OR.

Первый вход корректора соединен с входом элемента 8 типа НЕ, выход.которого соединен с С-входом тригг а 10. Второй вход корректора соединен с 0-входом триггера 10.и первым входом элемента 9 типа И, второй вход которого соединен с выходом элемента 7 типа НЕ. Третий вход корректора соединен с входом элемента 7 типа НЕ,, выхода триггера 10 и элемента 9 типа И соединены с входами элемента 11 типа ИЛИ, выход которого соединен с выходом корректора.The first input of the corrector is connected to the input of the element 8 of the type NOT, the output of which is connected to the C input of the trigger 10. The second input of the corrector is connected to the 0 input of the trigger 10. and the first input of the element 9 of type I, the second input of which is connected to the output of the element 7 like NOT. The third input of the corrector is connected to the input of the element 7 of the type NOT, the output of the trigger 10 and the element 9 of the type AND is connected to the inputs of the element 11 of the type OR, the output of which is connected to the output of the corrector.

Преобразователь работает следующим образом.The Converter operates as follows.

В исходном состо нии сигналы с выхода генератора 1 непрерывно подсчитыв .аютс счетчиком 2, причем в каждом из его каскадов осуществл етс синхронный (квазисинхронный) счет а св зь между каскадами асинхронна . В результате счета на выходах счетчика 2 формируетс шкала текущего времени, заданна , например, в натуральном двоичном коде, i Началу преобразовани предшест вует установка в исходное нулевое состо ние триггеров блоков фиксации совпадени кодов и корректоров. В регистр 3 вводитс код, соответствующий требуемому моменту по влени выходного сигнала преобразовател .In the initial state, the signals from the output of the generator 1 are continuously counted by the counter 2, and in each of its stages a synchronous (quasi-synchronous) account is performed and the connection between the stages is asynchronous. As a result of counting at the outputs of counter 2, the current time scale is set, for example, in a natural binary code, i The conversion start is preceded by setting the codes of the match and fixors to the initial zero state of the triggers of the fixation fixation blocks. In register 3, a code is entered that corresponds to the desired instant of the output of the converter.

Преобразование начинаетс при подаче на вход запуска корректора п-го каскада логической 1. После подачи сигнала запуска момент по влени сигнала на выходе.корректора зависит от значени старшего разр да кода каскада 3-п. Если это значение нулевое, то входной сигнал запуска через элементы 9 и 11 непосредственно проходит на выход корректора . Если значение старшего разр да лода единичное, то сигнал на выходе корректора по вл етс после переключени триггера 10 сигналом по его С-входу. В обоих случа х обеспечиваетс то, что сигнал с выхода корректора, разрешающий фиксацию совпадени кодов в блоке 5-п, по вл етс на четвертом входе блока 5-п относительно сигнала совпадени кодов на третьем входе с упреждением не меньшим полупериода сигнала на выходе счетного каскада 2-п. При этом независимо от введенного в регистр 3 кода преобразование всегда происходит однозначно, в очередном цикле шкалы, начина с ее нулевого состо ни .The conversion starts when the n-th stage of the logical 1 input is applied to the start input. After the start signal is given, the moment of appearance of the signal at the output of the corrector depends on the value of the high bit of the 3-step cascade code. If this value is zero, then the input trigger signal through elements 9 and 11 directly passes to the output of the equalizer. If the value of the high bit LOD is one, then the signal at the output of the equalizer appears after switching the trigger 10 by the signal at its C input. In both cases, it is ensured that the signal from the output of the corrector, allowing the fixation of the codes in the 5-n block, appears at the fourth input of the 5-n block relative to the code match signal at the third input with a prefetch of no less than a half-period of the signal at the output of the counting stage 2 p. At the same time, regardless of the code entered into register 3, the conversion always takes place unambiguously, in the next cycle of the scale, starting from its zero state.

В момент совпадени кодов каскада З-п и каскада 2-п на выходе блока 4-п сравнени по вл етс сигнал совпадени , длительность которог соответствует периоду сигнала наAt the moment when the codes of the cascade Gp and the cascade 2-n match, at the output of the 4-n comparison block a coincidence signal appears, the duration of which corresponds to the signal period on

входе каскада .2-п, Наличие совпадени фи-ксируетс блоком 5-п и на его выходе по вл етс сигнал, который поступает на второй вход корректора (п-Г)-го каскада.the input of the cascade .2-p. The presence of a match is fi-xned by the block 5-n and at its output there appears a signal which is fed to the second input of the equalizer of the (n-g) -th cascade.

Работа (п -1 )-го и последующих каскадов, содержащих корректоры, происходит аналогично. В частности, сигнал с выхода корректора (n-l)-ro каскада поступает на четвертый вход блока 5-(п-О и разрешает фиксацию совпадени кодов в этом каскаде с упреждением, не меньшим полупериода сигнала на выходе каскада 2-(п-1)Work (n -1) -th and subsequent cascades containing correctors, is similar. In particular, the signal from the output of the corrector (n-l) -ro cascade arrives at the fourth input of the 5- (p-O) block and allows the fixation of the coincidence of codes in this cascade with a lead not less than the half-period of the signal at the output of the cascade 2- (p-1)

После фиксации совпадени кодов блоком 5-1 первого каскада выходной сигнал блока задает момент времени, соответствугадий преобразуемому коду. Длительность выходного сигнала равна периоду .частоты генератора 1.After the codes match by block 5-1 of the first cascade, the output signal of the block sets the moment of time corresponding to the converted code. The duration of the output signal is equal to the period of the frequency of the generator 1.

В случае, если в каком-либо 1-м каскаде преобразовател корректор не вводитс , то выход блока фиксации последующего (i -f-1 )-го каскада непосредственно подключаетс к четвертому входу блока фиксации i-го каскада . При этом значение старшего разр да преобразуемого кода f-ro каскада необходимо инвертировать.If in any 1st stage of the converter the corrector is not inserted, then the output of the fixation unit of the next (i -f-1) -th stage is directly connected to the fourth input of the fixing unit of the i-th stage. In this case, the value of the most significant bit of the converted code of the f-ro cascade must be inverted.

Очередной цикл преобразовани можно осуществить аналогично. Однако следует отметить, что Т1)иггеры , вход щие в состав блоков фик .сации и корректоров, последовательно привод тс в исходное состо ние в процессе работы преобразовател без воздействи сигнала по общему входуThe next conversion cycle can be done in the same way. However, it should be noted that the T1) gamers included in the blocks of fi xsats and offsets are sequentially brought back to the initial state during operation of the converter without the signal being applied to the common input.

установки начального состо ни . При наличии логической 1 по входу запуска последовательности вводимых в регистр 3 кодов в этом случае соответствует последовательность выходных сигналов.setting the initial state. If there is a logical 1 at the start input, the sequence of codes entered into the 3 register in this case corresponds to the sequence of output signals.

Таким образом, при введении корректоров сигнал разрешени фиксации совпадени кодов 1-го каскада опережаг ет по вление сигнала совпадени кодов в этом каскаде на величину, не меньшую полуперйода выходных счетных сигналов. Соответственно задержки , вносимые 1-м счетчиком и (ч-1)-м блоком фиксации практически не ограничивают частоту счета в -м каскаде. Это позвол ет максимально полно использовать скоростные возможности, примен емые при реализации преобразовател . При этом Период частотй счета каждого из кэскадов, содержащего корректор, не ограничиваетс задержками переноса счетного каскада и блока фиксации совпадени кодов последующего каскада. Это соответствует многократному повышению быстродействи предлагаемого преобразовател .Thus, with the introduction of correctors, the 1-cascade codes match enable signal advances the occurrence of the codes coincidence signal in this cascade by an amount not less than the half-cycle of the output counting signals. Accordingly, the delays introduced by the 1st meter and the (h-1) -m block of fixation practically do not limit the frequency of counting in the -th stage. This allows maximum use of the speed capabilities used in the implementation of the converter. In this case, the Frequency Count Period of each of the cascades containing the equalizer is not limited by the transfer delays of the counting cascade and the block for fixing the match of the codes of the subsequent cascade. This corresponds to a multiple increase in the speed of the proposed converter.

fcfff fcfff

tftf

tff.etff.e

Claims

. 1. A TIME CODE CONVERTER, comprising a unit increment counter executed on η cascaded cascades, a η-cascade code register, a code comparator made on η comparison blocks, η code matching blocks and a reference frequency generator whose output is connected to the input of the first the cascade of the unit increment counter and the first input of the first block matching the codes, the output of which is connected to. the output bus, the first inputs of the remaining blocks matching codes are connected to, the inputs of the corresponding cascades of the unit increment counter, the second inputs of the blocks for matching codes are connected to the zero bus, and the third inputs to the outputs of the corresponding code comparator comparison blocks, inputs.

which are connected to the outputs of the corresponding cascades of the unit counter of the corresponding i-ro code register cascade, the fourth input is with the zero bus, and the output is with the fourth input of the corresponding i-th block matching codes, while the second input of the last m-th corrector is connected to launch bus. .

2. The converter according to claim 1, characterized in that the corrector is made on two inverters, a trigger, an AND element and an OR element, the first input of the corrector being connected through the first inverter to the trigger C-input, the second corrector input to D- trigger input and the first input of the And element, the second input of which is connected through the second inverter to the third input of the corrector, and the output to the first input of the OR element, the second 'input of which is connected to the output' of the trigger, and the output to the output of the box. rector, the fourth input of which is connected to the R-input of the trigger.

1034176 '