RU2565781C2 - Предоставление безбуферного способа транспортировки для многомерной ячеистой топологии - Google Patents

Предоставление безбуферного способа транспортировки для многомерной ячеистой топологии Download PDF

Info

Publication number
RU2565781C2
RU2565781C2 RU2013100980/08A RU2013100980A RU2565781C2 RU 2565781 C2 RU2565781 C2 RU 2565781C2 RU 2013100980/08 A RU2013100980/08 A RU 2013100980/08A RU 2013100980 A RU2013100980 A RU 2013100980A RU 2565781 C2 RU2565781 C2 RU 2565781C2
Authority
RU
Russia
Prior art keywords
node
traffic
packet
output
nodes
Prior art date
Application number
RU2013100980/08A
Other languages
English (en)
Other versions
RU2013100980A (ru
Inventor
Михаэль КАУШКЕ
Гаутам Б. ДОШИ
Original Assignee
Интел Корпорейшн
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Интел Корпорейшн filed Critical Интел Корпорейшн
Publication of RU2013100980A publication Critical patent/RU2013100980A/ru
Application granted granted Critical
Publication of RU2565781C2 publication Critical patent/RU2565781C2/ru

Links

Images

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L47/00Traffic control in data switching networks
    • H04L47/70Admission control; Resource allocation
    • H04L47/82Miscellaneous aspects
    • H04L47/826Involving periods of time
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L45/00Routing or path finding of packets in data switching networks
    • H04L45/02Topology update or discovery
    • H04L45/06Deflection routing, e.g. hot-potato routing
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L47/00Traffic control in data switching networks
    • H04L47/50Queue scheduling
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00Packet switching elements
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00Packet switching elements
    • H04L49/10Packet switching elements characterised by the switching fabric construction
    • H04L49/109Integrated on microchip, e.g. switch-on-chip
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00Packet switching elements
    • H04L49/15Interconnection of switching modules
    • H04L49/1553Interconnection of ATM switching modules, e.g. ATM switching fabrics
    • H04L49/1584Full Mesh, e.g. knockout
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00Packet switching elements
    • H04L49/30Peripheral units, e.g. input or output ports
    • H04L49/3063Pipelined operation
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00Packet switching elements
    • H04L49/90Buffering arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

Изобретение относится к области полупроводниковой технологии. Технический результат состоит в эффективности уменьшения размеров и повышении быстродействия работы электронных схем. Для этого система межсоединений ячеек содержит ячеистую систему n×m, включающую в себя множество узлов, причем множество узлов расположено в первом измерении и во втором измерении; и множество межсоединений, каждое из которых связывает пару из множества узлов, при этом ячеистая система выполнена с возможностью находиться в первом независящем от трафика состояния соединения в течение первого цикла периода графика трафика, а во втором независящем от трафика состоянии соединения в течение второго цикла периода графика трафика. 2 н. и 13 з.п. ф-лы, 6 ил.

Description

Уровень техники
Полупроводниковая технология развивается в направлении уменьшения размеров и повышения быстродействия работы электронных схем, таким образом, все больше и больше компонентов могут быть встроены в один полупроводниковый кристалл. Один тип кристалла представляет собой, так называемую систему на кристалле (SoC), в которой находится множество агентов, используемых для обработки данных и осуществления других операций. Взаимосвязанность между данными агентами достигается с помощью сети на кристалле (NoC), которая может быть основана на различных способах, включающих в себя маршрутизацию пакетов сети, шину, сетевое кольцо или т.п. Однако, данные подходы сложны в проектировании, имеют ограниченную возможность пропорционального уменьшения размеров или низкую объемную/энергетическую эффективность. Более того, некоторые из известных взаимосвязанностей могут демонстрировать сложные взаимные блокировки/сбои в соединении, которые предстоит решить.
Большинство реализации включают в себя некоторой тип буферной среды как часть транспортного механизма между агентами, принимая во внимание трафик, периоды ожидания и так далее, множество пакетов могут находиться в транспортном механизме между агентами. В то время как кольцо может обеспечить безбуферную среду, и такие кольца имели исторически одно измерение так, что кольцевая концепция не используется для нескольких измерений.
Краткое описание чертежей
Фиг.1 является блок-схемой системы межсоединений ячейки в соответствии с одним вариантом осуществления настоящего изобретения.
Фиг.2 является блок-схемой системы межсоединений, находящейся в состоянии прямого обмена в соответствии с вариантом осуществления настоящего изобретения.
Фиг.3 является блок-схемой системы межсоединений ячейки, находящейся в состоянии обходного обмена в соответствии с вариантом осуществления настоящего изобретения.
Фиг.4 является блок-схемой системы межсоединений в соответствии с другим вариантом осуществления настоящего изобретения.
Фиг.5 является блок-схемой нода в соответствии с вариантом осуществления настоящего изобретения.
Фиг.6 представляет собой блок-схему алгоритма способа коммуникации пакетов согласно статическому глобальному графику цикличности согласно варианту осуществления настоящего изобретения.
Подробное описание
В различных вариантах осуществления, безбуферные и немаршрутизируемые пересекающиеся кольца, так называемые «немаршрутизированные 1-кольца», могут быть использованы для обеспечения межсоединений, расположенных на том же кристалле нодов, таких как существующие в системе на кристалле (SoC) или в другом полупроводниковом устройстве. Такие SoC могут включать в себя различные типы конструкций, включающие в себя многоядерный и многократноядерный центральный процессор (CPU) с большим числом агентов, включающие в себя агенты, такие как ядра, кэш, акселераторы, устройства управления памятью и т.д.
Межсоединительная сеть в соответствии с вариантом осуществления настоящего изобретения может быть выполнена с возможностью быть реализованной в двух или более высоких измерениях. В целом, сеть включает в себя (i) безбуферную транспортную среду; (ii) входную точку доступа (для диспетчеризации пакетов в транспортной среде); (iii) выходную точку приема (извлечение пакетов из транспортной среды). Во многих вариантах осуществления безбуферная транспортная среда может включать в себя набор синхронно тактируемых нодов, расположенных по n×m ячейки. Каждый такой нод может включать в себя сетевые соответствующие аппаратные средства и, в свою очередь, быть связаны с соответствующим агентом, таким как ядро, кэш, акселератор и т.д.
На фиг.1 показана блок-схема ячеистой системы согласно одному варианту осуществления настоящего изобретения. Как показано на фиг.1, система 100 может быть реализована как двумерная (2D) компоновочная взаимосвязанная ячейка, включающая в себя множество нодов 1101,1-110n,m. В различных вариантах осуществления система 100 может быть системой на кристалле (SoC) или другой подобной однокристальной схемой полупроводникового устройства, которая образована на одном полупроводниковом кристалле, в другом варианте осуществления, система может быть образована на многоярусном кристалле, таким образом, предоставляя возможность ячейки иметь более чем два измерения. В других вариантах реализации агент может быть гетерогенный или гомогенный, как ядра процессора, кэш-блоки, устройства управления памятью, специализированные блоки обработки данных, такие как графические процессоры, процессоры пакетов и т.п. Обычно, нод может быть ассоциирован с агентом (например, с ядром, другим блоком обработки данных или блоком управления) и может включать в себя соединительную соответствующую схему (I/O) ввода/вывода, как описано ниже.
Как показано на фиг.1, каждый нод 110 может быть соединен с множеством других нодов 2D конфигурации посредством множества межсоединений 115, которые могут быть разнонаправленными соединениями. Дополнительно, граничные ноды (те, которые находятся на периферии системы) могут включать в себя межсоединения 120 обратной связи, которые соединяют выходные порты соответствующих нодов с входными портами того же или другого граничного пода. Высокоуровневый вид фиг. показывает только I/O схему (например, структуры маршрутизации). На фиг.1 не показаны фактические функциональные блоки агентов. Обычно, каждый нод может включать в себя множество входных и выходных портов. В общем, данные входные и выходные порты могут включать в себя логические и другие схемы для осуществления выборки и передачи принятой информации (такой как пакеты) через межсоединения ячейки. Необходимо отметить, что показанный на фиг.1 вариант реализации является репрезентативным и не полностью отражает все коммутации или конфигурации в ноде. Как это далее будет описано, каждый нод может быть выполнен согласно многочисленным шаблонам маршрутизации маршрутных данных в различные ноды, к которым данный нод может быть подключен.
Как показано на фиг.1, каждый нод 110 имеет четыре двухсторонние линии связи к его соседним нодам (со специфическими алгоритмами обратной связи на граничных нодах). Количество линий связи может увеличиваться с увеличением количества измерений. В каждом временном цикле, по меньшей мере, один пакет может быть принят каждым из множества входных портов каждого нода. Входящие пакеты могут быть локально использованы или пропущены к одному из множества выходных портов каждого нода, где они передаются в смежные ноды в следующем цикле. Таким способом транспортная среда является безбуферной. Следует отметить, что подробные данные I/O схемы не показаны на фиг.1. Между тем, показано только множество регистров 105a-d результата, каждый из которых ассоциирован с данным выходным портом, и, таким образом, является компонентом, из которого выбранный пакет направляется из нода. Поскольку выходной порт может также принимать пакеты из локального агента, соединенного с нодом помимо соответствующего множества входных портов, мультиплексор (не показан на фиг.1) может быть размещен впереди каждого регистра 105 результата.
Маршрут, пройденный пакетом, определяется априорно и трафиком независимой последовательности состояний межсоединения отдельных нодов. Последовательность может быть выбрана идентичной для всех нодов или индивидуально составлена для каждого нода. Всегда, как определено специфическими последовательностями нода, все ноды ячейки находятся в одном из множества предварительно установленном состояний, трафик независимой последовательности состояний передается с входных портов в выходные порты. Объем настоящего изобретения не ограничивается одним вариантом осуществления и все ноды могут следовать той же последовательности образованной двумя состояниями соединения, а именно, состояния прямого обмена и состояния обходного обмена, каждый из которых обеспечивает коммуникацию в различных измерениях.
Далее, на фиг.2 показано блок-схема системы 100' межсоединений ячейки, находящейся в состоянии прямого обмена со всеми нодами. В данном состоянии прямого обмена каждый нод может быть выполнен с возможностью (например, управлением мультиплексором или другой логической переключательной схемой) непосредственно пропускать данные, полученные из первого соседнего нода во второй соседний нод. В варианте реализации, показанном на фиг.2, данные ноды могут быть горизонтальными или вертикальными соседними нодами. Как здесь использовано, соседний нод является непосредственно смежный к ноду в данном измерении. Как отмечено в показанном на фиг.2 варианте реализации, граничные ноды соединяются межсоединениями 120 для обеспечения прямой обратной связи, осуществляемой в режиме прямого обмена передаваемых данных, выходные данные граничного нода также принимаются тем же граничным нодом. В иллюстрированном на фиг.2 случае, другие межсоединения, как внутренняя рассылка между нодами, не показаны с целью не загромождения состояния, показанного на фиг.2.
В данном состоянии прямого обмена, ноды просто направляют пакеты из противоположных сторон и, таким образом, ячейка подвергается декомпозиции на набор горизонтально и вертикально накладывающихся разъединенных колец. В некоторых вариантах осуществления, коммуникации прямого обмена возникают в обоих направлениях на основании управления системой и, таким образом, существует потенциальная возможность обеспечить более эффективные коммуникации, хотя в данном примере может возрасти и сложность.
Состояние прямого обмена, показанное на фиг.2, обеспечивает коммуникацию данных между соседними агентами одного измерения, для обеспечения коммуникации между нодами различных измерений, варианту осуществления могут конфигурировать ноды для обеспечения одного или более состояний обходного обмена. Такие состояния обходного обмена могут быть использованы для обмена данными между соседними ядрами различных измерений. Необходимо отметить, что, невзирая на выбранное состояние, каждый нод может принимать и отправлять равное количество пакетов за цикл, так как транспортный механизм является безбуферным.
Далее, на фиг.3 показана блок-схема системы межсоединений ячейки, находящейся в состоянии обходного обмена. Как показано на фиг.3, система 100' выполнена таким образом, чтобы каждый входящий пакет направляется в направлении, отличном от направления прямого обмена. В данном состоянии каждый нод маршрутизирует входящий пакет влево. Это приводит к тому, что входящие пакеты на каждом ноде взаимозаменяемые между горизонтальными и вертикальными кольцами (как было установлено в режиме прямого обмена). Как проиллюстрировано на фиг.3, данное состояние обходного обмена имеет направление обмена, направленное влево, так что пакеты сообщаются со следующим соседним нодом. Необходимо вновь отметить, что на фиг.3 показаны граничные ноды, которые могут осуществлять межсоединение 120 обратной связи и принимать выходной пакет напрямую из выходного порта нода через входной порт нода. Несмотря на то, что на фиг.3 проиллюстрировано состояние обходного обмена с левосторонним направлением обмена, объем настоящего изобретения не ограничивается в этом отношении и в других вариантах реализации данное состояние обходного обмена может иметь правостороннее направление обмена.
В одном варианте осуществления, состояния выбираются согласно графику цикличности, который может быть совершенно независимым от фактического графика в среде. График должен гарантировать наличие на каждом посылающем ноде временного слота для вставки, так что в итоге вставленный пакет прибывает по назначению. Одна такая схема устраняет данное ограничение, являясь графиком цикличности S тактовых сигналов, где, S-max (n,m), содержащий S-1 временные циклы со всеми нодами в состоянии прямого обмена (фиг.2) и 1 цикл со всеми нодами в состоянии обходного обмена (например, левостороннего, фиг.3). Более обобщенно, график цикличности может являться графиком S тактовых сигналов, где S-max (n,m) и S-x графиками цикличности в состоянии прямого обмена (фиг.2) и x циклы в состоянии обходного обмена (например, левостороннего, фиг.3). Такой график цикличности может доказуемо устанавливать, по меньшей мере, один «Manhattan route» из каждого посылающего нода в каждый другой нод. Как здесь используется, термин «Manhattan route» применяется для определения маршрута с минимальным расстоянием перемещения между агентами, без каких-либо препятствий, обходных маршрутов, возвратные перемещения или т.п. Обычно, могут существовать дополнительные приемлемые маршруты при движении по «Manhattan route». Другие графики также возможны, как например, S=2*max(n,m) опять со всеми нодами в конфигурации прямого обмена для S-1 циклов и один цикл с конфигурацией обходного обмена или т.д. Ввиду того, что только одна последовательность может быть применима ко всем нодам, множество наборов последовательностей, применяемых к соответствующим суб-наборам нодов, может быть рассмотрено для улучшения определенных характеристик среды. В качестве примера, ноды могут иметь индивидуальные последовательности состояний соединения, направленные во множество различных состояний соединений, видимых на сетевом уровне для данного цикла. Дополнительно могут быть рассмотрены дополнительные типы состояний соединений, как, например, правосторонний обходной обмен или комбинация конфигураций обходного обмена и прямого обмена в пределах одного нода. Обычно дополнительные состояния могут увеличить количество входов к мультиплексору выходных портов.
Следует понимать, что существуют различные топологические вариации, такие как иные схемы межсоединения обратной связи на границах нода или уменьшения ячейки к однонаправленному транспортному механизму. Далее, на фиг.4 показана блок-схема системы межсоединений в соответствии с другим вариантом осуществления настоящего изобретения. Как проиллюстрировано на фиг.4, система 200 включает в себя множество нодов 2101,1-210n,m. Необходимо отметить, что в данном варианте реализации только однонаправленные межсоединения 115 соединяют соседние ноды друг с другом. Дополнительно отмечается, что вместо каналов обратной связи для граничных нодов, межсоединения 120 осуществляют подключение соседних нодов типичного измерения. В других аспектах, система 200 может быть выполнена аналогично той, которая была описана выше со ссылкой на фиг.1.
Вновь ссылаясь на фиг.1, на ноде-источнике для каждого нода-адресата таблица вставок временных слотов (таблица слота) располагается для каждого выходного каскада для обеспечения доставки вставленного пакета в предназначенный нод-адресат. Для работы ячейки, показанной на фиг.1, и предполагаемого фиксированного периода графика S тактовых сигналов, последовательность действующих элементов выбора вставки становится также циклической с периодом S и, таким образом, может варьироваться между 1 и S в зависимости от комбинации источник/адресат. Таблица зависит только от ячеистой топологии и графика цикличности, и, следовательно, может быть предварительно вычислена различными способами. В некоторых вариантах осуществления, таблица может быть получена с использованием аналитического выражения или посредством всестороннего процесса самопознания. Данная таблица в некоторых вариантах осуществления может быть реализована в энергонезависимом запоминающем устройстве каждого нода. Также таблица может быть создана по ходу работы соответствующей функции, реализованной логическими вентилями, уточняющие счет тактового цикла, так же как информацию об источнике и адресате в качестве входных параметров. Или предвычисленная таблица может быть динамически загружена на время включения питания энергонезависимого запоминающего устройства нода. В конкретных вариантах осуществления, каждый выходной порт нода может включать в себя свою собственную таблицу, которая предварительно высчитана для отражения его конкретного межсоединения в пределах ячеистой системы. В одном варианте осуществления, каждый элемент таблицы может включать в себя опознавание адреса назначения и соответствующий цикл слота, в котором пакет для данного адресата должен быть вставлен через выходной порт. В некоторых других вариантах осуществления, одиночный элемент таблицы обеспечивается для адресата, содержащий S разрядный вектор, где каждый бит n обозначает, если вставка в соответствующий тактовый цикл n циклического шаблона является целесообразной. В некоторых вариантах осуществления, таблица может дополнительно включать в себя эвристическую структуру данных для содействия работы логического устройства выходного порта в определении пакета, который должен быть обеспечен в данный слот. Например, для адресатов, где только один или два выделенные слота могут достичь адресата, эвристическая процедура выбирает пакеты, которые могут быть обеспечены для тех ценных слотов из числа пакетов, которые имеют больше существующих опций для достижения их предназначенных адресатов. Данным образом приоритет для данного пакета может быть динамически изменен на основании ждущих передачи пакетов. Глобальная синхронизация последовательностей состояния соединения одиночного нода основывается на ведущем или глобальном сигнале управления, который подается на каждый мультиплексор системы. В некотором другом варианте осуществления, синхронизация может быть достигнута специальными пакетами, посланными при задействовании сети.
Когда пакет передается агентами, ассоциированными с соответствующим нодом для вставки пакета через I/O схему, он может промежуточно храниться во входном буфере до наступления соответствующего временного слота для передачи, при отсутствии данных, находящихся на соответствующем выходном порту. Таким образом, система выполнена так, что благодаря безбуферной конфигурации, входящие пакеты на входном порту имеют приоритет над локально созданными пакетами, поскольку отсутствует возможность поддерживать принятые пакеты в буфере или в другой структуре хранения данных.
Для увеличения скорости ввода на порт, множество пакетов, предоставляемое локальными агентами, может быть обработано параллельно, в некоторых вариантах осуществления. Так как обычно существует множество комбинаций временного слота и выходных портов для пакета для ввода в сеть (или множество пакетов может войти в течение того же временного слота), различные эвристические алгоритмы могут быть применены для улучшения работы сети. В данных алгоритмах, варианты, направленные по оптимальным «Manhattan routes», могут иметь преимущество. В качестве одного примера, другие функциональные, но неэффективные маршруты (из-за длинного пути в сети) могут быть удалены (или деприоритизированы) из таблиц. В случае использования множества пакетов, сталкивающихся на одном и том же выходном порту в течение одного и того же временного слота, пакеты с меньшим количеством опций вставки, могут иметь приоритет. Дополнительно, такие эвристические правила могут быть динамически адаптированы. Требования функционирования в реальном масштабе времени в данной сети легко удовлетворить благодаря детерминированному поведению среды. С этой целью осуществляется наличие механизмов детерминистского предварительного распределения временных интервалов.
Для каждого входного порта осуществляется проверка адреса назначения входящих пакетов. Данная проверка может быть основана на различных кодированных символах адреса назначения, например, модуль числа (как устройство опознавания адреса назначения) или счетчик обратного действия, уменьшающий значение на каждом переходе. В случае совпадения, входящий пакет локально хранится на каждом входном порту, создавая выходную приемную очередь и соответствующий слот на ячейке отмечается как пустой. Для реализации данного действия приемник может иметь локальный высокоскоростной тактовый генератор, что позволяет принимать пакеты со всех входных портов параллельно в течение заданного цикла. В случае отсутствия такого высокоскоростного тактового генератора, в некоторых вариантах осуществления, приемники могут быть ограничены только определением детерминистического подмножества входных портов в заданный промежуток времени, который отражается в соответственно в соответствующих элементах таблиц слота. Дополнительно, логический входной порт может маркировать слот как пустой, таким образом, последующий нод может использовать слот для вставки данных (допуская, что текущего нода нет). В одном варианте осуществления, одиночный бит индикатор может быть использован для индикации того, чтобы показать или слот фактически выделен для данных или является пустым. Необходимо отметить, что порт приемника может выбрать опцию, как не получать входящий пакет, поступающий на него (например, для питания, источника или для иной цели). Матричная среда позволяет реализовать такое условие «отказа» и гарантирует доставку пакета вновь после конечного периода. Таким образом, матричная среда может поддерживать способность вернуть пакет в его нод-адресат детерминистическим образом. В других ситуациях, данный изначально недоставленный пакет, может быть возращен в его источник, где информация относительно его недоставки может быть использована для управления потоком или для других целей.
Различные технологии микроструктурного усовершенствования могут быть применены к I-кольцо межсоединений, согласно варианту осуществления настоящего изобретения. Например, физическое таймирование может быть улучшено наличием сигналов управления, как флаг состояния пустых слотов, которые находятся впереди идентичной приводимой в действие ячейки постоянным циклом счета, что обеспечивает конвейеризацию работы приемника. Также возможна реализация конвейеризации декодирования адресата посредством перемещения в предшествующий нод, как это будет описано далее.
Варианты воплощения также могут быть реализованы шкалированием колец помимо двух измерений. Например, топология p n×m ячеек может быть представлена как «сложенная» вместе. В таких вариантах реализации, каждая n×m ячейка может быть размещена на одном или более различных уровнях полупроводникового кристалла. Альтернативно, может быть обеспечено многоярусное размещение кристаллов, с каждым кристаллом, включающим в себя m×n ячейку, в данных вариантах реализации. На каждом ноде может быть обеспечено состояние «переключения» для осуществления «перекачки пакета» между 3 кольцами, которые пересекаются в вертикальном измерении. Так же, как механизм переключения 2-х состояний достаточен для 2-D ячейки, так и механизм переключения 3-х состояний будет достаточен для 3-D этажерки ячеек. Конечно, дополнительные состояния и графики цикличности могут быть созданы для оптимизации различных параметров сети.
Далее, на фиг.5 показана блок-схема пути прохождения входных данных сетевого нода в соответствии с вариантом осуществления настоящего изобретения. Может существовать множество операций по созданию данного пути в каждом ноде NoC. Более определенно, в одном варианте осуществления, четыре такие схемы могут формировать нод, каждая выполнена с возможностью принимать входные данные из первого направления и направлять выходные данные во второе направление, противоположно первому направлению или третьему направлению, а именно, в направлении обходного обмена.
На фиг.5 показан вариант реализации, где входящая информация может быть принята регистром 310 входного порта. В некоторых вариантах осуществления на основании наличия или достоверности признака (действующий, когда отсутствует пакет на выходе), управление тактовым счетчиком для входного регистра может вызвать снижение потребления энергии отключением регистра, когда не поступают допустимые данные. Приятая информация может включать в себя данные о полезной нагрузке и информацию состояния/управления. Информация состояния/управления может быть использована для индикации действительности входящих данных, так как и другой информации управления, такой как опознавания адреса назначения для соответствующего пакета, качества сервиса (QoS) связанной информации, такой как резервирование бита выдерживание свободного слота для данного соединения и т.д. Как видно, если входящие данные о полезной нагрузке представлены для одного из агентов, ассоциированного с нодом, например, как отмечено индикатором адресата, содержащимся в информации управления, данные о полезной нагрузке передаются в выходной блок очередности 320. Оттуда данные могут быть переданы в один из агентов, ассоциированного с нодом, таким как ядро, устройство управления памятью или в иные подобные блоки обработки данных.
В противном случае, как данные, так и информация управления пропускается в селектор 330 выходных данных, который в целом используется либо для выбора принятых данных через регистр 310 входного порта, либо генерированных данных в ноде, принятых из агента нода. Таким образом, как видно из фиг.5, принятые данные агентов, предполагаемые к отправке в другой нод, направляются во входной блок очередности 350. В свою очередь, входной блок очередности подключен к входному контроллеру 340. В целом, входной контроллер 340 может осуществлять выбор одного из множества пакетов данных для вставки в свободный слот, на основе информации, представленной в таблице 345 слота. Как описано ранее, таблица 345 слота может быть подключена устройством опознавания адреса назначения для соответствующего пакета и может быть использована для индикации соответствующего слота для вставки пакета. Как видно, дополнительная информация используется входным контроллером 340 для выборки данных пакета для вставки в слот опознавания, принятого из планировщика 365 статического глобального цикла, дополнительные подробности которого приводятся ниже. Соответственно, на основании управления входным контроллером 340, селектор 330 выходных данных будет вырабатывать либо данные о полезной нагрузке, принятые из регистра 310 входного порта, либо данные, принятые из входного контроллера 340 (а именно, данные, инициированные в ноде).
Как показано на фиг.5, селектор 330 выходных данных соединен с селектором 360 выходного порта, который управляется планировщиком 365 статического глобального цикла, предоставляя последовательно состояний соединения нода. В особенности, в варианте реализации, в котором имеются два состояния, а именно, состояние прямого обмена и обходного обмена, для каждого временного слота планировщик будет генерировать сигнал управления, тем самым побуждая селектор выходного порта направлять сигнал управления и данные о полезной нагрузке либо в первый, или второй выходной порт 370 и 375. В одном варианте осуществления, выходной порт 370 может вырабатывать информацию в течение обходного слота. Как показано в данном конкретном варианте реализации на фиг.5 в варианте осуществления, необходимо понимать, что объем настоящего изобретения не ограничивается в данном отношении.
Например, как описано ранее, могут существовать дополнительные состояния и, соответственно, существуют больше выходных портов, каждый выполнен с возможностью направлять информацию в иной соседний нод, к которому существующий нод подключен. Дополнительно, так как во многих вариантах реализации входящий трафик имеет приоритет, когда имеется в наличии, выходное логическое устройство только пропускает входящий пакет и не вставляет новый пакет в следующий слот, варианты осуществления этим не ограничиваются. Таким образом, в других вариантах осуществления может существовать замещающая конфигурация, так что входящий пакет может быть заменен в пользу вставки нового пакета (предположительно, высокоинтенсивным графиком). Например, нод может не передавать пакет (например, кеш) и на основании схемы управления потоком вставить пакет позже или первоначальный отправитель замененного пакета может быть проинформирован, например, неполучением сообщения подтверждения, так что пакет может быть оправлен снова.
На фиг.6 показана блок-схема алгоритма способа коммуникации пакетов согласно графику статического глобального цикла согласно варианту осуществления настоящего изобретения. Как показано на фиг.6, способ 400 может начинаться установлением факта приема входящего пакета (ромб 410). Данное распознавание может быть осуществлено, например, в регистре входного порта, который принимает данные о полезной нагрузке и различную информацию управления и из этого можно установить являются ли входящие данные о полезной нагрузке действительными. Если так, то дополнительно может быть установлен факт того, что пакет предназначен для агента, ассоциированного с текущим нодом (ромб 415). Данное распознавание, которое может быть также осуществлено в регистре входного порта, может быть основано на опознавании адреса назначения, ассоциированного с пакетом. Если так, то сигнал управления проходит в блок 420, где пакет может быть поставлен в выходную очередь. Дополнительно, информация состояния, ассоциированная с данным слотом, может быть обновлена. Например, индикатор достоверности может быть перезагружен для индикации наличия не достоверных данных в данном слоте и, соответственно, данный слот доступен для вставки данных.
Как показано на фиг.6, если вместо этого установлено, что входящий пакет не предназначен для текущего нода, сигнал управления проходит из ромба 415 в блок 430, где пакет может быть пропущен в выбранный выходной порт, в соответствии с глобальным графиком (блок 430). Данный глобальный график может предписывать пропускание пакета из нода в первом направлении или во втором направлении. Затем, на основании данного глобального графика, сигнал управления проходит в блок 435, где пакет может быть направлен для межсоединения.
Со ссылкой на фиг.6, если в ромбе 410 устанавливается, что достоверный пакет не принят (или где принятый пакет предназначен для ассоциированного агента), сигнал управления проходит в ромб 450, где может быть установлено наличие одного или более пакетов во входящей очереди. Если нет, то сигнал управления проходит в блок 470, где недействительный пакет может быть пропущен в выходной порт. Данный недействительный пакет, а именно, нулевые данные о полезной нагрузке и информация управления указывают на не достоверность пакета, таким образом, данный пакет может быть передан в другой нод, который может затем вставить пакет в его собственный в данный слот.
Если в ромбе 450 устанавливается наличие одного или более пакетов, сигнал управления проходит в ромб 460, где может быть установлено, что глобальный график слота совпадает с одним из пакетов. Если нет, то сигнал управления проходит в блок 470, как описано ранее. Если существует совпадение, сигнал управления вместо этого проходит в блок 480, где пакет может быть направлен из входной очереди в выбранный выходной порт согласно глобальному графику. Необходимо заметить, что установление пакета, к которому из множества задержанных пакетов, который необходимо передать, может быть основано на информации, полученной из таблицы, а также анализа текущего слота глобального графика. Например, табличная информация может ассоциировать устройства опознавания слота с адресатами. Различные эвристические процедуры также могут быть приняты во внимание при выборке одного пакета из множества пакетов для отправки. Данным образом, информация о приоритете может быть частью основы распознавания. Дополнительно, эвристические процедуры относительно способности множества слотов (или нет) для данного пакета быть вставленным в сеть, может быть использована как часть основы распознавания. Соответственно, как между двумя пакетами, пакет, который имеет меньшее количество слотов, в которые он может быть вставлен, может иметь приоритет в выборке перед пакетом, имеющим большее количество слотов, в которые он может быть вставлен.
Таким образом, в базовых вариантах реализации, распознавание пакета, который из множества пакетов выбран, может быть основано на опознавании слота и опознавании адреса назначения, тогда как, в усовершенствованных вариантах реализации, могут быть рассмотрены дополнительные детали различных эвристических процедур. Затем, как видно, сигнал управления проходит в блок 435 для отправки данного пакета в межсоединения. Как показано в данном конкретном варианте реализации на фиг.6, необходимо понимать, что объем настоящего изобретения этим не ограничивается.
Например, в некоторых вариантах осуществления, может существовать конвейеризация реализации, в котором распознавание пакета, предназначенного для данного нода, осуществляется в соседнем (т.е. предыдущем) ноде. Итак, данное распознавание может быть осуществлено в предыдущем ноде и может быть направлено, например, через один разрядный провод либо в упреждающий просмотр, либо как часть типовой информации управления. В любом случае, используя конвейеризацию реализации, может быть установлено досрочно, что входной контроллер может начать выборку пакета для вставки в доступный слот. Одним механизмом, который осуществляет распознавание в предыдущем ноде того, что пакет предназначен для следующего нода, может быть механизмом обратного отсчета. Например, вместо опознавания адреса назначения, который соответствует предполагаемому ноду, опознавания адреса назначения может принять форму подсчета нодов через которые пакет проходит от источника до адресата. Таким образом, в каждом ноде, через который проходит пакет, данный обратный отсчет уменьшает величину. Соответственно, когда данный пакет принимается в предыдущем ноде, величина счета может быть уменьшена, например, до нуля или единицы, указывая на то, что пакет предназначается для следующего нода. Соответственно, при упреждающем просмотре, один разрядный провод может указывать на то, что следующий принятый пакет предназначенным нодом и предназначен для данного нода. С этой целью, некоторые варианты реализации могут включать в себя отдельные магистрали для пропуска данной информации адресата как отдельной информации управления, которая может быть передано через I/O схему, таким образом, что эти решения могут быть сделаны заранее.
Варианты осуществления могут быть реализованы в коде и могут храниться на носителе информации, имеющий хранимые на нем команды, которые могут быть использованы при работе системы. Носитель информации может включать в себя, но не ограничивается этим, любой тип диска, включающий в себя, дискеты, оптические диски, твердотельные накопители (SSDs), постоянное запоминающие устройства на компакт-диске (CD-ROMs), компакт-диски многократной перезаписи (CD-RWs) и магнето-оптические диски, полупроводниковые устройства, такие как постоянное запоминающее устройство (ROMs), память с прямой выборкой (RAMs), такие как динамическая оперативная память (DRAMs), статическая оперативная память (SRAMs), стираемая программируемая постоянная память (EPROMs), флэш-память, электрически стираемая программируемая постоянная память (EEPROMs), магнитные или оптические карты или любой иной тип носителя информации, пригодный для хранения команд.
Несмотря на то, что настоящее изобретение было описано с использованием ограниченного количества вариантов осуществления, специалистам в данной области техники очевидны различные его модификации и изменения. В связи с чем, подразумевается, что нижеследующая формула изобретения охватывает все такие модификации и изменения, находящиеся в пределах существа и объема данного настоящего изобретения.

Claims (15)

1. Система межсоединений ячеек, содержащая:
ячеистую систему n×m, включающую в себя множество узлов, причем множество узлов расположено в первом измерении и во втором измерении; и
множество межсоединений, каждое из которых связывает пару из множества узлов,
при этом ячеистая система выполнена с возможностью находиться в первом независящем от трафика состоянии соединения в течение первого цикла периода графика трафика, а во втором независящем от трафика состоянии соединения в течение второго цикла периода графика трафика.
2. Система по п. 1, в которой первое независящее от трафика состояние соединения содержит состояние сквозного соединения, при котором пакеты передаются между соседними узлами в первом измерении.
3. Система по п. 2, в которой второе независящее от трафика состояние соединения содержит состояние обходного соединения, при котором пакеты передаются между соседними узлами во втором измерении.
4. Система по п. 1, в которой ячеистая система содержит безбуферную транспортную среду.
5. Система по п. 1, в которой период графика трафика является фиксированным цикличным графиком из S тактовых сигналов, где S - max(n, m), при этом ячеистая система выполнена с возможностью находиться в первом независящем от трафика состоянии соединения в течение S-x циклов фиксированного цикличного графика, а во втором независящем от трафика состоянии соединения в течение x циклов фиксированного цикличного графика.
6. Система по п. 1, в которой каждый из множества узлов включает в себя множество входных портов и множество выходных портов, причем каждый из множества входных портов связан по меньшей мере с одним из множества межсоединений.
7. Система по п. 6, в которой каждый из множества входных портов выполнен с возможностью направления пакета, предназначенного для соответствующего узла, в выходную очередь, связанную с агентом, ассоциированным с соответствующим узлом.
8. Система по п. 6, в которой каждый из множества выходных портов выполнен с возможностью выбора пакета, принимаемого от соответствующего узла, для вывода из выходного порта на основании элемента в таблице слотов, хранящей идентификатор назначения, соответствующей пункту назначения пакета, и идентификатор слота.
9. Система по п. 8, в которой каждый из множества выходных портов выполнен с возможностью выбора пакета дополнительно на основании сигнала управления от статического глобального циклического планировщика.
10. Система по п. 8, в которой выходной порт включает в себя первый выходной порт для вывода пакета в первое межсоединение, установленное между первым узлом и первым соседним узлом, и второй выходной порт для вывода пакета во второе межсоединение, установленное между первым узлом и вторым соседним узлом.
11. Устройство выбора выходного порта, содержащее:
регистр входного порта узла для приема полезных данных и соответствующей информации управления из первого соседнего узла;
блок выходной очереди, связанный с регистром входного порта, для приема полезных данных и передачи полезных данных в агент, ассоциированный с узлом;
блок выбора выходных данных для выбора полезных данных из регистра входного порта или от агента для вывода из узла; и
блок выбора выходного порта, связанный с блоком выбора выходных данных, для вывода выбранных полезных данных и соответствующей информации управления в первый выходной порт, связанный со вторым соседним узлом, в течение первого цикла периода графика трафика, и во второй выходной порт, связанный с третьим соседним узлом, в течение второго цикла периода графика трафика, при этом период графика трафика независим от трафика между узлами.
12. Устройство по п. 11, в котором первый цикл соответствует состоянию сквозного соединения, при котором пакеты передаются между указанным узлом и вторым соседним узлом в первом измерении, а второй цикл соответствует состоянию обходного соединения, при котором пакеты передаются между указанным узлом и третьим соседним узлом во втором измерении.
13. Устройство по п. 12, в котором третий цикл соответствует другому состоянию обходного состояния, при котором пакеты передаются между указанным узлом и четвертым соседним узлом в третьем измерении.
14. Устройство по п. 11, характеризующееся тем, что содержит первую схему (I/O) ввода/вывода узла, при этом узел дополнительно включает в себя множество схем I/O, каждая из которых включает в себя регистр входного порта, блок выходной очереди, блок выбора выходных данных и блок выбора выходного порта.
15. Устройство по п. 11, характеризующееся тем, что содержит процессор, включающий в себя множество полупроводниковых кристаллов с многоярусным размещением, при этом указанный узел находится на первом полупроводниковом кристалле, и дополнительно содержащий четвертый соседний узел, выполненный на втором полупроводником кристалле, наложенном на первый полупроводниковый кристалл.
RU2013100980/08A 2010-06-30 2011-06-29 Предоставление безбуферного способа транспортировки для многомерной ячеистой топологии RU2565781C2 (ru)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/827,495 US8593960B2 (en) 2010-06-30 2010-06-30 Providing a bufferless transport method for multi-dimensional mesh topology
US12/827,495 2010-06-30
PCT/US2011/042431 WO2012012188A2 (en) 2010-06-30 2011-06-29 Providing a bufferless transport method for multi-dimensional mesh topology

Publications (2)

Publication Number Publication Date
RU2013100980A RU2013100980A (ru) 2014-07-20
RU2565781C2 true RU2565781C2 (ru) 2015-10-20

Family

ID=45399689

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2013100980/08A RU2565781C2 (ru) 2010-06-30 2011-06-29 Предоставление безбуферного способа транспортировки для многомерной ячеистой топологии

Country Status (8)

Country Link
US (2) US8593960B2 (ru)
EP (1) EP2589186B1 (ru)
JP (1) JP5462412B2 (ru)
CN (1) CN102959907B (ru)
BR (1) BR112012033508A2 (ru)
RU (1) RU2565781C2 (ru)
TW (1) TWI516957B (ru)
WO (1) WO2012012188A2 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2632418C1 (ru) * 2016-04-04 2017-10-04 Общество С Ограниченной Ответственностью "Яндекс" Способ и система передачи данных между нодами без лидера

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8779609B2 (en) 2010-06-15 2014-07-15 Hamilton Sundstrand Corporation Time delay contactor for aircraft APU starter
US8982695B2 (en) 2012-09-29 2015-03-17 Intel Corporation Anti-starvation and bounce-reduction mechanism for a two-dimensional bufferless interconnect
CN105706403B (zh) * 2013-09-12 2019-01-08 英派尔科技开发有限公司 片上网络与片上网络中发送数据的方法
CN103746913B (zh) * 2014-01-13 2016-09-14 北京工业大学 基于无缓冲区路由器架构的片上网络拓扑结构的构建方法
US9455933B2 (en) * 2014-01-25 2016-09-27 Cisco Technology, Inc. Flexible deterministic binary scheduler
US9979624B1 (en) 2015-12-29 2018-05-22 Amazon Technologies, Inc. Large flow detection for network visibility monitoring
US10033613B1 (en) 2015-12-29 2018-07-24 Amazon Technologies, Inc. Historically large flows in network visibility monitoring
US10097464B1 (en) * 2015-12-29 2018-10-09 Amazon Technologies, Inc. Sampling based on large flow detection for network visibility monitoring
US10003515B1 (en) 2015-12-29 2018-06-19 Amazon Technologies, Inc. Network visibility monitoring
US10657216B2 (en) 2016-02-29 2020-05-19 Oregon State University Routerless networks-on-chip
CN108400880B (zh) 2017-02-07 2020-11-03 华为技术有限公司 片上网络、数据传输方法和第一交换节点
US10515173B2 (en) * 2017-12-29 2019-12-24 Advanced Micro Devices, Inc. Input-output processing on a remote integrated circuit chip
CN109995633B (zh) * 2017-12-29 2021-10-01 华为技术有限公司 一种芯片及相关设备
GB2586029B (en) * 2019-07-29 2022-07-27 Siemens Ind Software Inc Emulating broadcast in a network on chip
WO2021195422A1 (en) * 2020-03-26 2021-09-30 EOS Defense Systems USA, Inc. System for implementing a data protocol enabled application
US11303559B1 (en) * 2021-02-25 2022-04-12 Tsinghua University Method, apparatus and computer storage medium for deadlock-free adaptive routing in two-dimensional mesh network based on the overlapping virtual network partitioning scheme
CN115118677A (zh) * 2022-06-24 2022-09-27 无锡中微亿芯有限公司 一种fpga中的片上网络的路由节点调度方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7061865B2 (en) * 2000-03-10 2006-06-13 Tellabs Operations, Inc. Data packet scheduler
US7185138B1 (en) * 2004-05-14 2007-02-27 Peter Galicki Multi-dimensional data routing fabric
RU2334358C2 (ru) * 2002-08-14 2008-09-20 Эл Джи Электроникс Инк. Способ планирования передачи данных мультимедийных широковещательных/многоадресных услуг (mbms) в универсальной системе подвижной связи (umts)

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5943423A (en) 1995-12-15 1999-08-24 Entegrity Solutions Corporation Smart token system for secure electronic transactions and identification
US6088360A (en) 1996-05-31 2000-07-11 Broadband Networks Corporation Dynamic rate control technique for video multiplexer
US5878265A (en) * 1997-07-14 1999-03-02 Advanced Micro Devices, Inc. Data transfer network on a chip utilizing polygonal hub topology
US6009488A (en) 1997-11-07 1999-12-28 Microlinc, Llc Computer having packet-based interconnect channel
US6574230B1 (en) * 1998-12-18 2003-06-03 Nortel Networks Limited Scheduling technique for delayed queue service
US6721271B1 (en) * 1999-02-04 2004-04-13 Nortel Networks Limited Rate-controlled multi-class high-capacity packet switch
US6813268B1 (en) * 1999-05-21 2004-11-02 Broadcom Corporation Stacked network switch configuration
US6975626B1 (en) * 2000-03-31 2005-12-13 Sun Microsystems, Inc. Switched network for low latency communication
US7123623B2 (en) * 2000-11-29 2006-10-17 Tellabs Operations, Inc. High-speed parallel cross bar switch
US6920135B1 (en) * 2001-01-23 2005-07-19 Tau Networks Scalable switching system and method
WO2002069575A1 (en) * 2001-02-28 2002-09-06 Gotham Networks, Inc. Methods and apparatus for network routing device
US7170900B2 (en) * 2001-07-13 2007-01-30 Telefonaktiebolaget Lm Ericsson (Publ) Method and apparatus for scheduling message processing
US20030048792A1 (en) * 2001-09-04 2003-03-13 Qq Technology, Inc. Forwarding device for communication networks
US7221678B1 (en) * 2001-10-01 2007-05-22 Advanced Micro Devices, Inc. Method and apparatus for routing packets
US6751783B1 (en) 2001-10-30 2004-06-15 Lsi Logic Corporation System and method for optimizing an integrated circuit design
US7346067B2 (en) * 2001-11-16 2008-03-18 Force 10 Networks, Inc. High efficiency data buffering in a computer network device
US7154885B2 (en) * 2001-12-31 2006-12-26 Stmicroelectronics Ltd. Apparatus for switching data in high-speed networks and method of operation
JP3914771B2 (ja) * 2002-01-09 2007-05-16 株式会社日立製作所 パケット通信装置及びパケットデータ転送制御方法
US7586909B1 (en) * 2002-03-06 2009-09-08 Agere Systems Inc. Striping algorithm for switching fabric
US6920510B2 (en) * 2002-06-05 2005-07-19 Lsi Logic Corporation Time sharing a single port memory among a plurality of ports
US7292594B2 (en) * 2002-06-10 2007-11-06 Lsi Corporation Weighted fair share scheduler for large input-buffered high-speed cross-point packet/cell switches
US7330480B2 (en) 2002-08-26 2008-02-12 Telefonaktiebolaget Lm Ericcson Adaptive network resource control
US6804687B2 (en) 2002-09-30 2004-10-12 Scott E. Sampson File system management with user-definable functional attributes stored in a token action log
US20040151197A1 (en) * 2002-10-21 2004-08-05 Hui Ronald Chi-Chun Priority queue architecture for supporting per flow queuing and multiple ports
US7039914B2 (en) 2003-03-07 2006-05-02 Cisco Technology, Inc. Message processing in network forwarding engine by tracking order of assigned thread in order group
US7285487B2 (en) * 2003-07-24 2007-10-23 California Institute Of Technology Method and apparatus for network with multilayer metalization
US7366092B2 (en) 2003-10-14 2008-04-29 Broadcom Corporation Hash and route hardware with parallel routing scheme
KR100551072B1 (ko) * 2003-12-29 2006-02-10 주식회사 하이닉스반도체 멀티-칩 패키지에서 입출력패드의 효율적인 멀티플렉싱이가능한 반도체 메모리 장치
KR100555753B1 (ko) * 2004-02-06 2006-03-03 삼성전자주식회사 원칩 시스템에서 라우터들간의 라우팅 경로 설정 장치 및방법
US7529267B2 (en) 2004-03-19 2009-05-05 Fujitsu Limited Data transmissions in communication networks using multiple tokens
KR100594318B1 (ko) 2005-01-31 2006-06-30 삼성전자주식회사 위상점프없는 소프트 스위칭을 위한 멀티플렉서 및멀티플렉싱 방법
US20060193318A1 (en) * 2005-02-28 2006-08-31 Sriram Narasimhan Method and apparatus for processing inbound and outbound quanta of data
US7916135B2 (en) 2005-03-08 2011-03-29 Au Optronics Corporation Timing controller and method of generating timing signals
FR2898753B1 (fr) * 2006-03-16 2008-04-18 Commissariat Energie Atomique Systeme sur puce a controle semi-distribue
US8194690B1 (en) * 2006-05-24 2012-06-05 Tilera Corporation Packet processing in a parallel processing environment
US7493406B2 (en) * 2006-06-13 2009-02-17 International Business Machines Corporation Maximal flow scheduling for a stream processing system
US7493302B2 (en) 2006-06-26 2009-02-17 International Business Machines Corporation Federated transaction path and service level agreement monitoring across service oriented application partner domains
US7782770B1 (en) * 2006-06-30 2010-08-24 Marvell International, Ltd. System and method of cross-chip flow control
WO2008080122A2 (en) 2006-12-22 2008-07-03 The Trustees Of Columbia University In The City Of New York Systems and method for on-chip data communication
US7710904B2 (en) 2006-12-27 2010-05-04 Intel Corporation Ring network with variable token activation
US7598766B2 (en) 2007-01-09 2009-10-06 University Of Washington Customized silicon chips produced using dynamically configurable polymorphic network
US8406205B2 (en) 2007-08-08 2013-03-26 Qualcomm Incorporated Apparatus and method for channel reservation in wireless communication systems
WO2009096332A1 (ja) * 2008-01-29 2009-08-06 Sony Corporation マルチホップ無線端末およびそのマルチホップ無線端末におけるトラヒック制御方法
US8699426B2 (en) 2008-03-26 2014-04-15 Qualcomm Incorporated Method and apparatus for resource allocation in wireless communication systems
US8665841B1 (en) * 2008-08-13 2014-03-04 Marvell International Ltd. Multiple simultaneous mesh routes
US20100158023A1 (en) * 2008-12-23 2010-06-24 Suvhasis Mukhopadhyay System-On-a-Chip and Multi-Chip Systems Supporting Advanced Telecommunication Functions
GB2471067B (en) * 2009-06-12 2011-11-30 Graeme Roy Smith Shared resource multi-thread array processor
US8639862B2 (en) * 2009-07-21 2014-01-28 Applied Micro Circuits Corporation System-on-chip queue status power management

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7061865B2 (en) * 2000-03-10 2006-06-13 Tellabs Operations, Inc. Data packet scheduler
RU2334358C2 (ru) * 2002-08-14 2008-09-20 Эл Джи Электроникс Инк. Способ планирования передачи данных мультимедийных широковещательных/многоадресных услуг (mbms) в универсальной системе подвижной связи (umts)
US7185138B1 (en) * 2004-05-14 2007-02-27 Peter Galicki Multi-dimensional data routing fabric

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2632418C1 (ru) * 2016-04-04 2017-10-04 Общество С Ограниченной Ответственностью "Яндекс" Способ и система передачи данных между нодами без лидера

Also Published As

Publication number Publication date
US20120002675A1 (en) 2012-01-05
EP2589186A2 (en) 2013-05-08
WO2012012188A2 (en) 2012-01-26
TWI516957B (zh) 2016-01-11
US9450888B2 (en) 2016-09-20
TW201211787A (en) 2012-03-16
WO2012012188A3 (en) 2012-04-12
EP2589186B1 (en) 2018-02-21
JP5462412B2 (ja) 2014-04-02
EP2589186A4 (en) 2016-11-02
US8593960B2 (en) 2013-11-26
BR112012033508A2 (pt) 2016-11-29
RU2013100980A (ru) 2014-07-20
JP2013534113A (ja) 2013-08-29
US20140050224A1 (en) 2014-02-20
CN102959907A (zh) 2013-03-06
CN102959907B (zh) 2016-02-17

Similar Documents

Publication Publication Date Title
RU2565781C2 (ru) Предоставление безбуферного способа транспортировки для многомерной ячеистой топологии
US9742630B2 (en) Configurable router for a network on chip (NoC)
US10838891B2 (en) Arbitrating portions of transactions over virtual channels associated with an interconnect
CN102823214B (zh) 知晓性能和话务的异类性互联网络
US8819611B2 (en) Asymmetric mesh NoC topologies
KR101830762B1 (ko) 전체적 대기 시간이 최소화되고 인터커넥트 비용이 감소하도록 노드들을 상호연결하는 soc ip 코어 자동 연결 방법
US9699079B2 (en) Streaming bridge design with host interfaces and network on chip (NoC) layers
JP6060316B2 (ja) NoCを構成するための方法及びシステム並びにコンピュータ可読記憶媒体
US9825809B2 (en) Dynamically configuring store-and-forward channels and cut-through channels in a network-on-chip
US9160627B2 (en) Multiple heterogeneous NoC layers
US20070133415A1 (en) Method and apparatus for flow control initialization
US9231865B2 (en) Lookup engine with reconfigurable low latency computational tiles
US11615053B2 (en) Routing in a network of processors
US11704270B2 (en) Networked computer with multiple embedded rings
US20070038782A1 (en) System of virtual data channels across clock boundaries in an integrated circuit
Song et al. Asynchronous spatial division multiplexing router
Raparti et al. RAPID: Memory-aware NoC for latency optimized GPGPU architectures
US11520726B2 (en) Host connected computer network
US20180198682A1 (en) Strategies for NoC Construction Using Machine Learning
Shubha et al. FPGA implementation of network on chip framework using HDL
Shermi et al. A novel architecture of bidirectional NoC router using flexible buffer
Ehliar et al. A comparison of three FPGA optimized NoC architectures
Prolonge et al. Dynamic flow reconfiguration strategy to avoid communication hot-spots
Morvarid et al. IIIModes: New Efficient Dynamic Routing Algorithm for Network on Chips
Pachange et al. Design and Implementation of Cross Bar NoC Architecture

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20170630